TW202238393A - 半導體記憶裝置、記憶體系統，及控制方法 - Google Patents

半導體記憶裝置、記憶體系統，及控制方法 Download PDF

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Abstract

一個實施形態，目的在於提供一種能夠合適地控制來自2個以上的記憶體晶片的資料的接收開始的時間點之半導體記憶裝置，具備該半導體記憶裝置之記憶體系統，及控制方法。 一個實施形態之半導體記憶裝置，具備第1晶片、複數個第2晶片、複數個通道。第1晶片可連接至主機。複數個通道的各者將複數個第2晶片當中的1個以上的第2晶片與第1晶片連接。第1晶片，具備1個以上的將開始發送資料列的輸出用的時間點訊號的第1時間點設為可變之延遲電路，運用1個以上的延遲電路以通道單位調整第1時間點，將調整了第1時間點的時間點訊號輸出至連接至各自相異的通道之2個以上的第2晶片。第1晶片，將開始接收從該2個以上的第2晶片被輸出的資料列的第2時間點一致之2個以上的資料列，從該2個以上的第2晶片接收。

Description

半導體記憶裝置、記憶體系統，及控制方法
本實施形態有關半導體記憶裝置，記憶體系統，及控制方法。 關連申請案 本申請案以日本發明專利申請案2021-47550號(申請日：2021年3月22日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。
有一種半導體記憶裝置，是在連接至主機的外部端子群與複數個記憶體晶片之間配置橋(bridge)晶片。半導體記憶裝置中，從主機往複數個記憶體晶片之存取透過橋晶片而進行。
一個實施形態，目的在於提供一種能夠合適地控制來自2個以上的記憶體晶片的資料的接收開始的時間點之半導體記憶裝置，具備該半導體記憶裝置之記憶體系統，及控制方法。 按照一個實施形態，具備第1晶片、複數個第2晶片、複數個通道。第1晶片可連接至主機。複數個通道的各者將複數個第2晶片當中的1個以上的第2晶片與第1晶片連接。第1晶片，具備1個以上的延遲電路，其將開始發送資料列的輸出用的時間點訊號的第1時間點設為可變。第1晶片，運用1個以上的延遲電路而以通道單位調整第1時間點，將調整了第1時間點的時間點訊號輸出至2個以上的第3晶片。第1晶片，將開始接收從2個以上的第3晶片被輸出的資料列的第2時間點一致之2個以上的資料列，從2個以上的第3晶片接收。2個以上的第3晶片，為複數個第2晶片當中的連接至各自相異的通道之2個以上的第2晶片。
以下參照所附圖面，詳細說明實施形態之半導體記憶裝置、記憶體系統、及方法。另，本發明並非藉由此實施形態而受限定。 (實施形態) 實施形態之記憶體系統，具備主機及半導體記憶裝置。半導體記憶裝置，具備橋晶片、複數個記憶體晶片、及複數個通道。複數個通道的各者，將橋晶片與複數個記憶體晶片當中的1個以上的記憶體晶片連接。橋晶片為第1晶片的一例。複數個記憶體晶片的各者，為第2晶片的一例。 複數個記憶體晶片，透過橋晶片連接至主機。記憶體晶片，例如為NAND型快閃記憶體等的非揮發性記憶體的記憶體晶片。當記憶體晶片為NAND型快閃記憶體的情形下，將複數個記憶體晶片與橋晶片連接之介面的規格，例如為觸變(toggle)DDR(Double-Data-Rate；雙倍資料速率)規格。 半導體記憶裝置中，為了擴張記憶體系統的記憶體容量，搭載的記憶體晶片數逐漸變多。此時，為了減輕與各記憶體晶片之連接所耗費的電力負擔，半導體記憶裝置的供應商會將橋晶片配置於主機與複數個記憶體晶片之間。又，這樣的橋晶片，可構成為可達成並行讀取動作，亦即透過各自相異的通道而從連接至橋晶片的2個以上的記憶體晶片並行地讀取資料。 例如觸變DDR規格中，當令記憶體晶片輸出資料的情形下，資料輸出用的時間點訊號亦即讀取賦能訊號會被輸入至該記憶體晶片。該記憶體晶片根據讀取賦能訊號而進行資料及資料選通(strobe)訊號的輸出。資料選通訊號和資料同步被輸出。資料選通訊號可藉由對接收到的讀取賦能訊號執行波形整形等的處理而被生成。從開始往記憶體晶片發送讀取賦能訊號的時間點至開始接收來自該記憶體晶片的資料選通訊號(或資料)的時間點為止之期間，表記為RE延時(latency)。 RE延時在每一記憶體晶片可能不一致。故，並行讀取動作中，當橋晶片同時開始往複數個記憶體晶片發送讀取賦能訊號的情形下，橋晶片從該複數個記憶體晶片的各者開始接收資料的時間點可能不一致。 實施形態中，橋晶片並非同時開始往複數個記憶體晶片發送讀取賦能訊號，而是運用延遲電路對每一通道調整讀取賦能訊號的發送開始的時間點。藉此，便將橋晶片從複數個記憶體晶片的各者開始接收資料的時間點對齊。藉此，藉由並行讀取動作而從複數個記憶體晶片並行地取得的資料之處置會變得容易。 以下，包含藉由並行讀取動作而從複數個記憶體晶片並行地取得的資料之處置方式的例子在內，詳細說明實施形態之記憶體系統。 圖1為實施形態之儲存器系統SYS的構成的一例示意模型圖。 儲存器系統SYS包含主機HA及半導體記憶裝置1。半導體記憶裝置1，具備外部端子群10、橋晶片BC、及複數個記憶體晶片CP。各記憶體晶片CP例如為NAND型快閃記憶體等的非揮發性的記憶體晶片。橋晶片BC為第1晶片的一例。各記憶體晶片CP為第2晶片的一例。 複數個記憶體晶片CP透過基於規定的規格而被構成的2個以上的通道而連接至橋晶片BC。此處作為一例，複數個記憶體晶片CP為8個記憶體晶片CP1-1~CP1-4，CP2-1~CP2-4。又，4個記憶體晶片CP1-1~CP1-4透過通道CH1連接至橋晶片BC，4個記憶體晶片CP2-1~CP2-4透過通道CH2連接至橋晶片BC。當各記憶體晶片CP為NAND型快閃記憶體的情形下，規定的規格例如為觸變(toggle)DDR規格。另，有時將連接至通道CH1的各記憶體晶片CP表記為記憶體晶片CP1。此外，有時將連接至通道CH2的各記憶體晶片CP表記為記憶體晶片CP2。 主機HA可為控制器等的元件，亦可為被配備於電腦或行動終端等的電子機器而控制半導體記憶裝置1之處理器。半導體記憶裝置1可透過有線通訊線路(例如串列匯流排等)CH0連接至主機HA。半導體記憶裝置1與主機HA，透過基於規定的規格而被構成的有線通訊線路CH0而連接。當各記憶體晶片CP1-1~CP1-4，CP2-1~CP2-4為NAND型快閃記憶體的情形下，規定的規格例如為觸變DDR規格。例如，有線通訊線路CH0作用成為觸變DDR介面。 橋晶片BC電性連接至可連接至主機HA之外部端子群10。主機HA與外部端子群10，藉由通道CH0而連接。 以下，假定各記憶體晶片CP為NAND型的快閃記憶體，通道CH0，CH1，CH2的各者符合觸變DDR規格。 各通道CH0~2，包含轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、轉送就緒/忙碌訊號R/Bn的訊號線、轉送具有規定的位元寬度(此處作為一例為8位元寬度)的資料訊號DQ[7：0]的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線。表示訊號的符號的末尾記載之「n」，表示可令其以負邏輯動作之訊號。各訊號要令其以負邏輯動作或以正邏輯動作可任意設計。 另，圖1中，為了識別經3個通道被轉送的同一名稱的訊號，係在經通道CH0被轉送的訊號的名稱的前頭標上「H_」。經通道CH1被轉送的訊號的名稱的前頭標上「N1_」。經通道CH2被轉送的訊號的名稱的前頭標上「N2_」。 晶片賦能訊號CEn，為用來將作為存取的對象的記憶體晶片CP設為賦能狀態之訊號。指令閂鎖賦能訊號CLE，為示意資料訊號DQ[7：0]為指令之訊號。位址閂鎖賦能訊號ALE，為示意資料訊號DQ[7：0]為位址之訊號。寫入賦能訊號WEn，為向對象裝置指示收取藉由資料訊號DQ[7：0]而被發送的指令或位址之訊號。就緒/忙碌訊號R/Bn，為示意正在待命接收指令的狀態亦即就緒狀態(Ry)或是正在執行接收到的指令的狀態亦即忙碌狀態(By)之訊號。 另，通道CH0不同於通道CH1及通道CH2，作為用來轉送就緒/忙碌訊號R/Bn的訊號線，係包含轉送就緒/忙碌訊號N1_R/Bn亦即就緒/忙碌訊號H_R/Bn_1的訊號線、與轉送就緒/忙碌訊號N2_R/Bn亦即就緒/忙碌訊號H_R/Bn_2的訊號線。通道CH0包含的轉送就緒/忙碌訊號R/Bn的訊號線的構成不限定於上述的例子。例如，通道CH0亦可具備1個訊號線，其用來將從就緒/忙碌訊號N1_R/Bn與就緒/忙碌訊號N2_R/Bn藉由導線連接(wire connection)等而生成的一個就緒/忙碌訊號R/Bn作為就緒/忙碌訊號H_R/Bn而予以轉送。 資料選通訊號DQS/DQSn，為向對象裝置指示收取藉由資料訊號DQ[7：0]而被發送的資料之訊號。資料選通訊號DQS/DQSn，為藉由資料選通訊號DQS與資料選通訊號DQSn而構成之差動訊號。讀取賦能訊號REn/RE，為向對象裝置指示輸出資料訊號DQ[7：0]之訊號，為資料輸出用的時間點訊號。讀取賦能訊號REn/RE，為藉由讀取賦能訊號RE及讀取賦能訊號REn而構成之差動訊號。 以下為簡化說明，有關資料選通訊號DQS/DQSn，係省略資料選通訊號DQSn的說明，而僅說明資料選通訊號DQS。此外，有關讀取賦能訊號REn/RE，係省略讀取賦能訊號RE的說明，而僅說明讀取賦能訊號REn。 橋晶片BC，具備第1介面101、2個第2介面102、控制器103。 第1介面101為對於主機HA透過通道CH0進行電子訊號的收發送之PHY電路。 2個第2介面102當中的第2介面102-1為對於4個記憶體晶片CP1透過通道CH1進行電子訊號的收發送之PHY電路。2個第2介面102當中的第2介面102-2為對於4個記憶體晶片CP2透過通道CH2進行電子訊號的收發送之PHY電路。 控制器103配置於第1介面101與2個第2介面102之間。控制器103控制第1介面101與2個第2介面102之間的訊號的授受。 控制器103，具備處理器111、並行讀取控制電路112、計測電路113、第1延遲電路114-1、第2延遲電路114-2、及記憶體115。 並行讀取控制電路112於並行讀取動作時，將從通道CH0接收到的讀取賦能訊號H_REn的頻率分頻成1/2。藉由並行讀取控制電路112而被分頻的讀取賦能訊號REn，共通地輸入至第1延遲電路114-1及第2延遲電路114-2。 第1延遲電路114-1令從並行讀取控制電路112輸入的讀取賦能訊號REn延遲事先設定好的量而輸出。從第1延遲電路114-1輸出的讀取賦能訊號REn，作為讀取賦能訊號N1_REn而被供給至通道CH1。 第2延遲電路114-2令從並行讀取控制電路112輸入的讀取賦能訊號REn延遲事先設定好的量而輸出。從第2延遲電路114-2輸出的讀取賦能訊號REn，作為讀取賦能訊號N2_REn而被供給至通道CH2。 此外，並行讀取控制電路112將從通道CH1及通道CH2並行地接收到的資料列予以合併而生成1個資料列。並行讀取控制電路112將生成的資料列以通道CH1、通道CH2的各者中的資料列的轉送速率的2倍的轉送速率輸出。從並行讀取控制電路112輸出的資料列，作為資料訊號H_DQ[7：0]而被供給至通道CH0。 圖2為實施形態之並行讀取控制電路112所做的資料列的合併方法說明用模型圖。另，本圖中，資料DX(X為0以上的整數)為轉送的單位的資料。資料DX具有資料訊號DQ的匯流排寬度的尺寸。實施形態的例子中，資料訊號DQ的匯流排寬度為8位元，亦即1位元組。 此處，說明橋晶片BC從通道CH1接收資料D10、資料D11、及資料D12的資料列作為資料訊號N1_DQ[7：0]，與此並行地從通道CH2接收資料D20、資料D21、及資料D22的資料列作為資料訊號N2_DQ[7：0]之情形。在此情形下，並行讀取控制電路112從該些2個資料列以通道CH1，CH2的轉送的單位(亦即本例中為1位元組的資料DX)交互地取得資料，將取得的資料DX以取得的順序串列地合併。藉此，並行讀取控制電路112生成資料D10、資料D20、資料D11、資料D21、資料D12、及資料D22的資料列。然後，並行讀取控制電路112將生成的資料D10、資料D20、資料D11、資料D21、資料D12、及資料D22的資料列輸出。並行讀取控制電路112以2個資料列被輸入時的轉送頻率的2倍的頻率，將被合併的1個資料列輸出。藉此，合併後的資料列的轉送速率被設為合併前的2個資料列的各者的轉送速率的2倍。合併後的資料列，透過主機側通道作為資料訊號H_DQ[7：0]而被轉送至主機HA。 說明回到圖1。 按照上述的合併方法，可求出並行讀取控制電路112開始取得從通道CH1接收到的資料列之時間點、與並行讀取控制電路112開始取得從通道CH2接收到的資料列之時間點相等。不過，如前述般，RE延時在每一記憶體晶片CP可能相異，因此即使橋晶片BC同時開始對2個通道CH1，CH2供給讀取賦能訊號REn的情形下，橋晶片BC的資料列的接收開始的時間點在通道CH1，CH2之間仍可能相異。在這樣的情形下，為了使並行讀取控制電路112開始取得從通道CH1接收到的資料列之時間點、與並行讀取控制電路112開始取得從通道CH2接收到的資料列之時間點相等，在橋晶片BC必須配置將來自通道CH1的資料列及來自通道CH2的資料列當中較早接收到的一方的資料列予以蓄積直到開始接收另一方的資料列為止之FIFO(First In，First Out；先進先出)記憶體。 實施形態中，橋晶片BC具備令讀取賦能訊號N1_REn往通道CH1的供給的時間點延遲之第1延遲電路114-1、與令讀取賦能訊號N2_REn往通道CH2的供給的時間點延遲之第2延遲電路114-2。橋晶片BC，藉由第1延遲電路114-1及第2延遲電路114-2所致之讀取賦能訊號REn的延遲量，來吸收連接至通道CH1的資料輸出源的記憶體晶片CP1與連接至通道CH2的資料輸出源的記憶體晶片CP2之RE延時的差。藉此，便能使橋晶片BC從通道CH1接收到資料列的時間點與橋晶片BC從通道CH2接收到資料列的時間點相等。故，不需要運用FIFO記憶體等之時間點調整，便能使並行讀取控制電路112開始取得從通道CH1接收到的資料列之時間點、與並行讀取控制電路112開始取得從通道CH2接收到的資料列之時間點相等。 另，本實施形態中，所謂將開始接收來自連接至通道CH1的資料輸出源的記憶體晶片CP1的資料列之時間點與開始接收來自連接至通道CH2的資料輸出源的記憶體晶片CP2的資料列之時間點對齊(或使其相等)，係指將開始接收來自連接至通道CH1的資料輸出源的記憶體晶片CP1的資料列之時間點與開始接收來自連接至通道CH2的資料輸出源的記憶體晶片CP2的資料列之時間點之差，縮小到並行讀取控制電路112能夠在相同時間點執行開始取得從通道CH1輸入的資料列與開始取得從通道CH2輸入的資料列之程度。只要並行讀取控制電路112能夠在相同時間點執行開始取得從通道CH1輸入的資料列與開始取得從通道CH2輸入的資料列，則開始接收來自連接至通道CH1的資料輸出源的記憶體晶片CP1的資料列之時間點與開始接收來自連接至通道CH2的資料輸出源的記憶體晶片CP2的資料列之時間點亦可不必嚴格地相等。 第1延遲電路114-1及第2延遲電路114-2的各者，延遲量構成為可變。第1延遲電路114-1及第2延遲電路114-2的各者的延遲量的設定，藉由處理器111而被執行。 處理器111例如為CPU(Central Processing Unit；中央處理單元)。處理器111亦可藉由FPGA(Field-Programmable Gate Array；現場可程式閘陣列)或ASIC(Application Specific Integrated Circuit；特定應用積體電路)等的硬體電路而實現。 處理器111分析從主機HA透過通道CH0接受到的指令。處理器111能夠根據分析結果而發出對於記憶體晶片CP之指令。 此外，處理器111，當從主機HA接受到的指令為令記憶體晶片CP1，CP2輸出資料之指令亦即資料輸出指令(Data Output command)的情形下，會辨明資料的輸出源的記憶體晶片CP1，CP2。然後，處理器111基於辨明的記憶體晶片CP1，CP2的各者的RE延時，對第1延遲電路114-1及第2延遲電路114-2的各者設定延遲量。 另，每一記憶體晶片CP的RE延時，是在調校(training)中被計測。更具體而言，主機HA能夠對橋晶片BC發出指示執行調校之指令(表記為調校指示)。橋晶片BC根據該調校指示而開始調校。調校係遍及種種項目執行各種計測及各種動作調整。調校包含對每一記憶體晶片CP計測RE延時而予以記憶之項目。 計測電路113為計測時間長度的電路。處理器111運用計測電路113對每一記憶體晶片CP計測RE延時，將計測值記錄至延時資訊116。延時資訊116被存儲於記憶體115。記憶體115例如為SRAM或暫存器。 接下來，說明實施形態之記憶體系統SYS的動作。 圖3為實施形態之記憶體系統SYS中的有關調校的動作的一例說明用序列圖。 一旦記憶體系統SYS啟動，則主機HA及橋晶片BC的各者啟動。主機HA，一旦自身啟動，則對橋晶片BC發出調校指示(S101)。橋晶片BC根據調校指示而執行調校(S102)。然後，橋晶片BC執行基於調校結果之動作(S103)。例如，橋晶片BC於並行讀取動作中，運用藉由調校而對每一記憶體晶片CP得到的RE延時，進行讀取賦能訊號REn的發送開始的時間點之調整。 各記憶體晶片CP的RE延時，可能因溫度或供給的電源電壓等的變化而變動。於動作中若記憶體晶片CP的RE延時偏離最後執行調校的時間點下的RE延時，則從通道CH1開始往並行讀取控制電路112輸入資料列之時間點、與從通道CH2開始往並行讀取控制電路112輸入資料列之時間點可能變得不一致。故，記憶體系統SYS構成為可於S103之後執行1次以上的調校。 若從通道CH1開始往並行讀取控制電路112輸入資料列之時間點、與從通道CH2開始往並行讀取控制電路112輸入資料列之時間點偏離閾值以上，則按照運用圖2說明之合併方法無法得到期望的資料列。主機HA，例如當從導體記憶裝置1接收到作為資料訊號H_DQ[7：0]的資料列和期望的資料列相異的情形下，再次發出調校指示。 更具體而言，主機HA將半導體記憶裝置1中存儲的資料列事先做錯誤更正編碼。然後，主機HA對於從半導體記憶裝置1接收到的作為資料訊號H_DQ[7：0]的資料列，運用錯誤更正碼執行解碼。當資料列包含輕微的錯誤的情形下，該錯誤而藉由該解碼而被更正。當資料列包含許多無法藉由錯誤更正碼而被更正的錯誤的情形下，解碼所做的錯誤更正會失敗(S104)。在這樣的情形下，主機HA為了取得期望的資料列，能夠執行包含調校的再執行在內之種種處理。主機HA一旦決定調校的再執行(S105)，則對橋晶片BC發出調校指示(S106)。橋晶片BC根據調校指示而執行調校(S107)。然後，橋晶片BC執行基於調校結果之動作(S108)。S108之後，S104~S108的處理可被執行1次以上。 另，調校的再執行的觸發條件，不僅限定於對於來自橋晶片BC的資料列的錯誤更正失敗。主機HA，亦可當藉由某種方法偵測出記憶體系統SYS的溫度或供給至半導體記憶裝置1的電源電壓之變動的情形下，決定調校的再執行。或，主機HA亦可以規定的周期決定調校的再執行。此外，主機HA例如亦可當記憶體系統SYS為閒置狀態時等對橋晶片BC發出調校指示。 圖4為實施形態之橋晶片BC所做的調校中計測RE延時的動作的一例示意流程圖。 一旦橋晶片BC接收調校指示，則處理器111解譯該調校指示，根據解譯而開始調校。調校中，處理器111首先選擇連接至通道CH1的4個記憶體晶片CP1當中的1個(S201)。將被選擇的記憶體晶片CP1表記為對象的記憶體晶片CP1。處理器111對對象的記憶體晶片CP1發出讀取賦能訊號N1_REn(S202)。橋晶片BC從對對象的記憶體晶片CP1發出讀取賦能訊號N1_REn起算，相隔時間而從對象的記憶體晶片CP1接收資料選通訊號N1_DQS(S203)。處理器111令計測電路113計測從開始往對象的記憶體晶片CP1發出讀取賦能訊號N1_REn起算至開始接收來自對象的記憶體晶片CP1的資料選通訊號N1_DQS為止的時間，亦即對象的記憶體晶片CP1的RE延時。S203之後，處理器111從計測電路113取得對象的記憶體晶片CP1的RE延時的計測值(S204)。然後，處理器111將取得的對象的記憶體晶片CP1的RE延時的計測值和對象的記憶體晶片CP1建立對應而記錄至延時資訊116(S205)。 接續S205，處理器111判定4個記憶體晶片CP1中是否存在未選擇的記憶體晶片CP1(S206)。當4個記憶體晶片CP1中存在未選擇的記憶體晶片CP1的情形下(S206：Yes)，控制轉移至S201，處理器111選擇未選擇的記憶體晶片CP1當中的1者作為新的對象的記憶體晶片CP1。 當4個記憶體晶片CP1中不存在未選擇的記憶體晶片CP1的情形下(S206：No)，處理器111選擇連接至通道CH2的4個記憶體晶片CP2當中的1個(S207)。將被選擇的記憶體晶片CP2表記為對象的記憶體晶片CP2。處理器111對對象的記憶體晶片CP2發出讀取賦能訊號N2_REn(S208)。橋晶片BC從對對象的記憶體晶片CP2發出讀取賦能訊號N2_REn起算，相隔時間而從對象的記憶體晶片CP2接收資料選通訊號N2_DQS(S209)。處理器111令計測電路113計測從開始往對象的記憶體晶片CP2發出讀取賦能訊號N2_REn起算至開始接收來自對象的記憶體晶片CP2的資料選通訊號N2_DQS為止的時間，亦即對象的記憶體晶片CP2的RE延時。S209之後，處理器111從計測電路113取得對象的記憶體晶片CP2的RE延時的計測值(S210)。然後，處理器111將取得的對象的記憶體晶片CP2的RE延時的計測值和對象的記憶體晶片CP2建立對應而記錄至延時資訊116(S211)。 接續S211，處理器111判定4個記憶體晶片CP2中是否存在未選擇的記憶體晶片CP2(S212)。當4個記憶體晶片CP2中存在未選擇的記憶體晶片CP2的情形下(S212：Yes)，控制轉移至S207，處理器111選擇未選擇的記憶體晶片CP2當中的1者作為新的對象的記憶體晶片CP2。 當4個記憶體晶片CP2中不存在未選擇的記憶體晶片CP2的情形下(S212：No)，計測RE延時的一連串的動作結束。 藉由上述的動作，會對每一記憶體晶片CP計測RE延時，每一記憶體晶片CP的RE延時的計測值被記錄至延時資訊116。 另，如圖4所示例子中，是執行連接至通道CH1的所有記憶體晶片CP1的RE延時的計測之後，執行連接至通道CH2的所有記憶體晶片CP2的RE延時的計測。RE延時的計測的順序不限定於此。橋晶片BC，亦可構成為並行地執行連接至通道CH1的所有記憶體晶片CP1的RE延時的計測，與連接至通道CH2的所有記憶體晶片CP2的RE延時的計測。 圖5為實施形態之並行讀取動作的一例示意流程圖。 橋晶片BC一旦從主機HA接收資料輸出指令(S301)，則開始並行讀取動作。並行讀取動作中，處理器111首先對每一通道辨明資料輸出源的記憶體晶片CP(S302)。處理器111辨明連接至通道CH1的4個記憶體晶片CP1當中的1者、與連接至通道CH2的4個記憶體晶片CP2當中的1者作為資料輸出源。 接下來，處理器111對辨明的2個資料輸出源的記憶體晶片CP的各者發出資料輸出指令(S303)。 接下來，處理器111從記憶體115中存儲著的延時資訊116，取得2個資料輸出源的記憶體晶片CP的各者的RE延時(S304)。然後，處理器111辨明2個資料輸出源的記憶體晶片CP當中的RE延時較小一方的記憶體晶片CP所連接的通道(S305)，而計算2個資料輸出源的記憶體晶片CP的RE延時差(S306)。 接下來，處理器111，作為和第1延遲電路114-1及第2延遲電路114-2當中的被辨明的通道相對應之延遲電路的延遲量係設定和RE延時差相當的量，作為第1延遲電路114-1及第2延遲電路114-2當中的另一延遲電路的延遲量則設定零(S307)。 接下來，一旦開始從主機HA接收讀取賦能訊號H_REn，並行讀取控制電路112生成將讀取賦能訊號H_REn的頻率分頻成1/2之讀取賦能訊號REn，而將該讀取賦能訊號REn共通輸入至第1延遲電路114-1及第2延遲電路114-2。第1延遲電路114-1及第2延遲電路114-2，令其延遲恰好各自設定好的量而輸出讀取賦能訊號REn。藉此，橋晶片BC並行地執行透過第1延遲電路114-1往資料輸出源的記憶體晶片CP1發送讀取賦能訊號REn，與透過第2延遲電路114-2往資料輸出源的記憶體晶片CP2發送讀取賦能訊號REn(S308)。 2個資料輸出源的記憶體晶片CP的各者，一旦接收讀取賦能訊號REn，則開始輸出資料列。2個資料輸出源的記憶體晶片CP的各者，和資料列的輸出同步而輸出資料選通訊號DQS。 輸入至2個資料輸出源的記憶體晶片CP當中的RE延時較小一方的記憶體晶片CP之讀取賦能訊號REn，比起輸入至另一方的記憶體晶片CP之讀取賦能訊號REn係令其延遲恰好和RE延時差相應的量。因此，橋晶片BC中的開始接收來自資料輸出源的記憶體晶片CP1的資料列之時間點，與開始接收來自資料輸出源的記憶體晶片CP2的資料列之時間點會成為相等。並行讀取控制電路112，將同時開始接收的來自2個資料輸出源的記憶體晶片CP1的資料列予以合併而生成1個資料列，橋晶片BC將生成的1個資料列發送至主機HA(S309)。一旦往主機HA之資料列的發送完成，則並行讀取動作結束。 圖6為實施形態之並行讀取動作中的各種訊號的波形示意時序圖。 首先，主機HA發送資料輸出指令(S401)。S401中，主機HA依序發送表示資料輸出指令的指令值C1，C2的成對當中的指令值C1、表示輸出對象的資料列被記憶的位置的位址值ADR、及成對當中的指令值C2。於指令值C1，C2之發送時，主機HA將指令閂鎖賦能訊號CLE維持在有效狀態(H位準)並且觸變(toggle)寫入賦能訊號WEn。於位址值ADR之發送時，主機HA將位址閂鎖賦能訊號ALE維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn。 橋晶片BC一旦接收資料輸出指令，則將接收到的資料輸出指令透過通道CH1及通道CH2並行地轉送至2個資料輸出源的記憶體晶片CP(S402)。 接下來，主機HA令讀取賦能訊號H_REn/RE從H位準轉變至L位準(S403)，令讀取賦能訊號H_REn從H位準轉變至L位準後再經過事先決定好的時間後，開始讀取賦能訊號H_REn/RE的觸變(S404)。 橋晶片BC中，藉由並行讀取控制電路112的機能，讀取賦能訊號H_REn其觸變頻率被分頻成1/2，再被共通輸入至第1延遲電路114-1及第2延遲電路114-2的各者。第1延遲電路114-1及第2延遲電路114-2的各者，令被輸入的讀取賦能訊號REn延遲恰好設定好的延遲量而輸出。從第1延遲電路114-1輸出的讀取賦能訊號REn，作為讀取賦能訊號N1_REn而被供給至通道CH1。從第1延遲電路114-2輸出的讀取賦能訊號REn，作為讀取賦能訊號N2_REn而被供給至通道CH2。 故，橋晶片BC根據S403所做的讀取賦能訊號H_REn的轉變而令讀取賦能訊號N1_REn從H位準轉變至L位準(S405)，其後根據S404所做的讀取賦能訊號H_REn的觸變而以讀取賦能訊號H_REn的1/2的頻率開始讀取賦能訊號N1_REn的觸變(S406)。 同樣地，橋晶片BC根據S403所做的讀取賦能訊號H_REn的轉變而令讀取賦能訊號N2_REn從H位準轉變至L位準(S407)，其後根據S404所做的讀取賦能訊號H_REn的觸變而以讀取賦能訊號H_REn的1/2的頻率開始讀取賦能訊號N2_REn的觸變(S408)。 資料輸出源的記憶體晶片CP1一旦接收被觸變的讀取賦能訊號N1_REn，則開始資料列之輸出及資料選通訊號N1_DQS之觸變(S409)。此外，資料輸出源的記憶體晶片CP2一旦接收被觸變的讀取賦能訊號N2_REn，則開始資料列之輸出及資料選通訊號N2_DQS之觸變(S410)。資料輸出源的記憶體晶片CP1及記憶體晶片CP2的各者，以和自身接收到的讀取賦能訊號REn的頻率相等之頻率將資料選通訊號DQS觸變。 圖6中，從藉由S406開始讀取賦能訊號N1_REn的觸變至藉由S409開始資料列的輸出及資料選通訊號N1_DQS的觸變為止之期間L1，相當於資料輸出源的記憶體晶片CP1的RE延時。此外，從藉由S408開始讀取賦能訊號N2_REn的觸變至藉由S410開始資料列的輸出及資料選通訊號N2_DQS的觸變為止之期間L2，相當於資料輸出源的記憶體晶片CP2的RE延時。 按照圖6所示例子，資料輸出源的記憶體晶片CP2的RE延時L2，比資料輸出源的記憶體晶片CP1的RE延時L1還大。和RE延時L2與RE延時L1之差dL相當之延遲量被設定於第1延遲電路114-1，而作為第2延遲電路114-2的延遲量則設定零。藉此，當延遲量為零的的情形下，讀取賦能訊號N1_REn的觸變開始之時間點，會成為比讀取賦能訊號N2_REn的觸變開始之時間點(即S408之時間點)還延遲恰好dL之時間點(即S406之時間點)。其結果，資料輸出源的記憶體晶片CP2的RE延時L2與資料輸出源的記憶體晶片CP1的RE延時L1之差dL被抵消，2個資料輸出源的記憶體晶片CP開始資料列的輸出之時間點被設為相等。 橋晶片BC中，會同時開始接收來自2個資料輸出源的記憶體晶片CP的資料列。橋晶片BC將從2個資料輸出源的記憶體晶片CP接收到的資料列例如運用圖2說明的方法予以合併，而開始發送藉由合併而生成的1個資料列與資料選通訊號H_DQS之觸變(S411)。 像這樣，橋晶片BC運用延遲電路114對每一通道調整讀取賦能訊號N_REn的發送開始之時間點，藉此將開始接收來自2個資料輸出源的記憶體晶片CP的資料列之時間點對齊。其結果，橋晶片BC能夠將來自2個資料輸出源的記憶體晶片CP的資料列正確地合併，故橋晶片BC可將期望的資料輸出至主機HA。 另，以上說明了半導體記憶裝置1具備2個通道CH1，CH2來作為將橋晶片BC與複數個記憶體晶片CP連接之複數個通道的情況。半導體記憶裝置1可具備3個以上的通道來作為將橋晶片BC與複數個記憶體晶片CP連接之複數個通道。 當半導體記憶裝置1具備3個以上的通道來作為將橋晶片BC與複數個記憶體晶片CP連接之複數個通道的情形下，橋晶片BC於並行讀取動作中，能夠從各自連接至相異通道的3個以上的記憶體晶片CP並行地接收資料列。橋晶片BC藉由延遲電路調整開始往該3個以上的記憶體晶片CP發送讀取賦能訊號之時間點，藉此便能將開始接收從該3個以上的記憶體晶片CP輸出的資料列之時間點對齊。 更詳細地說，例如橋晶片BC可對每一通道具備延遲電路。處理器111取得資料輸出源的3個以上的記憶體晶片CP的RE延時的計測值的最大值。處理器111將資料輸出源的3個以上的記憶體晶片CP的各者的RE延時的計測值與該最大值之差，設定作為和資料輸出源的3個以上的記憶體晶片CP的各者所連接的通道相對應之延遲電路的延遲量。藉此，資料輸出源的3個以上的記憶體晶片CP的RE延時的不一致被抵消，可將開始接收來自資料輸出源的3個以上的記憶體晶片CP的資料列之時間點對齊。 另，上述例子中，相當於資料輸出源的各記憶體晶片CP的RE延時的距最大值的差分之延遲量，被設定於相對應之延遲電路。對各延遲電路的延遲量的設定方法不限定於此。處理器111亦可將相當於資料輸出源的各記憶體晶片CP的RE延時的距固定值的差分之延遲量，設定於相對應之延遲電路。固定值，可為比資料輸出源的各記憶體晶片CP的RE延時的最大值還大的值。 此外，當半導體記憶裝置1具備3個以上的通道來作為將橋晶片BC與複數個記憶體晶片CP連接之複數個通道的情形下，並行讀取控制電路112能夠將從3個以上的記憶體晶片CP同時開始接收到的3個以上的資料列予以合併而發送至主機HA。 更詳細地說，例如並行讀取控制電路112依通道的匯流排寬度的單位依序取得來自資料輸出源的3個以上的記憶體晶片CP的資料列，而將依序取得的通道的匯流排寬度的單位的資料予以串列地合併，藉此便能生成1個資料列。 另，並行讀取控制電路112所做的資料列的合併方法不限定於上述。並行讀取控制電路112能夠以任意的方法將複數個資料列合併成1個。 此外，並行讀取控制電路112當將從資料輸出源的2個以上的記憶體晶片CP同時開始接收到的2個以上的資料列予以合併的情形下，會將合併後的資料以記憶體晶片CP的群所連接之每一通道的轉送速率的N倍的轉送速率發送至主機HA。此處，N為資料輸出源的記憶體晶片CP的數量。 藉此，可使主機HA與半導體記憶裝置1之間的轉送速率提升。 另，合併後的資料的轉送速率亦可不為記憶體晶片CP的群所連接之每一通道的轉送速率的N倍。 此外，橋晶片BC根據從主機HA接收到的調校指示而對每一記憶體晶片CP計測RE延時。橋晶片BC所做的RE延時之計測，例如亦可由橋晶片BC自發性地執行。 此外，上述實施形態之說明中，橋晶片BC具備和通道CH1相對應之第1延遲電路114-1、與和通道CH2相對應之第2延遲電路114-2，第1延遲電路114-1及第2延遲電路114-2的各者其延遲量構成為可變。有關延遲電路的構成不限定於此。例如，橋晶片BC亦可構成為，第1延遲電路114-1及第2延遲電路114-2當中的1者其延遲量被固定，而藉由第1延遲電路114-1及第2延遲電路114-2當中的另一者來抵消2個資料輸出源的記憶體晶片CP的RE延時差。或，橋晶片BC亦可構成為具備1個延遲電路，而藉由該1個延遲電路來抵消2個資料輸出源的記憶體晶片CP的RE延時差。例如當橋晶片BC具備M(M為2個以上的整數)個通道來作為將橋晶片BC與複數個記憶體晶片CP連接之複數個通道的情形下，橋晶片BC只要具備M-1個延遲量可變的延遲電路，便能抵消M個資料輸出源的記憶體晶片CP間的RE延時差。也就是說，只要調整M個資料輸出源的記憶體晶片CP當中的RE延時最大的記憶體晶片CP以外的M-1個記憶體晶片CP的RE延時，便可將開始接收來自該M個資料輸出源的記憶體晶片CP的資料列之時間點對齊。像這樣，以通道單位調整讀取賦能訊號REn的發送開始之時間點，藉此便可將開始接收來自M個資料輸出源的記憶體晶片CP的資料列之時間點對齊。 如以上所述，按照實施形態，橋晶片BC運用延遲電路對每一通道調整資料輸出用的時間點訊號亦即讀取賦能訊號REn的發送開始之時間點，藉此將開始接收從資料輸出源的2個以上的記憶體晶片CP輸出的資料列之時間點對齊。 雖已說明了本發明的幾個實施形態，但該些實施形態是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均涵括於發明的範圍或要旨，並且涵括於申請專利範圍記載之發明及其均等範圍。
SYS:記憶體系統 HA:主機 1:半導體記憶裝置 10:外部端子群 12:資料 101:第1介面 102,102-1,102-2:第2介面 103:控制器 111:處理器 112:並行讀取控制電路 113:計測電路 114-1:第1延遲電路 114-2:第2延遲電路 115:記憶體 116:延時資訊
[圖1]為實施形態之儲存器系統的構成的一例示意模型圖。 [圖2]為實施形態之並行讀取控制電路所做的資料列的合併方法說明用模型圖。 [圖3]為實施形態之記憶體系統中的有關調校的動作的一例說明用序列圖。 [圖4]為實施形態之橋晶片所做的調校中計測RE延時的動作的一例示意流程圖。 [圖5]為實施形態之並行讀取動作的一例示意流程圖。 [圖6]為實施形態之並行讀取動作中的各種訊號的波形示意時序圖。

Claims (10)

  1. 一種半導體記憶裝置，具備： 可連接至主機的第1晶片； 複數個第2晶片；及 複數個通道，各自將前述複數個第2晶片當中的1個以上的第2晶片與前述第1晶片連接； 前述第1晶片，具備1個以上的將開始發送資料列的輸出用的時間點訊號的第1時間點設為可變之延遲電路，運用前述1個以上的延遲電路以前述通道單位調整前述第1時間點，將調整了前述第1時間點的時間點訊號輸出至2個以上的第3晶片，而將開始接收從前述2個以上的第3晶片輸出的資料列的第2時間點一致之2個以上的資料列，從前述2個以上的第3晶片接收， 前述2個以上的第3晶片，為前述複數個第2晶片當中的連接至各自相異的通道之2個以上的第2晶片。
  2. 如請求項1所述之半導體記憶裝置，其中， 前述第1晶片，辨明資料列的輸出對象的第2晶片， 前述2個以上的第3晶片的各者，更是被辨明為前述資料列的輸出對象之前述第2晶片。
  3. 如請求項1或2所述之半導體記憶裝置，其中， 前述第1晶片， 對每一第2晶片計測發送前述時間點訊號後至根據前述時間點訊號而接收資料列為止之延時(latency)， 基於前述2個以上的第3晶片的各者的延時的計測值，取得每一通道的前述第1時間點的調整量。
  4. 如請求項3所述之半導體記憶裝置，其中， 前述第1晶片，根據來自前述主機的指示對每一第2晶片計測前述延時。
  5. 如請求項3所述之半導體記憶裝置，其中， 前述第1晶片， 取得前述2個以上的第3晶片的延時的計測值的最大值， 取得前述2個以上的第3晶片的各者的延時的計測值與前述最大值之差，作為前述調整量。
  6. 如請求項1或2所述之半導體記憶裝置，其中， 前述第1晶片，當接收到從前述2個以上的第3晶片輸出的資料列時，將從前述2個以上的第3晶片輸出的資料列予以合併而發送至前述主機。
  7. 如請求項6所述之半導體記憶裝置，其中， 前述第1晶片，以通道的匯流排寬度的單位依序取得從前述2個以上的第3晶片輸出的資料列，將前述依序取得的通道的匯流排寬度的單位的資料串列地合併。
  8. 如請求項6所述之半導體記憶裝置，其中， 前述第1晶片，將前述被合併的資料列以每1個前述通道的轉送速率的N倍的轉送速率發送至前述主機， 前述N為前述2個以上的第3晶片當中的第3晶片的數量。
  9. 一種記憶體系統，具備： 如請求項1至8中任一項所述之半導體記憶裝置； 前述主機；及 將前述半導體記憶裝置與前述主機連接之主機側通道。
  10. 一種控制方法，為第1晶片的控制方法，前述第1晶片，連接至複數個通道，在前述複數個通道的各者連接複數個第2晶片當中的1個以上的第2晶片，而前述第1晶片具備1個以上的將開始發送資料列的輸出用的時間點訊號的第1時間點設為可變之延遲電路， 前述控制方法，包含： 運用前述1個以上的延遲電路，以通道單位調整前述第1時間點； 將調整了前述第1時間點的時間點訊號，輸出至2個以上的第3晶片，亦即前述複數個第2晶片當中的連接至各自相異的通道之2個以上的第2晶片； 將開始接收從前述2個以上的第3晶片被輸出的資料列的第2時間點一致之2個以上的資料列，從前述2個以上的第3晶片接收。
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