CN102347372A - 常关型场效应晶体管及其制造方法和编程功率场效应晶体管的方法 - Google Patents

常关型场效应晶体管及其制造方法和编程功率场效应晶体管的方法 Download PDF

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H.施特拉克
W.沃纳
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Abstract

本发明涉及常关型场效应晶体管及其制造方法和编程功率场效应晶体管的方法。提供的一种常关型功率场效应晶体管半导体结构包括沟道、源电极、栅电极和俘获电荷，俘获电荷被布置在栅电极与沟道之间使得当源电极和栅电极处于相同电势时沟道处于关态。另外，提供了一种用于形成半导体器件的方法和用于对功率场效应晶体管编程的方法。

Description

常关型场效应晶体管及其制造方法和编程功率场效应晶体管的方法
技术领域
本说明书涉及常关型场效应半导体器件，具体涉及常关型功率场效应晶体管及其制造方法、以及用于对功率场效应晶体管编程的方法。
背景技术
在汽车、消费和工业应用中的现代器件的许多功能（诸如转换电能和驱动电动机或电子仪器）依赖于功率半导体器件。功率半导体器件的重要性稳定地增加，特别是在汽车应用中。例如，混合动力车辆、电动车辆和燃料电池混合动力车辆的能量效率取决于使用的功率半导体器件的性能。出于安全原因，通常常关型操作的功率半导体器件是期望的。利用常关型操作功率半导体器件，可以简化诸如逆变器的电功率器件的电路并由此增加器件效率。目前，硅功率IGBT（绝缘栅双极晶体管）和硅功率MOSFET被用作常关型操作器件，但是这些器件主要由于它们的材料特性而限制了性能。目前实现的SiC（碳化硅）常关型操作功率MOSFET（金属氧化物半导体场效应晶体管）通常由于在SiC与广泛使用的栅氧化物SiO2（二氧化硅）之间的界面附近的低的电荷载流子迁移率而具有相对高的开态电阻（Ron）。因此，与具有高阻断能力的常开型操作宽带隙功率半导体器件（诸如SiC-JFET（结型FET）或GaN-MESFET（氮化镓金属半导体FET））串联的常关型操作低电压Si-MOSFET的级联（cascode）电路通常被用在汽车应用中以实现常关操作。然而，为这些级联电路定尺寸是难的。具体而言，几乎不可以控制切换边缘。另外，在关断级联电路期间会驱动级联电路的低电压半导体器件雪崩击穿。因此，存在对改进常关型操作功率半导体器件（特别是常关型操作宽带隙功率半导体器件）的持续的需要。
发明内容
根据一个实施例，提供了功率场效应晶体管。该功率场效应晶体管包括具有第一掺杂浓度的第一导电型的本体区、与本体区一起形成pn结的第二导电型的沟道区、以及绝缘栅电极结构。绝缘栅电极结构相对于沟道区绝缘，并包括栅电极和布置在栅电极与沟道区之间的俘获电荷的层。俘获电荷的电荷类型等同于沟道区的多数电荷载流子的电荷类型。俘获电荷的每面积的载流子密度等于或大于通过沿着本体区与栅电极结构之间的沟道区中的线积分第一掺杂浓度而获得的载流子密度。
根据一个实施例，提供了一种用于形成半导体器件的方法。提供了如下晶片：其具有主水平表面和延伸到主水平表面的第二导电型的半导体层。第一介电层被形成在主水平表面上。第二层被沉积在该介电层上。第二介电层被形成在第二层上。栅电极被形成在第二介电层上。源电极被形成为与半导体层欧姆接触。半导体器件被形成以使得俘获电荷被封在栅电极与半导体层之间，当栅电极和源电极处于相同电势时，俘获电荷使紧邻栅电极的半导体层中的沟道区耗尽。
本领域的技术人员在阅读以下详细描述时和在查看附图时将认识到其它的特征和优点。
附图说明
在说明书的余下部分中参照附图更具体地阐述了对于本领域的技术人员来说本发明全面的能够实现的公开内容（包括本发明的最佳方式）。在附图中：
图1示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图2示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图3示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图4示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图5示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图6示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图7示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图8示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图9示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图10示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图11示意性示出了根据一个或更多个实施例的半导体器件的垂直横截面；
图12-16示出了根据一个或更多个实施例的制造工艺；
图17示出了根据一个或更多个实施例的编程工艺。
具体实施方式
现在将更详细地提及各实施例，附图中示出了各实施例的一个或更多个示例。每个示例以说明的方式被提供，而非旨在限制本发明。例如，作为一个实施例的部分示出的或描述的特征可以用于其它实施例或与其它实施例结合使用以得到进一步的实施例。其意图在于本发明包括这种修改和变型。使用不应被解释为限制所附权利要求的范围的具体语言来描述示例。附图不是按比例绘制的，并且仅用于说明的目的。为了清楚，如果没有另外说明，则在不同附图中用相同的附图标记表示相同的元件或制造步骤。
如本说明书中使用的术语“水平”旨在描述与半导体基底或本体的第一或主表面基本平行的方向。这可以是例如晶片或管芯的表面。
如本说明书中使用的术语“垂直”旨在描述与第一表面垂直地（即与半导体基底或本体的第一表面的法线方向平行地）布置的方向。
在本说明书中，p掺杂被称作第一导电型。而n掺杂被称作第二导电型。不言而喻，可利用相反掺杂关系形成半导体器件，使得第一导电型可以是n掺杂，而第二导电型可以是p掺杂。另外，一些图通过紧邻掺杂类型指示“-”或“+”而示出相对掺杂浓度。例如，“n-”是指比“n”掺杂区的掺杂浓度小的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更大的掺杂浓度。然而，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另有说明。例如，两个不同n+区可以具有不同的绝对掺杂浓度。例如这应用于n+和p+区。
本说明书中描述的具体实施例涉及（不局限于）场效应晶体管，尤其是功率场效应晶体管。如本说明书中使用的术语“场效应”旨在描述导电“沟道”的电场居间形成和/或耗尽半导体区中的沟道的形状和/或电导率的控制。术语“耗尽”和“完全耗尽”旨在描述半导体区基本不包括自由电荷载流子。耗尽半导体区通常延伸至少通过第二导电型的沟道区的部分并至少延伸至与第一导电型的半导体本体区一起形成的pn结。由于场效应，在与本体区欧姆接触的源电极和漏电极之间通过沟道区的单极电流路径由电场形成和/或控制。在栅电极与源电极之间不施加外电压的情况下，通过半导体器件的、源电极与漏电极之间的欧姆电流路径断开，或者至少由于沟道区的耗尽部分而至少是高欧姆的。在本说明书的上下文中，术语“场效应结构”旨在描述在具有用于在沟道区的耗尽半导体区中形成和/或成形导电沟道的栅电极的半导体基底或半导体器件中形成的结构。栅电极借助于介电区或介电层而至少与沟道区绝缘。用于形成栅电极与本体区之间的介电区或介电层的介电材料的示例包括（不局限于此）SiO2、Si3N4、SiOxNy、Al2O3、ZrO2、Ta2O5、TiO2和HfO2。在不对场效应结构施加外电压的情况下，沟道区的至少一部分在介电层与本体区之间完全耗尽。如本说明书中使用的术语“功率场效应晶体管”旨在描述具有高电压和/或高电流切换能力的单芯片上的场效应晶体管。换言之，功率场效应晶体管的目的在于典型地在安培范围中的高电流，和/或典型地高于20 V并且更典型地约400 V的高电压。
图1示出了在垂直横截面的截面中的功率半导体器件100的实施例。半导体器件100包括半导体本体40，其具有第一或主表面15、与第一表面15相对地布置的第二表面16或背表面16。第一表面15的法线方向en基本平行于（即定义）垂直方向。
下文中，主要参照硅（Si）半导体器件分别说明涉及半导体器件及其制造方法的实施例。因此，单晶半导体区或层通常是单晶Si区或Si层。然而，应理解半导体本体40可以由适于制造半导体器件的任何半导体材料制成。这样的材料的示例例如包括（不局限于）诸如硅（Si）或锗（Ge）的元素半导体材料、诸如碳化硅（SiC）或锗化硅（SiGe）的IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化镓铟（GaInPa）或砷磷化镓铟（InGaAsP）的二元、三元或四元的III-V半导体材料、以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI半导体材料。上述半导体材料还被称作同质结半导体材料。当组合两种不同半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括（不局限于）氮化铝镓（AlGaN）和氮化镓（GaN）或硅-碳化硅（SixC1-x）和SiGe异质结半导体材料。对于功率半导体应用，目前主要使用Si、SiC和GaN材料。如果半导体本体包括分别具有高击穿电压和高临界雪崩场强度的诸如SiC或GaN的高带隙材料，则可以选择各半导体区的掺杂更高，这减小了开态电阻Ron。
半导体本体40通常是晶片40或管芯40。通常，半导体本体40包括具有第一掺杂浓度的嵌入p型本体区2、以及与本体区2一起形成pn结的n型漂移区1。在本体区2与第一表面15之间形成有n型沟道区5。沟道区邻接漂移区1并与本体区2一起形成pn结14。沟道区的典型长度在约0.75 μm至3 μm的范围内。漂移区1经由可选n+型漂移接触层6而与背面16上的漏电极11欧姆接触。在本说明书的上下文中，术语“欧姆接触”、“电接触”、“接触”和“电连接”旨在描述：即使没有电压施加于半导体器件，在半导体器件的两个区域、部件或部分之间，也存在欧姆电连接或欧姆电流路径，尤其是低欧姆电阻的连接。本体区2经由p+型本体接触区3而被电连接到主表面15上的源电极10。沟道区5邻接也被电连接到源电极10的n +型源区4。源区4和本体接触区的掺杂浓度通常分别高于沟道区5的掺杂浓度和第一掺杂浓度。
此外，绝缘栅电极结构30被布置在第一表面15上并邻接沟道区5。因此，半导体器件100可操作为垂直场效应晶体管100，典型地为垂直功率场效应晶体管。因此，半导体器件100通常包括多个单元，每个单元对应于如图1所示的结构。换言之，图1所示的半导体结构通常是功率半导体器件的单位单元。
栅电极结构30包括相对于沟道区5绝缘的栅电极12。栅电极结构30还包括俘获负电荷q的层8，层8被布置在栅电极12与沟道区5之间。为了清楚的原因，图1中仅示出了一些负电荷q。层8具有的俘获电荷q的每面积的载流子密度，可被定义为层8中沿着第一表面15与栅电极12之间的线（典型地沿着最短线）的每体积俘获电荷的积分载流子密度。俘获电荷q的每面积的载流子密度至少在截面中可以是恒定的，或者在水平方向上改变。
根据一个实施例，俘获电荷q的每面积的载流子密度等于或大于沿着本体区2与栅电极结构30之间的沟道区5中的线s（典型地沿着最短线）积分的第一掺杂浓度。因此，当本体区2和栅电极12处于相同电势（VS=VG）时，空间电荷区50被形成于至少在本体区2与栅电极结构30之间的沟道区5中。形成的空间电荷区50通过垂直虚线来示出并且可以延伸到漂移区1。换言之，选择俘获电荷的符号和电荷使得当本体区2和栅电极12处于相同电势时至少完全耗尽沟道区5。因此，在栅电极12与源电极10之间没有施加正偏置电压的情况下，场效应晶体管100处于关态或非导通态。不言而喻，在栅电极12与源电极10之间没有施加负偏置电压的情况下，具有相反掺杂半导体区和正俘获电荷的场效应晶体管处于关态或非导通态。换言之，场效应晶体管100是常关型半导体器件，典型地是常关型功率半导体器件。因此，在汽车应用中场效应晶体管100可以替换与常开型宽带隙JFET串联的常关型操作低功率Si-MOSFET的级联电路。因此，可以简化电路并且可以避免级联电路中的较高功率和低功率半导体器件的电容引起的任何问题。在本说明书的上下文中，术语“常关型半导体器件”和“常关型操作半导体器件”旨在描述如下半导体器件：其中对于正常操作电压（尤其是相对于源电极电压的零栅电压）没有或仅有相对小的漏电流流动。不言而喻，还可以使图1所示的掺杂关系反转。在这种情况下，正电荷被俘获在栅电极12与沟道区5之间。换言之，俘获电荷的符号等同于沟道区的多数电荷载流子的符号，并且俘获电荷的每面积的载流子密度等于或大于沿着本体区与栅电极结构之间的沟道区中的线积分的第一掺杂浓度。
通常，每面积的载流子密度的绝对值大于约1011/cm2，更典型地大于约1012/cm2。每面积的载流子密度越大，可以选择沟道区5的掺杂浓度越大。因此，可以减小功率场效应晶体管100的开态电阻。通常由引起邻近半导体材料中的雪崩倍增的每面积的电荷密度给出每面积的载流子密度的上限。对于硅，每面积的载流子密度的上限为约2*1012/cm2。对于SiC和GaN，每面积的载流子密度的上限为约2*1013/cm2。因此，宽带隙半导体可以实现与传统硅器件相当的沟道导电率并且受栅电介质中的最大容许电场的限制以进行切换。例如，二氧化硅可以作为栅介电材料暴露于高达约3 MV/cm的电场强度下，该电场强度与约2*1013/cm2的每面积的载流子密度相对应。
根据沟道区5的俘获电荷的量和掺杂浓度，在栅电极12与源电极10之间施加正电压差将n沟道场效应晶体管100切换成开启模式或导通模式（其中低阻电流可以在源电极10与栅电极12之间流动）。
在图1所示的实施例中，电荷q被俘获在栅介电层8中，栅介电层8将栅电极12与沟道区5绝缘。栅介电层8例如可以包括Al掺杂的SiO2或Cs掺杂的SiO2、和/或由Al掺杂的SiO2或Cs掺杂的SiO2制成。负电荷铝掺杂的二氧化硅可被用于n沟道场效应晶体管，而正电荷铯掺杂的二氧化硅可被用于p沟道场效应晶体管以提供常关型场效应晶体管。
沟道区5与栅电极12之间的最小距离可以大于约50 nm或者甚至大于约100 nm，使得场效应晶体管可以操作为功率场效应晶体管，即，经受得起足够高的栅控制电压。
根据一个实施例，沟道区5由诸如SiC的宽带隙半导体材料制成。因此，沟道区5的掺杂可以选择为比例如硅沟道区更高。因此，可以减小开态电阻Ron。
参考图2，将说明其它实施例。图2示出了垂直横截面中的半导体器件101。图2的半导体器件101与图1 的半导体器件100相似。然而，替代在栅介电层中俘获电荷，通过在半导体器件101中利用俘获电荷q对浮栅电极13充电来形成电荷层。浮栅电极13被嵌入在栅介电层8中并被布置在栅电极12与沟道区5之间。在俘获电荷q的每面积的载流子密度等于或大于沿着本体区2与栅电极结构30之间的沟道区5中的线s积分的第一掺杂浓度时，半导体器件101也可以被操作为常关型场效应晶体管。
通常，半导体器件101是这样的功率半导体器件，其中沟道区5与浮栅电极13之间的最小距离大于约50 nm或者甚至大于100 nm。
通常，每面积的载流子密度的绝对值大于约1011/cm2，更典型地大于1012/cm2或者甚至大于2*1012/cm2。通常，对于Si半导体器件101，栅电极结构30的每面积的总载流子密度低于约2*1012/cm2以避免雪崩击穿。在这种情况下，可使用浮栅电极13的每面积的载流子密度的更高值来过度补偿可出现在栅电介层8中的相反符号的电荷。使用类似于例如SiC或GaN的宽带隙半导体允许栅电极结构30的更高的每面积的载流子密度。在这种情况下，由于这些材料中的较高的临界电场而可以使用高达约2*1013/cm2或更大的栅电极结构30的每面积的载流子密度。
图3示出了垂直横截面的截面中的半导体器件102的实施例。图3的半导体器件102与图1和图2的半导体器件100和101相似。然而，半导体器件102的绝缘栅电极结构30包括其间布置有俘获电荷q的堆叠栅介电层。第一栅介电层9（例如SiO2的层）被布置在沟道区5与栅电极12之间，而第二栅介电层8（例如Si3N4的层）被布置在沟道区5与第一栅介电层9之间。电荷层包括形成在第一和第二栅介电层8、9之间的界面。Si3N4具有比SiO2低的带隙。因此，负电荷通常在Si3N4与SiO2的界面或接近Si3N4与SiO2的界面被俘获在Si3N4中。半导体器件102具有等于或大于沿着本体区2与栅电极结构30之间的沟道区5中的线s积分的第一掺杂浓度的俘获电荷q的每面积的载流子密度。因此，半导体器件102也可以被操作为垂直常关型场效应晶体管。
图4示出了在垂直横截面的截面中的半导体器件103的实施例。图4的半导体器件103与前述图的半导体器件100至102相似。半导体器件103的栅电极结构30也包括俘获电荷（未示出）使得它能够被操作为垂直常关型场效应晶体管。然而，栅电极结构30的水平延伸和布置被选择为使得当栅电极12和源电极10处于相同电势时空间电荷区50基本限制于沟道区5。
图5示出了在垂直横截面的截面中的半导体器件104的实施例。图5的半导体器件104与图2的半导体器件101相似。半导体器件104在栅电极结构30中也包括俘获电荷（未示出）使得它能够操作为垂直常关型场效应晶体管。在示出的垂直横截面中，一个栅电极结构30被布置在两个分开的本体区2之上。为了简单，没有示出本体接触区。两个分开的本体区2可以是条形的并且在与示出的截面垂直的方向上延伸。然而，两个分开的本体区2还可以对应于简单连接的环形本体区2。在这种情况下，示出的两个分开的源区4还对应于简单连接的环形源区4。
替代具有浮栅电极13的示出的栅电极结构30，可以使用具有如参照图1和图3说明的两个不同的栅介电层之间的或栅介电层中的俘获电荷的栅电极结构。
图6示出了在垂直横截面的截面中的半导体器件105的另一实施例。图6的半导体器件105与图5的半导体器件104相似。在示出的垂直横截面中，栅电极结构30具有可以与简单连接的环形浮栅电极13或两个条形浮栅电极13相对应的两个分开的浮栅电极13。
图7示出了在垂直横截面的截面中的半导体器件200的一个实施例。图7的半导体器件200与图1至4的半导体器件100至103相似。然而，漏区1被布置在公共n—型或电绝缘基底21上，并且半导体器件200的漏电极11被布置在第一表面15上。因此，半导体器件200是可以操作为常关型n沟道场效应晶体管的横向功率半导体器件。
换言之，这里说明的半导体器件是具有沟道、源电极、栅电极和俘获电荷的常关型功率场效应晶体管半导体结构，典型地是n沟道场效应晶体管。沟道与栅电极之间的最小距离大于约50 nm，并且俘获电荷被布置在栅电极与沟道之间使得当源电极和栅电极处于相同电势时沟道处于关态。沟道能够以任何半导体材料形成，尤其是诸如SiC或GaN的宽带隙材料。参照图8和图9说明其它常关型功率场效应晶体管。
图8示出了在垂直横截面的截面中的半导体器件300。半导体器件300包括具有不同带隙的两种材料之间的异质结17。
在参照图1至7说明的半导体器件中，半导体区掺杂有施予移动电荷的杂质。然而，在电流导通期间移动电荷在掺杂剂上被散射。因此，会出现显著的欧姆损失。与此不同的是，当异质结17在掺杂的宽带隙n型施主提供层7与非掺杂或仅轻掺杂的n型窄带隙沟道层或区域41之间的界面17时在异质结17处可以生成高迁移率电子。因此，电流主要由二维高迁移率电子气构成。换言之，半导体器件300可以被操作为HEMT（高电子迁移率晶体管）。HEMT还被称作异质结构FET（HFET）或调制掺杂FET（MODFET）。对于功率半导体应用，半导体器件300可以包括未掺杂GaN层41与AlGaN层7之间的异质结17。在另一示例中，异质结17被形成在GaAs层41与GaAlAs层7之间。
准二维沟道区5通常是由在隙沟道层或区41中并且沿着异质结17在源区4与漏区5之间的二维电子气形成。因此，二维电子气可以提供源区4与漏区5之间的低欧姆电流路径。通过提供具有俘获的负电荷的栅电极结构30，当源电极10和栅电极12处于相同电势时在栅介电层8下可以耗尽二维电子气（如用垂直虚线表示的）。因此，半导体器件300可以操作为常关型场效应晶体管。
通常，半导体本体40被布置在公共绝缘体22上。因此，可以在SOI晶片（“绝缘体上硅”）上制造半导体器件300。替选地，半导体本体40被布置在公共基底上。例如，GaN层41可经由未示出的由AIN层和/或AIN-GaN堆叠层制成的薄缓冲层而被布置在SiC基底22或其它基底上。
图9示出了在垂直横截面的截面中的半导体器件301。图9的半导体器件301也包括沿着异质结17的窄沟道区5，并且也可以操作为常关型功率场效应晶体管。然而，附加地，p型本体区2被嵌入窄带隙沟道层41中。通常选择栅电极结构30的未示出的俘获电荷的载流子密度以使得形成空间电荷区50，当栅电极12和源电极处于相同电势时空间电荷区从栅介电层8延伸通过窄沟道区5，至少到本体区5。因此，可以实现常关态下的特别高的电阻。
图10示出了在垂直横截面的截面中的半导体器件302。图10的半导体器件302与图9的半导体器件301相似。它也包括沿着异质结17的窄沟道区5，并且也可以操作为常关型场效应晶体管。然而，半导体器件302的窄带隙沟道层41更薄并且本体区2延伸至公共绝缘体22或公共基底22。因此，可以节省半导体材料而不显著改变器件性能。
图11示出了在垂直横截面的两个不同截面中的半导体器件500。上图对应于半导体器件500的晶体管部分，典型地对应于晶体管部分的多个单位单元之一。下图对应于半导体器件500的编程部分。在图11的示例性实施例中，晶体管部分包括与图5所示的场效应晶体管结构相似的场效应晶体管结构106。然而，未对栅电极结构30的浮栅电极13充电。通常，半导体结构106是具有50 nm或更大的浮栅电极13与沟道区之间的最小距离的功率场效应晶体管结构106。编程部分包括具有栅电极结构31的编程结构150。栅电极结构31与栅电极结构30相似。然而，编程结构150的浮栅电极结构130与源区4之间的最小距离较小，例如20 nm。浮栅电极13和130处于用虚线连线指示的欧姆接触。栅电极结构30、31的浮栅电极13、130可以例如被形成为半导体本体40上的简单连接的结构。由于编程结构150的薄栅介电层，当在编程结构150的栅电极120与源电极110之间施加正电压差（VGP>VSP）时，可以通过隧穿电流对浮栅电极13、130充电。因此，可以对功率场效应晶体管结构106的浮栅电极13充电和再充电（VGP<VSP）。因此，功率半导体器件500可以从常开型半导体结构切换到常关型半导体结构。
换言之，功率半导体器件500包括具有主水平表面15的半导体本体40。半导体本体40还包括具有第一掺杂浓度并延伸至主水平表面15的第二导电型（n型）的第一半导体区5、与第一半导体区5一起形成pn结14的第一导电型（p型）的第二半导体区2、以及栅电极结构30。栅电极结构30被布置在主水平表面15上，并且包括栅电极12和浮栅电极13。浮栅电极结构适于充电以使得当栅电极12处于与第一和第二半导体区2、5相同的电势时形成空间电荷区50。空间电荷区50从主表面15至少延伸至第二半导体区4。通常，功率半导体器件500还包括编程结构，其被布置在另一个部中并且被配置成使用隧穿电流对浮栅电极13充电。
关于图12至16，示出了用于形成根据若干实施例的半导体器件100的方法。在第一处理中，提供了包括主水平表面和第二导电型（n型）半导体层1的晶片或基底40。半导体层1延伸至主或第一水平表面15。在图12的示例性实施例中，基底40由SiC制成。然而，基底40可以由诸如Si或GaN的任何其它适当的半导体材料制成。重掺杂n+型接触层可以从半导体层1延伸至与主表面15相对地布置的背表面16，以稍后形成至漏金属化的欧姆连接。另外，基底40可以已经包括第一导电型（p型）的嵌入本体区2。图12中示出了所得半导体结构107。
其后，第一介电层8a被形成在主水平表面15上。介电层8a通常包括SiO2并且可以通过沉积和/或热氧化而形成。在沉积的情况下，半导体本体40不由Si制成，用CVD（化学气相沉积）工艺可以沉积SiO2。替选地，Si可以在热氧化之前沉积在半导体本体40上。在Si半导体本体40的情况下，通常通过热氧化来形成层8a ，但是还可以通过CVD工艺来形成层8a。图13中示出了所得半导体结构17。
在后续处理中，第二层8b被形成在第一介电层8a上。根据一个实施例，通过原子层沉积（ALD）形成第二层8b。层8b的厚度取决于要俘获的电荷的量。通常，在一个ALD发射（shot）中沉积少于一个的分子或原子层。通常使用一个至几个ALD发射来形成薄层8b。
其后，在第二层8b上形成第二介电层8c（例如SiO2层）。图14中示出了所得半导体结构107。
通常，在沉积层8b和8c之后进行具有从约700℃至约900℃的温度（更典型地从约800℃至约900℃）的热步骤。因此，具有俘获电荷的介电层8被形成在主表面15上并与层1接触。根据期望电荷类型，第二层8b通常包括用于形成负电荷层8的铝或氧化铝、或者用于形成正电荷层8的铯或氧化铯。图15中示出了所得结构107，此外图15示出了可以在形成电荷层8之后或之前形成的第二导电型的源区4。
另外，可以在形成电荷层8之后或之前形成第一导电型的本体接触区（未示出）。在另一实施例中，在形成电荷层8之后还形成本体区2。
电荷层8通常包括大于约1011/cm2的面积载流子密度，并且更典型地大于约2*1012/cm2。因此，可以通过俘获电荷来耗尽层8与本体区2之间的沟道区5。半导体层1的其余部分通常形成漂移区1。
在另一实施例中，层8a、8b和8c形成具有俘获电子的SiO2-Si3N4-SiO2三明治结构。在本实施例中，通常不进行形成公共层8的附加热退火步骤。
其后，栅电极12被分别形成在第二介电层8c和第二层8上，而源电极10被形成为与源区4和半导体层1欧姆接触。图16中示出了所得结构107。
根据一个实施例，进行制造处理以使得俘获电荷被封在栅电极12与半导体层1之间，从而当栅电极12和源电极10处于相同电势时完全耗尽紧邻栅电极12的半导体层1中的沟道区5。通过这样做，制造常关型半导体器件107，典型地是常关型场效应晶体管107，更典型地是常关型功率场效应晶体管107。
图17示出了用于对根据一个实施例的功率场效应晶体管编程的方法1000。在第一块1100中，提供了一个或更多个浮栅功率场效应晶体管，典型地是n沟道场效应晶体管。其后，在块1200中，在栅电极的电压VG与源电极和漏电极的电压VS和VD之间设置正电压差V0（VG>VS=VD= V0>0）。随后或并行地，在块1300中，将该一个或更多个场效应晶体管暴露于紫外（UV）光下，典型地是例如254 nm的UV-C光。
由于紫外曝光，该一个或更多个功率场效应晶体管的栅介电层的电子跃迁到导带。由于在UV曝光期间电场维持在沟道区与栅电极之间，所以栅介电层中的UV激活的电子被收集在该一个或更多个功率场效应晶体管的浮栅电极中。因此，各浮栅电极被充负电。UV曝光的时间主要分别取决于UV灯的功率、要存储在浮栅电极中的电荷量、以及电荷载流子密度的值，以便将该一个或更多个场效应晶体管从常开型操作改变成常关型操作器件。曝光时间强烈依赖于光照强度通常在约0.1 s至约10 min的范围中。
沟道区与浮栅电极之间的栅介电层的厚度可以是相对大的，例如大于50 nm或者甚至大于100 nm。仍然仅需要几伏特或者甚至低于1 V的电压对浮栅电极充电。因此，利用方法1000，通常具有比EPROM更厚的栅介电层的功率JEFT可以被编程为常关型器件。利用隧穿电流来替代对浮栅电极UV支持充电而对功率场效应晶体管编程通常是不可行的，这是由于所需电压会损坏相对厚的栅介电层。
通常，在块1000中，在引线框上提供多个功率场效应晶体管。因此，各栅电极、源电极和漏电极仍彼此电连接。因此，可以通过在块1200中电连接引线框和在框1300中将引线框暴露于UV下来对多个未分开的功率场效应晶体管编程。通常，在块1300中电连接的引线框架位于传送器上并通过UV灯。这使得功率场效应晶体管在它们的制造之后能够有成本效益的编程。
使用诸如“在…之下”、“在…下”、“下”“在…之上”、“上”等的空间上相对的术语以易于描述，来说明一个元件相对于第二元件的定位。这些术语旨在包括除了与附图中描绘的方向不同的方向之外的器件的不同方向。另外，还使用诸如“第一”、“第二”等的术语来描述各元件、区、部分等，并且其目的并不是限制。在所有描述中相似的术语表示相似的元件。
如这里所使用的，术语“具有”、“包含”、“包括”、“包括有”等是指示存在阐述的元件或特征而不排除其它元件或特征的开放式术语。冠词“一个”、“一种”和“该”旨在包括复数和单数，除非上下文中另有说明。
考虑到以上变化和应用的范围，应理解本发明既不受前述描述的限制，又不受附图的限制。反而，本发明仅受限于以下权利要求及其法律等同物。

Claims (25)

1.一种常关型晶体管，包括半导体本体，所述半导体本体包括：
第一导电类型的本体区，包括第一掺杂浓度；
第二导电类型的沟道区，与所述本体区一起形成pn结；
绝缘栅电极结构，包括栅电极和布置在所述栅电极与所述沟道区之间的俘获电荷的层，所述栅电极相对于所述沟道区绝缘；以及
其中，所述俘获电荷的电荷类型等同于所述沟道区的多数电荷载流子的电荷类型，并且所述俘获电荷的每面积的载流子密度等于或大于通过沿着在所述本体区与所述栅电极结构之间的沟道区中的线积分所述第一掺杂浓度而获得的载流子密度。
2.根据权利要求1所述的常关型晶体管，其中，每面积的载流子密度的绝对值大于约1011/cm2。
3.根据权利要求1所述的常关型晶体管，其中，所述沟道区与所述栅电极之间的最小距离大于约50 nm。
4.根据权利要求1所述的常关型晶体管，其中，由包括所述俘获电荷的浮栅电极形成所述俘获电荷的层。
5.根据权利要求4所述的常关型晶体管，其中，所述沟道区与所述浮栅电极之间的最小距离大于约50 nm。
6.根据权利要求1所述的常关型晶体管，其中，所述绝缘栅电极结构包括布置在所述沟道区与所述栅电极之间的第一栅介电层和布置在所述沟道区与所述第一栅介电层之间的第二栅介电层，并且其中，沿着所述第一与第二栅介电层之间的界面形成所述俘获电荷的层。
7.根据权利要求1所述的常关型晶体管，其中，所述绝缘栅电极结构包括布置在所述沟道区与所述栅电极之间的栅介电层，所述栅介电层包括所述俘获电荷的至少一部分。
8.根据权利要求7所述的常关型晶体管，其中，所述栅介电层包括掺杂有铝或铯的二氧化硅。
9.根据权利要求1所述的常关型晶体管，其中，所述沟道区包括异质结。
10.根据权利要求1所述的常关型晶体管，其中，所述沟道区包括宽带隙半导体材料。
11.一种功率半导体器件，包括：
半导体本体，包括：
    主水平表面；
    第二导电类型的第一半导体区，包括第一掺杂浓度并延伸至所述主水平表面；
    第一导电类型的第二半导体区，与所述第一半导体区一起形成pn结；以及
布置在所述主水平表面上的栅电极结构，包括栅电极并且被配置成包括俘获电荷以使得当所述栅电极处于与所述第一和第二半导体区相同的电势时形成从所述主表面至少延伸至所述第二半导体区的空间电荷区。
12.根据权利要求11所述的功率半导体器件，还包括与所述第二半导体区欧姆接触的源电极，其中，所述半导体本体还包括与所述源电极欧姆接触并邻接所述第一半导体区的第二导电类型的第三半导体区。
13.一种常关型场效应晶体管半导体器件，包括：
源电极；
漏电极；
沟道区，能够操作以在所述源电极与所述漏电极之间运送电子电流；
栅电极；
俘获的负电荷；以及
其中，所述栅电极相对于所述俘获的负电荷和所述沟道区绝缘，并且所述俘获的负电荷被布置在所述栅电极与所述沟道区之间，使得当所述源电极和所述栅电极处于相同电势时所述沟道区处于关态。
14.根据权利要求13所述的常关型场效应晶体管半导体器件，其中，所述常关型场效应晶体管半导体器件是n沟道功率半导体结构，并且其中，所述沟道与所述栅电极之间的最小距离大于约50 nm。
15.根据权利要求13所述的常关型场效应晶体管半导体器件，其中，在异质结处形成所述沟道。
16.一种用于形成半导体器件的方法，包括：
提供包括主水平表面和延伸至所述主水平表面的第二导电类型的半导体层的晶片；
在所述主水平表面上形成第一介电层；
在所述第一介电层上沉积第二层；
在所述第二层上形成第二介电层；
在所述第二介电层上形成栅电极；
形成与所述半导体层欧姆接触的源电极；以及
其中，俘获电荷被封在所述栅电极与所述半导体层之间，其在所述栅电极与所述源电极处于相同电势时耗尽紧邻所述栅电极的所述半导体层中的沟道区。
17.根据权利要求16所述的方法，其中，通过原子层沉积形成所述第二层。
18.根据权利要求16所述的方法，其中，所述第一层包括氧化硅，并且其中所述第二层包括铝、氧化铝、铯、氧化铯和掺杂氮化物的氧化硅中的至少一种。
19.根据权利要求16所述的方法，其中，所述俘获电荷被形成在具有大于约1011/cm2的每面积的载流子密度的层中。
20.根据权利要求16所述的方法，其中，所述晶片还包括嵌入所述半导体层中的第一导电类型的本体区，并且其中所述源电极与所述本体区欧姆接触。
21.根据权利要求16所述的方法，其中，所述半导体层包括宽带隙半导体材料。
22.根据权利要求16所述的方法，其中，形成第一介电层包括以下步骤中的至少一个：
沉积半导体材料；
热氧化；以及
沉积介电材料。
23.一种用于对功率场效应晶体管编程的方法，包括：
提供至少一个功率场效应晶体管，其包括栅介电层、邻接所述栅介电层的栅金属化、嵌入所述栅介电层中的浮栅、源金属化和漏金属化；以及
通过以下方式对所述浮栅充电：
设置所述栅金属化与所述源金属化和所述漏金属化的公共电势之间的正电压差；以及
将所述至少一个功率场效应晶体管暴露于紫外光下。
24.根据权利要求23所述的方法，其中提供至少一个功率场效应晶体管包括在引线框架上提供多个功率场效应晶体管。
25.根据权利要求23所述的方法，其中，所述功率场效应晶体管包括半导体本体，并且其中所述半导体本体与所述浮栅之间的最小距离大于约50 nm。
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