JP2008244330A - 不揮発性半導体メモリ及びその製造方法 - Google Patents

不揮発性半導体メモリ及びその製造方法 Download PDF

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Abstract

【課題】従来のＭＯＮＯＳは、高い誘電率の物質をブロック層として用いると、電子障壁が足りず、消去時にメモリ電極側からの電子注入書き込みが発生してしまう。
【解決手段】半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、チャネル領域上に順次形成される第１の絶縁層と、電荷蓄積層と、第２の絶縁層（ブロック層）と、制御電極とを有し、第２の絶縁層は、第１の絶縁層よりも十分に誘電率の高い物質を母体材料中に高価数物質が適量添加されて形成され、電子をトラップできる局在状態によりブロック層中に多量の負電荷を蓄積でき、ブロック層の高誘電率と高電子障壁を両立する不揮発性半導体メモリである。
【選択図】 図３

Description

本発明は、高誘電体材料に局在レベルを作成し、電子をトラップさせてブロック層として用いる不揮発性半導体メモリ及びその製造方法に関する。
一般的に、不揮発性半導体メモリの１つであるフラッシュメモリは、記憶のための電気的な保持動作（保持電源供給）が不要な不揮発性メモリであり、製品完成後でもプログラム等が容易に書き込めるため、多種多様な電子機器に多用されている。次世代以降のＮＡＮＤフラッシュメモリは、さらに微細化及び低電圧動作が求められている。この次世代以降のＮＡＮＤフラッシュメモリは、セル間へのＩＰＤ（Inter-Poly-dielectrics）埋め込みの困難さからフラットセル化が求められている。ＩＰＤとＦＧ(Floating-gate)の接触面積減少による電荷量確保目的に加えて、セル間の干渉抑制と低電圧化を実現するには、ＩＰＤ、ＦＧ及びトンネル膜の薄膜化の技術が必須となっている。
しかし、ＦＧ構造は、金属ゲート膜に電荷を蓄積させているため、トンネル膜に局所的な欠陥が生じると、その欠陥を通じて蓄積電荷の大半が消失する。このため、ＦＧ構造は、ある一定以上にトンネル膜を厚くする必要があり、微細化の大きな足かせとなっている。
このＦＧ構造に変わって、離散型電荷蓄積層を備えたメモリセル構造の一つとして、ＭＯＮＯＳ(Metal-Oxide-Nitride -Oxide-Semiconductor)が候補となっている。
従来のＭＯＮＯＳによる電荷蓄積層を含むメモリセルは、例えばソース・ドレインが形成されたシリコン基板のチャネル領域上に絶縁膜（酸化膜）により形成されるトンネル層、窒化シリコン膜により形成されるトラップ層、絶縁膜により形成されるブロック層、制御電極が順次積層された構造である。
このＭＯＮＯＳにおけるブロック層は、電荷トラップ層に電荷を蓄積するための障壁であり、読み出し制御時以外に電荷を制御電極側に流出させない機能が必要である。加えて、ブロック層は、電荷トラップ膜に電荷を蓄積し、書き込み制御時以外に電極側から電子が流入することを防止する機能を持たなくてはならない。そのためには、誘電率が十分に高く、且つ電子に対する障壁が十分に高くなくてはならない。
しかし、一般的な高誘電率を有する絶縁膜の電子障壁が低いことは、高誘電体物質のバンドギャップが小さいことから、必然的に起こる問題である。この問題を解決するものとして、例えば特許文献１が提案されている。この特許文献１では、ブロック層に負電荷を溜めることで電子障壁を上昇させるという提案がなされている。アニールによって負電荷を添加することが特徴である。
特開２００６−２７０１０２号公報
前述した特許文献１に開示される技術を用いたとしても、次世代以降のＮＡＮＤフラッシュメモリにおいて要求される性能を満たすほどには、十分な電荷を安定的に溜めることができず、最終構造においては電子障壁を十分に上昇させてはいない。即ち、特許文献１に開示される技術では、熱プロセスで負電荷を導入しているため、後の製造工程で実施される熱プロセスで散逸してしまう。つまり、電子導入には外部からのエネルギー注入が必要だが、アニール処理の際に、後から入ったマイナス電荷は、成膜過程において簡単に拡散してアニールアウトしてしまうことで系全体を安定化させている。このため、電荷量が大きな経時変化を持つことになり、次世代以降のメモリの要求に対して、十分な電荷量を確保することが困難である。例え、一旦確保できたとしても信頼性が保てない。また、電荷量や電荷位置の分布制御性ができないので、電子障壁の大きさ（高さ）に分布が出る。あるメモリセルでは障壁特性が良いが、他のメモリセルでは障壁特性が良くないというバラツキが起こり、製品の信頼性が問われる。
そこで本発明では、高誘電率を有し、且つ均一で十分に高い電子障壁を安定的に有するブロック層が用いられる不揮発性半導体メモリ及びその製造方法を提供することを目的とする。
本発明に従う実施形態は、半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、前記チャネル領域上に形成される第１の絶縁層と、前記第１の絶縁層の上に形成される電荷蓄積層と、前記電荷蓄積層の上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる少なくとも１つの物質が添加された３価金属酸化物膜を有する第２の絶縁層と、前記第２の絶縁層上に形成される制御電極と、を有する不揮発性半導体メモリを提供する。さらに、前記３価金属酸化物膜には、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる少なくとも１つの物質が添加される。
さらに実施形態は、半導体基板上に形成されるソース／ドレインとゲート積層物とで構成される不揮発性半導体メモリの製造方法であって、前記ゲート積層物となる、前記チャネル領域上に積層形成される第１の絶縁層と、電荷蓄積層と、３価金属を含む酸化物膜から形成される第２の絶縁層と、制御電極とを積層成膜する際に、前記第２の絶縁層に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群及び、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる物質が添加され、前記第１の物質群からは、少なくとも一つの物質が選択され、添加される不揮発性半導体メモリの製造方法を提供する。
本発明によれば、ブロック層中に多量の負電荷を蓄積することができ、ブロック層の高誘電率と高電子障壁が両立する。よって、高誘電率を有し、且つ均一で十分に高い電子障壁を安定的に有するブロック層が用いられる不揮発性半導体メモリを提供することができる。
以下、図面を参照して本発明に従う実施形態について詳細に説明する。
まず、本実施形態における電荷蓄積型メモリの概念について説明する。ここでは、図１に示す後述する第１の実施形態の電荷蓄積型メモリの構成を例とする。この電荷蓄積型メモリは、半導体基板１上に、ソース領域Ｓ３と、ドレイン領域Ｄ２とが電流通路であるチャネル領域１０となる距離を開けて形成される。このチャンネル領域１０上に、メモリ動作を制御するゲート（ゲート積層物）９が設けられている。ゲート積層物９は、シリコン（Ｓｉ）基板１上に第１の絶縁層（トンネル層）４／電荷蓄積層５／第２の絶縁層（ブロック層）６／制御電極（書込・読出・消去制御電極）７の順に積層されて形成される。
本実施形態で用いる母体材料に関して説明する。
まず、ブロック層を構成するための母体材料について説明する。
電荷蓄積型メモリにより良好な性能を持たせるためのブロック層に関する条件について述べる。駆動時に隣接するメモリセル同士に働く相互作用を無視できるようにするためには、全体の膜厚を薄くする必要がある。これを実現するためには、ゲート積層物９の各層ができる限り誘電率の高い物質を用いて形成されていることが望ましい。更に、書き込み・消去時の電圧の配分として、トンネル層に電圧が大きめに掛かり、トラップ層やブロック層にはなるべく電圧が掛からないように構成できれば、書き込み・消去がより低電圧で、より高速に且つ、より効率的になると期待できる。以上の理由から、トンネル膜は誘電率を低めに設定し、トラップ膜やブロック膜は誘電率を高めに設定することが有効である。
また、トラップ層に電荷を蓄積するので、保持特性をよくするためには、トラップ層側から見た電子障壁が十分に高い必要がある。
さらに、メモリ消去時には、制御電極に大きなマイナス電圧を掛け、トラップ層から、電子をトンネル層側に流出させる（或いは、トンネル層側からホールを注入する）。この時、制御電極側の電子障壁が十分に高くないと、制御電極から蓄積層に電子が注入されてしまい、データの消去ができない状態になる。
従って、十分に高い誘電率を有し且つ、十分に高い電子障壁を有するブロック層が必要となるが、この条件をバランス良く満足したブロック層は得られていない。これまで高い誘電率と高い電子障壁が両立しないのは、高誘電体膜の電子障壁が、一般に低い傾向を示すからである。
これは、高誘電体のバンドギャップが金属と酸素との結合の強さに密接に関係していることがその本質である。直感的に、原理を示すと以下のようになる。
誘電率は、イオンの振動が緩やかな場合には大きくなる傾向がある。その理由は、イオンが緩やかに結びついていることが高誘電体の特徴だからである。そして、金属と酸素とが緩やかに結びつくことで、相互作用が弱いため、バンドギャップはより小さくなる傾向を示している。高い誘電率と高い電子障壁の両者を十分に満足することができないのは、高誘電体の一般的な特性であるため、これらを両立させるには、何らかの工夫が必要となる。
例えば、ＬａＡｌＯ３、Ａｌ２Ｏ３又は、Ｌａ２Ｏ３等の３価金属の酸化物は、酸化シリコンよりも十分に高い誘電率を有している。誘電率としては、１５〜３０が可能である。更に、Ｓｉの伝導帯からの電子障壁は、２.３〜２.８ｅＶと大きな値を持っている。しかし、電子障壁として利用するためには、この程度では不十分である。これに対して、本実施形態は、実効的により高い電子障壁を与える技術である。
また、４価金属の酸化物では、誘電率は大きくできるが、電子障壁が小さくなる傾向を示すため、電子のブロック層に用いるには好ましくない。２価金属の酸化物では、電子障壁は大きくできるが、誘電率は小さくなる傾向を示し、ブロック層として用いるには同様に好ましくない。従って、本発明に従う実施形態では、４価金属及び２価金属の酸化物を、ブロック層としては用いない。勿論、添加物質としては用いてもよい。
本実施形態では、母体となる金属酸化膜材料は、３価金属として、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、或いはＬａ系列元素Ｍ（Ｍ＝Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の少なくとも一つを含んでいる。
さらに、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｉｎ２Ｏ３、Ｍ２Ｏ３、ＬａＡｌＯ３、ＬａＳｃＯ３、ＬａＧａＯ３、ＬａＩｎＯ３、ＬａＹＯ３、ＹＡｌＯ３、ＹＳｃＯ３、ＹＧａＯ３、ＹＩｎＯ３、ＭＡｌＯ３、ＭＳｃＯ３、ＭＧａＯ３、ＭＩｎＯ３、ＭＹＯ３、Ａｌ２Ｚｒ２Ｏ７、Ａｌ２Ｈｆ２Ｏ７、Ｓｃ２Ｚｒ２Ｏ７、Ｓｃ２Ｈｆ２Ｏ７、Ｙ２Ｚｒ２Ｏ７、Ｙ２Ｈｆ２Ｏ７、Ｌａ２Ｚｒ２Ｏ７、Ｌａ２Ｈｆ２Ｏ７、Ｉｎ２Ｚｒ２Ｏ７、Ｉｎ２Ｈｆ２Ｏ７、Ｇａ２Ｚｒ２Ｏ７、Ｇａ２Ｈｆ２Ｏ７、Ｍ２Ｚｒ２Ｏ７、Ｍ２Ｈｆ２Ｏ７が代表的物質である。ここで、Ｍは上記Ｌａ系列元素を意味している。
尚、３価金属酸化物等の高い誘電率を有する金属酸化物により形成される高誘電体膜の製造方法としては、現在の代表的な成膜方法を用いることができ、例えばＣＶＤ（chemical vapor deposition）法、ＡＬＤ(atomic layer deposition)法、ＭＢＥ(molecular beam epitaxy)法、スパッタ法、蒸着法、塗布した後にレーザー照射を組み合わせる方法等を用いることができる。
次に、添加物に関して説明する。
本実施形態では、高い電子障壁を与えるために、３価金属酸化物に添加物を添加する。３価金属を置換する物質として、３価金属酸化物よりも高い価数を持つ物質（高価数物質）、又は３価金属酸化物よりも低い価数を持つ物質（低価数物質）を考える。特に本実施形態では、３価より低価数の物質として２価の物質を考えるので、低価数物質と２価物質は一致する。また、酸素を置換する物質として、窒素、炭素、ホウ素を考える。３価金属の酸化物からなる高誘電体に、添加物を添加した場合の、電荷蓄積機構に関して、ケース分けをして説明する。電荷蓄積機構に応じて、
（ケース１）高価数物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ（これ以降、これらの物質をまとめて、第１の物質群と称することにする）から選ばれた添加物質を添加した場合と、
（ケース２）上記第１の物質群から選ばれた添加物質と、窒素、炭素、ホウ素、２価物質であるＭｇ、Ｃａ、Ｓｒ、Ｂａ（以降、これらの物質を第２の物質群と称する）から選ばれた添加物質と、が同時に添加された場合と、に分けられる。
上記（ケース１）において、高誘電体中に、後述する高価数物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ（物質群１）から選ばれた添加物質を適量（バンドを組まない量）添加することにより、ギャップ内部に深い、局在したレベルが発生し、電子をトラップすることができる。図２（ａ）には、その様子を示している。ここでは、レベルが非常に深く、局在しているため、電子を引き抜くには大きなエネルギーが必要となる。従って、このレベルに電子を溜めることで、ブロック層を負にチャージアップすることができる。
次に、添加物質の分布制御による性能向上について説明する。
３価金属酸化物に添加した高価数物質の分布を制御することで、ブロック層領域の電子障壁を自由に設計することができる。ブロック層全体に高価数物質を一様に分布させれば、トラップ層や電極の選択によっては、界面近傍の１ｎｍ程度に分布した電子が両側に抜ける可能性がある。しかし、トラップ層側に流出しても、その流出した状態を閾値の基準点にすれば、原理的に問題ない。また、電極側に電子が流出しても、消去時には、このレベルに、新たに電子が注入され、ブロック層の電子障壁が上昇した状態に戻り、原理的には問題がない。但し、メモリ消去時には、再度、電極からブロック層への電子注入が起こるため、電極側に流出した分だけの再注入時間（遅延時間となる）が必要になってくる。電子が流出した場合に、基準のずれや消去時間の遅延等が存在すると、場合によっては、システムの流れに問題が出てくる場合がある。この時には、高価数物質を界面付近に分布させない構造にすればよい。例えば、図３に示すように、高価数物質の添加は、ブロック層の中心付近の面上に密に分布させて、制御電極７の面（界面）やトラップ層５の面（界面）に向かって徐々に低くなるように粗に添加させれば、十分である。この時、添加された高価数物質は、電極やトラップ層から遠いため、両側に電子が流出する可能性は全くない。
また、図４、図５に示すように、添加物なしの層（無添加層）６ｂ／添加物ありの層（添加層）６ａ／添加物なしの層（無添加層）６ｃという積層構造にすることで、添加物層の部分の障壁を山形に上昇させることも考えられる。ここで、添加物なしの層の厚みは１ｎｍもあれば十分である。また、界面付近で添加物が少なく、中央付近で添加物が多いという山形の傾斜分布（トラップ層５との界面では少量→ブロック層６の中心付近では多量→電極７の界面付近では少量という分布）のブロック層６であってもよい。ここでは、高価数物質添加の場合、つまり、（ケース１）として示したが、分布を制御することは、以下で示す（ケース２）でも有効である。
次に、高価数物質添加時のレベルに関して説明する。ケース１について、更に詳しく説明する。
このブロック層の基本的な構成は、トンネル層よりも十分に誘電率の高い物質を母体材料として、その母体材料の中に高価数物質を適量添加するというものである。高価数物質の添加により、局在レベルを作りだし、そのレベルに電子をトラップすることで、ブロック膜中に電子を導入し、固定する。負に帯電することにより電子障壁が上昇し、高誘電率と高電子障壁が両立する。
上記高価数物質を適量添加した高誘電体膜内に発生したレベルの特徴を示す。
以下の特徴は、ブロック層の開発過程において、第一原理計算により初めて明らかになった事実である。その特徴とは、図２（ａ）の矢印(1)に示すように、発生したレベル内の電子数に応じて、レベルが上昇（又は、低下）することである。レベル内に電子を余分に導入（注入）すると、同一レベル内にある電子同士が反発しあい、エネルギーレベルが上昇する（図２（ａ）の矢印(1)）。その量は、およそ０.３ｅＶと非常に大きな値であった。これは、レベルａ０に、電子を蓄積した場合、蓄積量が増加するに従って、レベルａ-1にエネルギーレベルが上昇することを意味している。
ここで、第一原理計算について簡単に説明する。第一原理計算は、超ソフト擬ポテンシャル(ultra-soft pseudo-potential)を用いた、密度汎数法（Density Functional）による電子状態計算である。各元素（ランタンや酸素など）のポテンシャルは、すでに様々な形で利用されており、信頼性の高いものである。本実施形態においても、非常に高精度の計算を行う。
次に、ケース２について、更に詳しく説明する。ここでは、前述した物質群１（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ）から選ばれた添加物質と、物質群２（Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）から選ばれた添加物質と、が３価金属酸化物へ同時に添加された場合について説明する。
上記物質群１から選ばれた添加物質（高価数物質）を適量添加した高誘電体膜に、同時に窒素（他に、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ、Ｂａでも同様である）を添加すると、高価数物質の添加によって作成したレベル内の電子状態を制御できることが、第一原理計算により判明した。即ち、窒素（或いは、炭素、ホウ素、低価数物質）を添加すると、高価数物質の添加により発生したレベル内に存在する電子を価電子帯（窒素と酸素により構成されている）に落とし込むことが可能であり、レベル内の電子数が減少するため、エネルギーレベルがより深い方向へとずれることが分かった。このエネルギーレベルの低下の様子を、図２（ａ）と図２（ｂ）と間を結ぶ矢印(2)に示す。
このように、高価数物質だけではなく、窒素（或いは、炭素、ホウ素、低価数物質）を同時に添加することで、より深く、より局在したレベルを利用することが可能である。
ここで、高価数物質と同時に添加する物質としては、窒素、炭素、ホウ素又は、低価数物質（２価金属の、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）が考えられる。特に、２価金属は、価電子帯の内側に電子を受け取ることが可能である。それに対し、窒素、炭素、ホウ素では、バンドギャップ内に状態が出現し、その状態に電子を受け入れることになる。よって、２価金属の場合の方が、電子移動に伴う安定化が大きいと期待され、バンドギャップも維持されると期待されるので、より良い添加物となる。
次に、３価金属酸化物のギャップ中に発生するレベルについて詳細に説明する。
価数が３価であるＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｇａ、Ｉｎ、ランタン系列元素（Ｍ）などの酸化物高誘電体材料に高価数物質を添加した際のギャップ中に発生するレベルについて説明する。ここでは、図６（ａ）、（ｂ）及び図７を参照して、計算の一例について説明する。図７では、３価金属酸化物、例えばＬａＡｌＯ３中に、Ｔｉ、Ｎｂ、Ｍｏ、Ｃｒ及びＲｕを添加した場合のレベルの違いを示している。実際の計算では、図に示した物質も含めて多くの物質（Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ）の計算を行っている。計算の結果、価数が３つ以上高い物質（すなわち６価以上の物質）を添加した場合には、微量添加によるギャップ内レベルの位置が、伝導帯（ＣＢ）底から１.３ｅＶ以上深い位置に発生することがわかった。つまり、計算によると、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅのいずれかが添加物質であるとき、バンドギャップ中に十分深いレベルが発生する。この時、電子が注入されると、電子が強く束縛され、負に帯電する。
一方、４価、５価の添加物においては、図７に示すＴｉ或いはＮｂのように、伝導帯のすぐ下にレベルを作り、電子が注入されても、簡単に抜けてしまうことが分かった。上記添加物を添加した場合、発生したレベルの一部には、電子が詰まっており、一部は電子が空になっている。
図６（ａ）には、ＲｕをＬａＡｌＯ３中に添加した場合の模式図を示す。この空になっているレベルに電子を注入すれば、マイナス電荷が蓄積される。これを利用して、負に帯電したブロック層を設計することができる。特に、制御電極の仕事関数のエネルギーレベルと同程度かそれ以上に深いレベルに電子が詰まっている状態が実現できたならば、より安定に負に帯電したブロック層であると考えられる。
図７には、Ｓｉのバンドギャップ位置をエネルギーの基準として示しているが、このギャップ位置以上に深いレベルを有する添加物がより有効である。本実施形態では、Ｓｉ基板を用いているので、Ｓｉのバンドギャップ位置よりも深いレベルであれば、蓄積電子が抜ける心配が殆どないからである。勿論、このバンドギャップ位置は、シリコン基板を用いた例であって、その他の基板を用いた場合には、その基板のバンドギャップ位置をエネルギーの基準とすればよい。
ここで、電子を注入すると、レベルが上昇して、保持特性が劣化する傾向が見られる。その場合は、本実施形態（ケース２）で示した様に、同時に窒素を添加すること（或いは、ホウ素、炭素、低価数物質を添加しても同様である）で、この劣化を阻止することが可能である。
図２（ｂ）に示すように、窒素により電子を価電子帯に落とし込むことで、レベルを深くすることができる。電子を注入した場合、図２（ｂ）の矢印(3)（ｂ０状態からｂ-1状態へ)のようにレベルが上昇する。これは、窒素が添加されていない電荷蓄積膜中の電子注入前（図２（ａ）の０状態）のエネルギーレベルと同等の深さを有することになる。つまり、図２（ａ）のａ０状態（電子注入なし）とｂ-1状態（電子注入あり）が同等のエネルギーレベルを有していることを意味する。
このような高価数の添加物質は、母体材料の３価物質（Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｇａ、Ｉｎ、ランタン系列元素）の代わりに添加されることになり、添加先で空の状態（電子が添加できる状態）をバンドギャップ中に発生させることが特徴である。特に、ＬａＡｌＯ３等のペロブスカイト構造の物質においては、Ｂサイトと呼ばれる、酸素八面体の中心位置に添加物質が添加されることが最大の特徴である。この時、ＬａＡｌＯ３ギャップ中に電子導入可能な局在状態が出現する。それに対し、既存の複数の誘電体膜を、単純に混合物した状態、例えば、ＬａＡｌＯ３とＷＯ３とを単に混合した状態を考えているわけではない。ＬａＡｌＯ３とＷＯ３の単なる混合物では、ＬａＡｌＯ３中に電子導入可能な局在状態は出現しないためである。
さらに、安定性から物質を更に絞り込むことが可能である。例えば、Ｏｓ、Ｒｕ、Ｉｒ、Ｒｈ等がある。
トンネル層ＳｉＯ２中に酸素欠陥を作り出すためには、酸素分子半分（１／２Ｏ２）辺りに、５.２ｅＶのエネルギーが必要である。またトラップ層が酸化物である場合、そのトラップ層に酸素欠陥を作り出すにも、５〜６ｅＶのエネルギーが必要である。さらに、ブロック層ＬａＡｌＯ３中に酸素欠陥を作り出すためには、酸素分子半分辺り４.７ｅＶのエネルギーが必要である。このように、酸化物から酸素を引き抜くには、４.７ｅＶ以上のエネルギーが必要と考えられる。勿論、他のトンネル層やブロック層でも同程度のエネルギーが必要である。
添加物質金属（例えばＲｕなど）が酸化される場合の安定化エネルギーが４.７ｅＶよりも十分に小さければ、各酸化膜層から酸素を引き抜いて、酸素欠陥を作り出すことはないと期待できる。よって、酸化による安定化エネルギーが小さい金属添加物質は、より有効な添加物質と言える。該当する添加物質としては、Ｏｓ、Ｒｕ、Ｉｒ、Ｒｈが挙げられる。
他の高価数金属の添加物質については、酸化物として安定しているため、通常は、各酸化膜層から酸素を奪うことはない。しかし、ブロック層に酸素欠陥ができた場合には、Ｏｓ、Ｒｕ、Ｉｒ、Ｒｈ以外の物質では、他の酸化膜中に酸素欠陥を発生させる可能性がある。この場合は、ブロック層の成膜時に適切な量の酸素供給を行なうことで、ブロック層に余分な酸素欠陥ができない製造プロセスを採用すればよい。
次に、添加物質における添加の 最適量について説明する。
まず、添加量の下限について説明する。
ここでは、添加物質がブロック層中に、面密度σ［Ｃ／ｃｍ２］で分布する場合の添加量の下限について説明する。この時、蓄積した電荷による電子障壁変化は、Ｖ［Ｖ］≒１.８×１０−１３×σ程度である。但し、各誘電体膜の膜厚や誘電率に依存して、一桁程度の変化はあり得る。電子障壁上昇量Ｖとして意味がある範囲は、界面における面密度が１×１０１２ｃｍ−２以上であれば、±０.２ｅＶ程度のＶ変化が得られて有効である。さらに、５×１０１２ｃｍ−２以上であれば十分な電子障壁上昇量（±１.０ｅＶ）が確保できる。図８及び図９の縦軸に示されている下限値は、これらの値を意味する。
図８及び図９は、ブロック層に添加する添加物の量の範囲を示している。添加物により最適範囲が変化するため、物質群１を二つに分けて考える必要がある。図８は、高価数物質として、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉを添加した場合を示し、図９は、高価数物質として、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅを添加した場合を示している。
図２（ｂ）において説明したように、（ケース２）では電子が価電子帯に落とし込まれ、レベルが深くなり、且つレベル状態がより局在化することで、最適範囲が変化する。その様子を図８及び、図９に示している。
図８及び図９に示す縦軸は、添加する高価数物質量[MH]を示し、横軸は、窒素、或いは炭素、ホウ素又は低価数物質量を[A]として、｛価数差×[A]｝/[MH]という量を示している。価数差は、窒素、炭素、ホウ素の場合は、酸素との価数差である。つまり、窒素の時は、価数差は１であり、横軸は[N]/[MH]である。炭素の時は、価数差は２であり、横軸は｛２×[炭素]｝/[MH]である。ホウ素の時は、価数差は３であり、横軸は｛３×[ホウ素]｝/[MH]である。また、低価数物質の場合の価数差は、３価（母体となるＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｇａ、ＩｎやＬａ系列物質）との価数差である。つまり、２価物質（Ｂａ、Ｓｒ、Ｃａ、Ｍｇ等）では[A]=[２価物質]であり、価数差は１であり、横軸は｛１×[２価物質]｝/[MH]である。
（ケース２）の下限について詳細に述べる。
高価数物質だけではなく、窒素（或いは炭素、ホウ素、低価数物質）を高価数物質と同時に添加すると、一つの高価数物質あたりに溜められる電荷量が増加することになる。即ち、下限が広がることになる。例えば、窒素量と高価数物質量と等量あれば、電子の入り得る席が１つ増えることになる。即ち、図６（ａ）のｄ２の状態から、図６（ｂ）のｄ３の状態へと変化することになる。
同様に、窒素量が高価数物質量の２倍あれば、電子の入り得る席が２つ増えることになる。下限は、電子の取り得る最大数として、６が１つの目安であり、１×１０１２ｃｍ−２／６〜０.２×１０１２ｃｍ−２となる。尚、６については、添加物質のｄ軌道が３重に縮退している場合、一軌道あたり２つの電子が入るので、３重縮退×２電子＝６という意味である。
また、電子障壁上昇量が十分であるためには、前述したように、その５倍の５×０.２×１０１２ｃｍ−２〜１.０×１０１２ｃｍ−２となることが望ましい。これらの値が、図８、図９の横軸が６の時の下限値となる。以上の下限の考え方に対し、直線近似を行ったものを、図８に示している。また、図９も下限は同様である。
図８，９に示された下限１よりも下の領域では、電荷として出入りがあっても、閾値の基準点や遅延時間に全く影響がない。よって、図４、図５に示した、無添加層の意味は、図８，９の下限１よりも下の領域である。つまり、第１の物質群（、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅ）の面密度を[MH]と表し、第２の物質群（窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａ）の面密度を[A]と表し、第２の物質群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、[MH]、[A]及びKは、０≦｛K×[A]｝/[MH]≦６で且つ、１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛K×[A]｝/[MH] ≧[MH]である。
ここで、無添加とは、前記第１の物質群の面密度を[MH]と表し、前記第２の物質群の面密度を[A]と表し、前記第２の物質群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、前記[MH]、前記[A]及び前記Kは、０≦｛K×[A]｝/[MH]≦６で且つ、１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛K×[A]｝/[MH] ≧[MH]範囲に属する。
次に、添加量の上限について説明する。
後述する実施形態では、酸化物を構成する元素を高価数の添加物質と置換している点が要旨である。つまり、酸化物の混合物を扱うだけであれば、混合比に条件は存在しない。それに対し、酸化物の混合物ではなく、例えば、酸化物ＬａＡｌＯ３などの母体材料中の金属Ａｌに対して、Ｗ或いはＲｕ等の金属添加物質を置換した電荷蓄積材料を採用する。この電荷蓄積材料を用いれば、金属添加物質の量に上限が存在する。
本実施形態において、添加された物質が誘電体のギャップ内でバンドを組んではならない。バンドが組まれた場合、電荷は局在しなくなり、ブロック層から流出する。バンドが組まれるのは、ユニットセルに対し、格子定数をａとすれば、２ａ×２ａ×２ａユニット構造内に添加物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ）が入ることが目安となる。これは、ギャップ内状態を作る元素の持つ固有のエネルギーレベルが、母体材料の元素が持つ固有のエネルギーレベルから離れているため、母体材料との相互作用が元々大きくないことに起因している。逆に２ａ×２ａ×２ａユニット構造内に添加元素が入っていなければ、バンドは組まれない。
よって、上限は、面密度に直して、２.０×１０１４ｃｍ−２となる。更に、酸化物が安定な物質（Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ）では、酸素との相互作用を通して電荷が広がる可能性があるため、２.５ａ×２.５ａ×２.５ａユニット構造内に添加物質が１つ以下という状態が必要である。よって、上限を面密度で表すと、１.０×１０１４ｃｍ−２となる。これらの値が図８、図９の横軸ゼロの時の、高価数物質量[MH]の上限１（緩い条件）となっている。また、電荷が添加されると、レベルが上昇する傾向を示すため、母体材料のレベルに近づく。この時に母体材料の固有レベルを介して相互作用が及ばないようにするためには、３ａ×３ａ×３ａユニット構造内に添加物質が１つ以下という状態がより好ましい。
よって本実施形態における上限は、面密度で表せば、０.７×１０１４ｃｍ−２がより好ましい。この値が図８、図９の横軸ゼロの時の、高価数物質量[MH]の上限２（より厳しい条件）となる。
３価金属酸化物に窒素、炭素、ホウ素、或いは、低価数物質を添加すると、一つの高価数物質あたりに保持される電荷量が増加し、且つ電荷蓄積レベルが深くなる。レベルの上限は、レベルが繋がりバンドを組むことのない最大限の値を考える。
添加物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉに対しては、最も深いレベルを取った時に、上限は、１.５ａ×１.５ａ×１.５ａユニット構造内に添加物質が１つ以下であることが計算から分かっている。この上限を面密度で表すと、２.８×１０１４ｃｍ−２となる。この上限値を図８の最大限の添加量として示している。つまり縦軸[MH]の最大値である。
また、添加物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅに対しては、最も深いレベルを取った時に、上限は、２ａ×２ａ×２ａユニット構造内に添加物質が１つ以下であることが計算から分かっている。この時、上限を面密度で表すと、２.０×１０１４ｃｍ−２となる。この値を図９の最大限の添加量として示している。つまり縦軸[MH]の最大値である。
上限に関しても、下限の時と同様に、｛価数差×[A]｝/[MH]という量を横軸にとって、図８、図９に示している。ここで、｛価数差×[A]｝/[MH]は、添加された窒素、炭素、ホウ素、或いは低価数物質が、電子を引き受ける量である。高価数物質量[MH]あたりの量に規格化されている。この値がｍであれば、高価数物質の作り出したレベルから電子がｍ個引き抜かれたことを意味する。この時、レベルのエネルギーが低下し、局在化するので、上限が拡大することになる。ここで、ｍは普通の正の実数、例えば、０.９５や１.７５等である。
図８には、例として、［Ｒｕ］＝３.５×１０１３ｃｍ−２かつ、［Ｎ］＝４.０×１０１３ｃｍ−２のケースを示している。図８に示すように、添加物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉに対しては、初期状態（横軸ゼロ）にて上限が２.０×１０１４ｃｍ−２であったものが、添加により｛価数差×[A]｝/[MH]＝１にて、２.８×１０１４ｃｍ−２に上昇する。初期状態（横軸ゼロ）にて０.７×１０１４ｃｍ−２であったものが、添加物質によって、｛価数差×[A]｝/[MH]＝３にて、２.８×１０１４ｃｍ−２に上昇する。
これは、横軸の値が大きくなるに従って、価電子帯に落ちる電子が増え、出現しているレベルが局在化するために、より多くの高価数物質を入れても金属化しないことを意味している。但し、局在化にも限度があり、前述した様に添加量に換算して２.８×１０１４ｃｍ−２が上限であるので、それ以上の高価数物質を入れることはできない。この上限以上に添加を行うと、添加物同士の波動関数が重なりを持ち、金属的な振る舞いが発生する。
以上のような上限の考え方に対し、直線近似を行ったものが、図８と同様に、図９に示されている。また、以下に数式の形で示している。図９中には、例として、［Ｃｒ］＝５.０×１０１３ｃｍ−２かつ、［Ｎ］＝６.０×１０１３ｃｍ−２のケースが示されている。
図９に示すように、添加物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅに対しては、初期状態（横軸ゼロ）にて１.０×１０１４ｃｍ−２であったものが、｛価数差×[A]｝/[MH]＝１にて、２.０×１０１４ｃｍ−２に上昇する。或いは、初期状態（横軸ゼロ）にて０.７×１０１４ｃｍ−２であったものが、｛価数差×[A]｝/[MH]＝２にて、２.０×１０１４ｃｍ−２に上昇する。以上の上限の考え方に対し、直線近似を行ったものが、図９に示されている。また、以下に数値式の形で示している。
次に、図８に示された最適値の範囲を、数値式にて表現する。
図８は高価数の物質がＴｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉのケースを示している。これらを第１グループ（グループＡ）とする。図８では、グループＡとして、上限に添え字Ａを付加して示している。高価数物質量[MH]の範囲は、まず、広い条件として、図８の上限１Ａから下限１の間になる。各数値の意味は、前述しているため、説明は省略する。ここでは、数値式によって、範囲を明示する。
図８の横軸が、
０≦｛価数差×[A]｝/[MH]≦１
の範囲内であり、且つ縦軸が
１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
２.０×１０１４ｃｍ−２＋０.８×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]
の範囲内にある。この範囲の添加物が有効である。
ここで、１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限１を表現した、数値式であり、この下限１より高い値であることを意味する。また、２.０×１０１４ｃｍ−２＋０.８×１０１４ｃｍ−２×｛価数差×[A]｝/[MH] は、横軸が０から１までの間の上限１Ａを表現した数値式であり、この上限１Ａより低い値であることを意味する。
また、図８の横軸が
１≦｛価数差×[A]｝/[MH]≦６
の範囲内であり、且つ縦軸が
１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
２.８×１０１４ｃｍ−２
の範囲内にある。この範囲の添加物が有効である。
ここで、各数値式は、上記のように、下限１の数値式
（１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、
或いは上限１Aの数値式（ここでは、定数であり、２.８×１０１４ｃｍ−２である）になっている。上記範囲は、図８に示された添加物として有効な最大に広い範囲を示している。
さらに、上限２Ａから下限２になると、より安定したメモリ動作が可能である。図中の各数値の意味は、前述しているため、説明は省略する。ここでは、数値式によって、添加量の範囲を明示する。
また、図８の横軸が
０≦｛価数差×[A]｝/[MH]≦３
の範囲内であり、且つその縦軸が
５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
０.７×１０１４ｃｍ−２＋０.７×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]
の範囲内にある。
この範囲の添加物が有効である。ここで、
５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
は、下限２を表現した数値式であり、この下限２より高い値であることを意味する。また
０.７×１０１４ｃｍ−２＋０.７×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]
は、横軸が０から３までの間の上限２Ａを表現した数値式であり、この上限２Ａより低い値であることを意味する。
また、図８の横軸が、
３≦｛価数差×[A]｝/[MH]≦６
の範囲内であり、且つその縦軸が、
５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
２.８×１０１４ｃｍ−２
の範囲内にある。この範囲の添加物が有効である。
ここで、各数値式は、上記のように、下限２の数値式
（５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、
或いは上限２Ａの数値式（ここでは、定数であり、２.８×１０１４ｃｍ−２とする）になっている。上記添加量の範囲は、図８に示された添加できる有効で最も厳しい範囲を示している。
次に、図９に示された最適値の範囲を、数値式にて表現する。
図９は、高価数の物質がＷ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅのケースを示している。これらを第２グループ（グループＢ）とする。図９では、グループＢとして、上限に添え字Ｂを付加して示している。まず、広い条件の範囲は、図９に示す上限１Ｂから下限１の間となる。図中の各数値の意味は、前述しているため、説明は省略する。ここでは、数値式によって、添加量の範囲を明示する。
図９の横軸が
０≦｛価数差×[A]｝/[MH]≦１
の範囲内であり、且つその縦軸が
１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
１.０×１０１４ｃｍ−２＋１.０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]
の範囲内にある。この範囲の添加物が有効である。ここで、１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は下限１を表現した、数値式であり、この下限１より高い値であることを意味する。また、１.０×１０１４ｃｍ−２＋１.０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]は、横軸が０から１までの間の上限１Ｂを表現した数値式であり、この上限１Ｂより低い値であることを意味する。
図９の横軸が
１≦｛価数差×[A]｝/[MH]≦６
の範囲内であり、且つその縦軸が
１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
２.０×１０１４ｃｍ−２
の範囲内にある。この範囲の添加物が有効である。ここで、各数値式は、上記のように、下限１の数値式
（１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、
或いは上限１Ｂの数値式
（ここでは、定数であり、２.０×１０１４ｃｍ−２である）
になっている。上記添加量の範囲は、図９に示された添加できる有効で最大に広い範囲である。
さらに、上限２Ｂから下限２になると、より安定したメモリ動作が可能である。図中の各数値の意味は、前述しているため、説明は省略する。ここでは、数値式によって、添加量の範囲を明示する。
図９の横軸が
０≦｛価数差×[A]｝/[MH]≦２
の範囲内であり、且つその縦軸が
５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
０.７×１０１４ｃｍ−２＋６.５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH]
の範囲内にある。この範囲の添加物が有効である。
ここで、５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限２を表現した数値式であり、この下限２より高い値であることを意味する。また、０.７×１０１４ｃｍ−２＋６.５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH]は、横軸が０から２までの間の上限２Ｂを表現した数値式であり、この上限２Ｂより低い値であることを意味する。
また図９の横軸が
２≦｛価数差×[A]｝/[MH]≦６
の範囲内であり、且つその縦軸が
５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
≦[MH]≦
２.０×１０１４ｃｍ−２の範囲内にある。ここで、各数値式は、上記のように、下限２の数値式（５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、或いは上限２Ｂの数値式（ここでは、定数であり、２.０×１０１４ｃｍ−２である）になっている。この添加量の範囲は、図９に示された添加できる有効で最も厳しい範囲である。
次に、高価数の添加物質と全電子数との関係について説明する。
前述した高価数の添加物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅ）を添加した時に、ブロック層のギャップ内に出現するレベル内に添加される全電子数を[e]とする。窒素、或いは低価数物質の全添加量を[B]とし、価数差Kを、K＝１（窒素の場合）、K＝２（炭素の場合）、K=３（ホウ素の場合）、K＝１（２価物質の場合）とする。ここで、窒素（或いは、炭素、ホウ素、低価数物質）が受け入れることのできる電子数は、K×[B]あり、下記するように、０≦｛K×[B]｝/[e]≦１.０であることが好ましい。
母体金属が３価の物質に対して、高価数物質と同時に窒素（或いは、炭素、ホウ素、低価数物質）を添加した場合には、この比が１を超えると、超えた分だけ酸素欠陥を作る必要が出て来るので、金属的になってしまう危険性、かつ、母体酸化物を壊し長期信頼性が低下する危険性がある。これにより、窒素、炭素、ホウ素、或いは、低価数物質の添加量には上限が出現する。つまり、これらの物質が、高価数物質添加量に比べ、あまりにも多い場合には、酸素欠陥が発生するため、好ましくない。よって好適な範囲は、前述した０≦｛K×[B]｝/[e]≦１.０である。
前述した事項について、高価数物質の添加量と導入電子数に分解して、更に詳細に説明する。高価数の添加物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅ）の添加される量を[A]とする。窒素、炭素、ホウ素、或いは低価数物質の全添加量を[B]とする。ここで、価数差K、Lを以下のように定義する。
K＝１（窒素の場合）、K=2（炭素の場合）、K=3（ホウ素の場合）、K＝１（２価の低価数物質の場合）、価数差Kは、添加物一つあたりの、価電子帯の頂上にできる電子の穴の数（つまり、受け取ることのできる電子数）にあたる。K×[B]は、窒素（或いは炭素、ホウ素、低価数物質）が受け入れられる電子の数である。
また、Ｌ＝高価数物質最外核電子数−３、例えば、Ｃｒであれば、Ｌ＝６−３＝３となり、Ｒｕであれば、Ｌ＝８−３＝５となる。価数差Ｌは、高価数物質がレベル中に持っている、高価数物質一つあたりの電子の数である。母体酸化物の金属が３価の物質であるため、３価との差分だけ、電子が余り、レベル中に溜まっていることになる。そして、Ｌ×[A]は、高価数物質が作り出したレベル内部にある、放出可能な電子の数である。
上記K×[B]とＬ×[A]の比が０から１の間にあることが望ましい。この比が１を超えると、超えた分だけ酸素欠陥を作る必要があるため、金属的になる危険性があり、且つ母体酸化物を壊し長期信頼性が低下する危険性がある。これにより、窒素、炭素、ホウ素、或いは、低価数物質の添加量（導入量）には上限が出現する。つまり、これらの物質が、高価数物質の添加量に比べて、あまりにも多い場合には、酸素欠陥が発生する。従って、０≦｛K×[B]｝/｛Ｌ×[A]｝≦１.０が好ましい。
以下の実施形態でも示すように、［Ｎ］≒［Ｒｕ］の場合、｛K×[B]｝/｛Ｌ×[A]｝=[N]/｛５×[Ｒｕ]｝≒０.２であり、電荷保持特性の向上が顕著である。この時、Ｒｕによって発生するレベル中の電子数は、５つである。但し、窒素をほぼ等量、添加しているため、一つ分の電子が価電子帯に落ち込み、レベル中には４つの電子が溜まっている状態になる。この状態で電荷として中性である、ここに電子や正孔を注入することが可能となる。ここで、本実施形態で用いる高価数物質のＬの価をまとめると以下のようになる。
Ｌ＝３（Ｃｒ、Ｍｏ、Ｗの場合）、Ｌ＝４（Ｍｎ、Ｔｃ、Ｒｅの場合）、Ｌ＝５（Ｆｅ、Ｒｕ、Ｏｓの場合）、Ｌ＝６（Ｃｏ、Ｒｈ、Ｉｒの場合）、Ｌ＝７（Ｎｉ、Ｐｄ、Ｐｔの場合）。
次に、本発明による実施形態の特徴について説明する。
従来技術とした特許文献１に提案されている技術は、アニール処理によってブロック層内に負電荷を導入しても、後の製造工程に含まれる熱プロセスを実施したときに、溜められた負電荷は散逸し、最終構造での電子障壁を十分に上昇させることは難しい。また、電荷量や電荷位置の分布制御性ができないので、電子障壁の大きさに分布が出る。一つのメモリセルでは障壁特性が良いが、他のメモリセルでは障壁特性が良くないということが起こり、製品の信頼性が不十分である。
これに対して、本実施形態によれば、まず第１に「母体材料に添加物を添加することで、十分な量の電子トラップサイトを人工的に作り出し」、第２に「作り出したトラップサイトに電子を溜め込む作用ができる」構成をとっている。この構成のために添加すべき添加物の種類・組み合わせ・添加量を規定している。この構成を用いれば、十分な電荷量が確保でき、一旦電子を溜め込むとその電子を逃さない非常に特性の良いブロック層を作成することができる。この構成では、後の様々な成膜過程を通過しても、系全体が安定に存在するため、「電子をトラップして、電子障壁が大きな状態を安定的に保つこと」が可能である。また、添加物を制御するので、「量と位置」を良好な制御性を確保しながら添加できる。
次に、本発明に従う第１の実施形態について具体的に説明する。
図１は、第１の実施形態に係る不揮発性半導体メモリのセルの主要部を示す断面図である。図３は、シリコン（Ｓｉ）基板上に第１の絶縁層（トンネル層）／電荷蓄積層／第２の絶縁層（ブロック層）／制御電極（書込・読出・消去制御電極）からなる積層膜のバンド構造を模式的に示した図である。ここで、ブロック層は負に帯電しており、帯電前に比べて電子障壁が高くなっている。
第１の実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）は、Ｐタイプの半導体基板１上に、Ｎタイプのソース領域（Ｓ）３及びドレイン領域（Ｄ）２が、データが伝搬される電流通路であるチャネル領域１０となる距離を開けて形成される。このチャンネル領域１０の上には、メモリ動作（書き込み、読み出し及び消去）を制御するゲート（ゲート積層物）９が設けられている。ゲート積層物９は、シリコン（Ｓｉ）基板１上にトンネル層（第１の絶縁層）４／電荷蓄積層５／ブロック層（第２の絶縁層）６／制御電極（書込・読出・消去制御電極）７の順に積層されて形成される。ソース領域３とドレイン領域２の距離（チャネル長）は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域１０となる。以下、各層の詳細について説明する。
まず、本実施形態のトンネル層４について詳細に説明する。
このトンネル層４の両端は、それぞれソース領域３とドレイン領域２に掛かるようにチャンネル領域１０上に形成される。このトンネル層４は、誘電率の低いシリコン酸化膜により形成され、その膜厚は０.５ｎｍ〜５ｎｍである。本実施形態では、例えば、２.４ｎｍの膜厚を採用している。このトンネル層４は、低誘電率で且つ、バリアを維持することができればよく、ＳｉＯ２膜単層の場合だけではなく、他にもシリコン酸窒化膜、シリコン窒化膜のいずれか、或いは、それらの積層膜から構成される。例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２等の多重の膜であっても構わない。
これまでの浮遊ゲート（ＦＧ）型メモリは、トンネル層の厚さを例えば７ｎｍ程度以下に薄くして形成すると正常に動作しない可能性があった。本実施形態のトンネル層４は、離散的な電荷蓄積層５を採用することで、５ｎｍ以下の膜厚も可能になり、トンネル層の薄膜化が実現される。
次に、本実施形態の電荷蓄積層５について説明する。
この電荷蓄積層５は、高誘電体材料を採用することによって、より低電圧での動作が可能となる。この低電圧化による効果は、ブロック層６への印加電圧を低下することにもなるため、記憶されているデータ消去時に電極側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。更に、トンネル膜に加わる電圧の配分が多くなるので、トンネル層４をより薄くできる。
本実施形態では、ブロック層６の中に高価数物質を添加したが、同様な方法で電荷蓄積層５を形成することも可能である。つまり、ブロック層６と同様の物質を電荷蓄積層５に添加すれば、高密度の電子トラップが実現する。ブロック層６よりも誘電率の高い物質を採用して、その物質中にブロック層６と同じ物質を添加すれば良い。
ブロック層６に適するか、電荷蓄積層５に適するかの差は、主に誘電率と、電子障壁の大きさによる。本実施形態の製造方法により、電子が一旦トラップされると、外部に出にくい構造が実現できる場合は、ブロック層６に適している。これは、電子障壁が大きめの物質で実現可能である。逆に電子障壁が小さめの物質では、電荷蓄積層５として有効である。
本実施形態では、ブロック層６に高誘電体材料を用いることで、印加電圧の殆どをトンネル層４に印加することができるため、結果的にメモリ動作に必要な電圧を十分に小さくすることができ、低電圧駆動が実現する。さらに、電荷蓄積層５への高誘電体材料の採用によって、より低電圧での動作が可能となる。この低電圧化による効果は、ブロック層６への印加電圧を低下することにもなるので、記憶されているデータ消去時に電極７側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。
さらに、図３に示すように、ブロック層６内に電子トラップレベルを形成し、そこに電子を注入することで電子障壁を上昇させているため、記憶されているデータ消去時に電極側からの電子注入を防止することができる。
制御電極７及びドレイン領域２にそれぞれ所定の電圧が印加されることで、トンネル層４を通過した電子が、電荷蓄積層５にトラップされる。本実施形態では、電荷蓄積層５としてＳｉＮ膜（膜厚５ｎｍ）を用いている。例えば、電荷蓄積層５の成膜方法は、ＣＶＤ法によりシリコンを成膜し、窒素／Ａｒ混合ガスの雰囲気内で熱処理することで得られる。本実施形態では、窒素量を制御することでトラップ密度の制御を行っている。成膜後、窒素／酸素混合雰囲気中でアニール処理を施している。
本実施形態のブロック層６は、誘電率２０を有するＬａＡｌＯ３（膜厚７ｎｍ）を用いて形成されている。その成膜方法は、ＬａＡｌＯ３ターゲットと同時に、ＲｕＯ２ターゲットを酸素／窒素／Ａｒ混合ガスの雰囲気内で同時スパッタリングすることで、Ｒｕを添加している。ここで、窒素量を制御することで窒素を膜中に添加している。成膜後、窒素／酸素混合雰囲気中でアニール処理を施している。
本実施形態において、成膜時に添加したＲｕ量は、面密度にすれば、３.５×１０１３ｃｍ−２程度であり、これにより大きな負電荷を帯電させることができる。また、添加された窒素量は、およそ４×１０１３ｃｍ−２であった。この時、ＲｕはＬａＡｌＯ３ギャップ中にレベルを形成し、レベル中には電子がおよそ６７％に詰まっている。Ｒｕ量とほぼ等量の窒素の添加により、レベル内の２つ分の電子の状態が空席になっている（図６（ｂ）のｄ３参照）。メモリ電極に負の高い電圧を掛けることで、この電子の空席に電子を導入する。このようにして、負に帯電したブロック層が作成される。
このようにして作ったメモリは、添加物を入れないＬａＡｌＯ３膜をブロック層として用いた場合と比較して、消去速度の面では、特性が著しく向上する。これは、消去電圧を高くしても電極側からの電子書き込みが無くなったため、高速消去が可能になると考えられる。
以上説明したように第１実施形態の不揮発性半導体メモリによれば、蓄積電荷に対するブロック特性が向上することから、電荷保持特性が向上する。また、メモリ電極側に対する電子障壁が大きくなることから、メモリ電極からの電子注入が避けられる。その結果、消去速度が著しく向上する。
次に、第１の実施形態の第１の変形例について説明する。
前述した従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難である。これに対して、高誘電体に添加物を添加した電荷蓄積層を用いると、レベル中の電子を引き抜くことも可能である。この時、電子の過剰引き抜きによる大きな閾値変動幅を確保でき、且つ高速消去が可能である。
第１の変形例では、電荷蓄積層５として誘電率１００の高誘電率を有するＴｉＯ２膜（膜厚６ｎｍ）を用いて、その中にブロック層と全く同じようにＲｕと窒素を添加した。成膜方法としては、シリコン基板１を加熱し、ＴｉＯ２ターゲットとＲｕＯ２ターゲットを、酸素／窒素／Ａｒ混合ガスの雰囲気内で同時スパッタリングすることで、Ｒｕを電荷蓄積層５の成膜時に添加している。尚、窒素量を制御することで窒素を膜中に添加している。成膜後、窒素／酸素混合雰囲気中でアニール処理を施している。
このように、電荷蓄積層５の誘電率をブロック層６の誘電率より高くすると、同一添加物質に対するエネルギーレベルの相対位置が決定され、電荷蓄積層５内のレベルが、より低い位置に出現する。その結果、電荷蓄積層５に蓄積された電子はブロック層側に流れることはない。さらに、電荷蓄積層５は、電荷蓄積のエネルギーレベルが非常に深い位置に存在している。そのため、電荷保持状態での電荷漏れはシリコン窒化膜に比較して、大きく抑制されている。
次に、第１の実施形態の第２の変形例について説明する。
図４は、第２の変形例に係るメモリセルの主要部を示す断面図である。図５は、シリコン基板１上に積層構成されたゲート積層物９のバンド構造を模式的に示した図である。
ゲート積層物９は、シリコン基板１上にトンネル層（第１の絶縁層）４／電荷蓄積層５／ブロック層（第２の絶縁層）６／制御電極（書込・読出・消去制御電極）７により構成される。
この第２の変形例のブロック層６は、それぞれが絶縁体からなる第２のブロック層６ｂ、第１のブロック層６ａ、第３のブロック層６ｃの３層構造となっている。第２のブロック層６ｂ及び第３のブロック層６ｃには、添加物質が添加されていない（無添加である）。勿論、第１のブロック層６ａ両側に設けられるブロック層６ｂ又は６ｃは、いずれか一方のみを形成してもよいし、さらに多層であってもよい。これらの無添加の第２、３のブロック層６ｂ、６ｃは、それぞれ、第１のブロック層６ａ中に添加された物質が、電荷蓄積層５側、或いは制御電極７側に拡散することを防止する目的で設けられている。これらの第２，３ブロック層６ｂ、６ｃの存在により、データ保持、メモリ読み取り及び、メモリ消去の際に無駄に電子の出入り（ブロック層中に蓄積した電荷が、電荷蓄積層に抜けたり、電極に抜けたりする）を防止することができる。電子の出入りの違いにより、動作速度が変化したり、動作特性のバラつきが発生するため、これらを防止するためにとは非常に有用である。さらに、仕事関数の大きな制御電極７を採用することにより、電子障壁を高くすることもできる。この第２の変形例では、メモリ電極としてＴａＮを用いている。
次に、第１の実施形態の第３の変形例について説明する。
第３の変形例のブロック層６として、誘電率２０を有するＬａＡｌＯ３（膜厚７ｎｍ）を用いる。例えば、このブロック層６は、ＬａＡｌＯ３ターゲットと、ＲｕＯ２ターゲットを酸素／Ａｒ混合ガスの雰囲気内で同時スパッタリングすることで、成膜時にＲｕを添加している。ここでは、窒素を添加せず、Ｒｕのみが添加されるように成膜する。その成膜後に、酸素雰囲気中でアニール処理を施している。
本実施形態において、成膜時に添加したＲｕ量は、面密度にして例えば、３.５×１０１３ｃｍ−２であり、第１の実施形態に一致している。この場合も、大きな負電荷を帯電することができる。この時、ＲｕはＬａＡｌＯ３ギャップ中にレベルを形成し、レベル中には電子がおよそ８３％に詰まっている。レベル内の一つ分の電子の状態が空席になっている（図９（Ａ））。メモリ電極に負の高い電圧を掛けることで、この電子の空席に電子を導入する。このようにして、負に帯電したブロック層を作成した。
このようにして作ったメモリは、添加物を入れないＬａＡｌＯ３膜をブロック層として用いた場合と比較して、消去速度の面で、特性が著しく向上している。消去電圧を高くしても電極側からの電子書き込みが無くなった故に、高速での消去が可能になっていると考えられる。
前述した第１の実施形態ではＲｕと窒素を同時に添加していたが、この第３の変形例ではＲｕのみを添加している。ほぼ同等の良好の特性が得られた。但し、この第３の変形例では、Ｒｕのみを添加しているため、電子レベルが少し上昇している。その結果、窒素が添加されたものと比較して、高電圧に対する電圧耐性が一割程度低下することが分かった。しかし、従来の添加なしのＬＡＯにより形成されたブロック層に比べれば、桁違いに大きな電圧耐性であり、メモリセルとして、非常に高性能のセルを得ることができる。
以上説明したように第１の実施形態及び、第１乃至第３の変形例によれば、負に帯電したブロック層を用いることにより、メモリ保持特性の向上と、高速且つ低駆動電圧動作が可能となる。
次に、本発明に係る第２の実施形態について説明する。
図１０及び図１１に示す第２の実施形態の不揮発性半導体メモリは、Ｆｉｎ構造に適用した電荷蓄積メモリである。
この電荷蓄積メモリは、ＳＴＩ技術を応用し、例えばＣＶＤ法やＡＬＤ法を用いて形成されたＦｉｎＦＥＴ型の電荷蓄積メモリを一例として説明する。
このメモリは、図１０の側面図に示すように、ＳｉからなるＦｉｎ部１１の周囲をキャップ形状にトンネル層１２、電荷蓄積層１３、ブロック層１４及び電極１５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリとして形成される。
このメモリは、図１１の上面図に示すように、上方向から見るとＦｉｎ部１１は、チャネル部分をトンネル層１２が覆うように形成され、ソース・ドレイン部分がそれぞれ両側に延出し、外部素子とコンタクトする構造になっている。このＦｉｎ部１１のチャンネル部分の厚みを最適化することで、閾値をより大きく変化させることが可能である。尚、ＳＯＩ上のＦｉｎＦＥＴでも同様に形成することができる。ＦｉｎＦＥＴ構造を使うことで、更なる高速動作が可能となる。
次に、第２の実施形態の変形例について説明する。
この変形例は、図１２に示すように、ＳｉからなるＦｉｎ部２１の周囲をキャップ形状として、トンネル層２２、電荷蓄積層２３、ブロック層２４及び電極２５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリを構成する。
この構成において、図１３に示すように上方から見ると、Ｆｉｎ部２１には、埋め込みバリア層２６が形成され、Ｆｉｎ部２１が同等に二分割される。このバリア層２６をトンネル層２２と同じ物質（ＳｉＯ２やＳｉＯＮ）で形成すれば、トンネル層の形成プロセス工程の際に、同時に成膜することができる。図１２に示す構造においては、２−ｂｉｔ／４Ｆ２の記憶動作が可能であり、Ｆｉｎ部分に埋め込みバリア層２６を挿入しただけでビット密度を向上させることができる。
前述した実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）におけるブロック層は、従来のブロック層と同じ高誘電率を有しながら、より高い電子障壁を実現している。それは、高誘電体の中に電子をトラップさせ、負に帯電させたことが作用している。
以下に、前述した本発明に従う第１，２の実施形態とそれらの変形例に対する比較例について説明する。
比較例１は、ブロック層として、ＨｆＯ２を用いた例について考察する。この構成では、誘電率が十分に大きくなるが、電子障壁が低くなり、特に消去時に電子がメモリ電極側から注入される。従って、消去が不安定になり、メモリ特性としては、非常に脆弱である。
比較例２は、ブロック層として、ＬａＡｌＯ３を用いた例について考察する。この構成では、誘電率は十分に大きくなり、さらに電子障壁も非常に大きくなる。そのため、比較例１よりは、消去特性が安定する反面、同様に消去時に電子がメモリ電極側から注入される。特に消去時間が長くなる傾向がみられ、メモリ特性としては、好ましくない。
以上、説明した第１，２の実施形態及びそれらの変形例を用いた不揮発性メモリ（電荷蓄積型メモリ）は、以下のような作用効果を得ることができる。
（１）高い誘電率を持つブロック層を用いているため、ブロック層に加わる電圧を低電圧化することができ、印加される電圧の大きな部分をトンネル層に印加させることができる。その結果、高速且つ低駆動電圧による書き込み・読み出し・消去動作ができる。さらに、電荷蓄積層の誘電率も高くすることで、より低電圧化が可能となる。
（２）３価金属の酸化物からなる高誘電体に高価数物質を添加することにより、バンドギャップ中にレベルが発生し、そのレベルに電子を注入することで、負に帯電したブロック層を作り出すことができる。
（３）このような高価数物質の添加に加えて、さらに窒素（或いは、炭素、ホウ素、２価の低価数物質など）を併せて添加することで、トラップレベル内の電子数、トラップレベルのエネルギーを制御することができ、より多くの電荷蓄積量を確保でき、より安定に負に帯電させた状態を維持できる。
（４）誘電率が高い母体材料を用いることで、電荷捕獲断面積を大きくできるため、電荷捕獲効率が大きくなり、負に帯電させるのが容易になる。
尚、本実施形態は、シリコン基板上に形成した実施形態のメモリセル構造を形成した構成例について説明したが、これの構造に限定されるものではない。シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本実施形態のメモリセル構造を形成することも可能である。
この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、及びプロセス時に不要なガスを発生させない基板であれば、特には限定されない。
以上、説明した各実施形態による不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器（例えば、パソコン、電話機、ＰＤＡ、テレビジョン、ナビゲーションシステム、録音再生機器等）に搭載して、データやアプリケーションソフトウエア又は、プログラムを記憶させて利用することができる。
さらに、撮像機器（例えば、デジタルスチルカメラ、デジタルビデオカメラ）における画像データ・音声を蓄積させることができる。また、その他、インターネットやＬＡＮネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタＦＡＸ装置等に搭載されるメモリやハードディスクドライブ（ＨＤＤ）に換わってその機能を代行することも容易に実現する。
このように、従来の機器におけるメモリやＨＤＤと同様にデータ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムＬＳＩの内部メモリやキャッシュメモリとして、或いは電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム（回路の機能等）を必要に応じて書き換えてしまう書き換え可能なシステムＬＳＩとして用いることも想定する。
尚、前述した各実施形態においては、ＭＯＮＯＳ型フラッシュメモリを一例に挙げて説明したが、ＭＯＮＯＳ型フラッシュメモリを集積化させたメモリ回路、及びロジック回路が同一チップ上に混載されるシステムＬＳＩ等に対しても容易に適用することができ、本発明の範囲内である。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
尚、前述した実施形態において、以下の要旨も含んでいる。
（１）半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、前記チャネル領域上に形成される第１の絶縁層と、 前記第１の絶縁層の上に形成される電荷蓄積層と、前記電荷蓄積層の上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる少なくとも１つの物質が添加された３価金属酸化物膜を有する第２の絶縁層と、前記第２の絶縁層上に形成される制御電極と、を有する不揮発性半導体メモリ。
（２）半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、前記チャネル領域上に形成される第１の絶縁層と、前記第１の絶縁層の上に形成される電荷蓄積層と、前記電荷蓄積層の上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる少なくとも１つの物質と、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる物質とが添加された３価金属酸化物膜を有する第２の絶縁層と、前記第２の絶縁層上に形成される制御電極と、を有する不揮発性半導体メモリ。
（３）前記第１の物質群のいずれかは、前記３価金属酸化物膜中の３価金属と置換することを特徴とする不揮発性半導体メモリ。
（４）前記第２の物質群のうち、Ｍｇ、Ｃａ、Ｓｒ及びＢａのいずれかは、前記３価金属酸化物膜中の３価金属と置換し、窒素、炭素及びホウ素のいずれかは、前記３価金属酸化物膜中の酸素と置換することを特徴とする不揮発性半導体メモリ。
本発明に従う実施形態は、以下の不揮発性半導体メモリの製造方法を含んでいる。
（１）半導体基板上に形成されるソース／ドレインとゲート積層物とで構成される不揮発性半導体メモリの製造方法であって、前記ゲート積層物となる、前記チャネル領域上に積層形成される第１の絶縁層と、電荷蓄積層と、３価金属酸化物膜を有する第２の絶縁層と、制御電極とを積層成膜し、前記３価金属酸化物膜に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる物質が添加される不揮発性半導体メモリの製造方法。
（２） 半導体基板上に形成されるソース／ドレインとゲート積層物とで構成される不揮発性半導体メモリの製造方法であって、前記ゲート積層物となる、前記チャネル領域上に積層形成される第１の絶縁層と、電荷蓄積層と、３価金属酸化物膜を有する第２の絶縁層と、制御電極とを積層成膜し、前記３価金属酸化物膜に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群から選ばれる少なくとも一つの物質と、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる少なくとも一つの物質と、が添加される不揮発性半導体メモリの製造方法。
第１の実施形態に係るメモリセルの主要部を示す断面図である。 図２（ａ）は、高価数物質が添加されたトラップレベル内の電子数の変化に応じたトラップレベルの変化を示す図であり、図２（ｂ）は、窒素（或いは炭素、ホウ素、低価数物質）を同時に添加した場合に、トラップレベルから電子が移動する様子を示す図である。 第１の実施形態に係るブロック層を有するメモリのバンドランナップを示す模式図である。 第１の実施形態に係る第２の変形例として積層構造のブロック層を有するメモリの構成例を示す断面図である。 第１の実施形態に係る第２の変形例として、積層構造のブロック層を有するメモリのバンドランナップを示す模式図である。 図６（ａ）は酸化物高誘電体材料に高価数物質を添加した際のギャップ中に発生するレベルについて説明するための図である。図６（ｂ）は、高価数物質とともに、窒素（或いは炭素、ホウ素、低価数物質）を同時に添加した際のギャップ中に発生するレベルについて説明するための図である。 酸化物高誘電体材料に高価数物質を添加した際のギャップ中に発生するレベルについて説明するための図である。 高価数物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、或いはＮｉ）、及び窒素（或いは炭素、ホウ素、低価数物質）が添加されているブロック層において、添加物の最適範囲を示す図である。 高価数物質（Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、或いはＦｅ）、及び窒素（或いは炭素、ホウ素、低価数物質）が添加されているブロック層において、添加物の最適範囲を示す図である。 第２の実施形態に係る不揮発性半導体メモリとして、ＦｉｎＦＥＴを用いたＭＯＮＯＳメモリ構造の側方から見た断面図である。 第２の実施形態に係る不揮発性半導体メモリとして、ＦｉｎＦＥＴを用いたＭＯＮＯＳメモリ構造の上から見た面図である。 第２の実施形態の変形例の不揮発性半導体メモリにおける埋め込みバリア膜が設けられたＦｉｎ部の断面図である。 第２の実施形態の変形例として、不揮発性半導体メモリにおける埋め込みバリア膜が設けられたＦｉｎ部の上から見た断面図である。
符号の説明
１…Ｓｉ基板、２…ドレイン領域Ｄ、３…ソース領域Ｓ、４…トンネル層、５…電荷蓄積層、６…ブロック層、７…ゲート電極、９…ゲート（ゲート積層物）、１０…チャンネル領域（電流通路）。

Claims (20)

  1. 半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、
    前記チャネル領域上に形成される第１の絶縁層と、
    前記第１の絶縁層上に形成される電荷蓄積層と、
    Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる少なくとも１つの物質が添加された第１の３価金属酸化物膜を有し、前記電荷蓄積層上に形成される第２の絶縁層と、
    前記第２の絶縁層上に形成される制御電極と、
    を有することを特徴とする不揮発性半導体メモリ。
  2. 前記第１の３価金属酸化物膜には、さらに、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる少なくとも１つの物質が添加されることを特徴とする請求項１記載の不揮発性半導体メモリ。
  3. 前記第１の物質群のいずれかは、前記第１の３価金属酸化物膜中の３価金属と置換することを特徴とする請求項１又は２記載の不揮発性半導体メモリ。
  4. 前記第２の物質群のうち、Ｍｇ、Ｃａ、Ｓｒ及びＢａのいずれかは、前記第１の３価金属酸化物膜中の３価金属と置換し、窒素、炭素及びホウ素のいずれかは、前記第１の３価金属酸化物膜中の酸素と置換することを特徴とする請求項２記載の不揮発性半導体メモリ。
  5. 前記第２の絶縁層は、前記電荷蓄積層と前記第１の３価金属酸化物膜の間に形成される第２の３価金属酸化物膜と、前記第１の３価金属酸化物膜と前記制御電極との間に形成される第３の３価金属酸化物膜と、のうちの少なくとも１つを具備し、
    前記第１の物質群の前記第２，第３の３価金属酸化物膜中の面密度を[MH]と表し、前記第２の物質群の前記第２，第３の３価金属酸化物膜中の面密度を[A]と表し、前記第２の物質群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記[MH]、前記[A]及び前記Kは、０≦｛K×[A]｝/[MH]≦６で且つ、１.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛K×[A]｝/[MH] ≧[MH]の範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  6. 前記第２の絶縁層に添加される前記第１，２の物質群の密度分布は、膜中心面付近にて密になり、前記電荷蓄積層に接する面及び前記制御電極に接する面に向かって、徐々に粗に傾斜することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  7. 前記第１の物質群のうち、前記Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉは、前記第１の３価金属酸化物膜中の面密度が２×１０１１ｃｍ−２から２.８×１０１４ｃｍ−２の範囲内であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  8. 前記第１の物質群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅは、前記第１の３価金属酸化物膜中の面密度が２×１０１１ｃｍ−２から２×１０１４ｃｍ−２の範囲内であることを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体メモリ。
  9. 前記第１の物質群は、前記第１の３価金属酸化物膜中の面密度が５×１０１２ｃｍ−２から０.７×１０１４ｃｍ−２の範囲内であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  10. 前記第１の物質群のうち、前記Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，又はＮｉの前記第１の３価金属酸化物膜中の面密度を[MH]と表し、
    前記第２の物質群の前記第１の３価金属酸化物膜中の面密度を[A]と表し、
    前記第２の物質群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記[MH]、前記[A]及び前記Kは、第１の範囲となる
    ０≦｛K×[A]｝/[MH]≦１
    で且つ、
    １.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛K×[A]｝/[MH]
    ≦[MH]≦
    ２.０×１０１４ｃｍ−２＋０.８×１０１４ｃｍ−２×｛K×[A]｝/[MH] 、
    或いは、第２の範囲となる、
    １≦｛K×[A]｝/[MH]≦６
    で且つ、
    １.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛K×[A]｝/[MH]
    ≦[MH]≦
    ２.８×１０１４ｃｍ−２
    のいずれかの範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  11. 前記第１の物質群のうち、前記Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ又はＮｉの前記第１の３価金属酸化物膜中の面密度を[MH]と表し、
    前記第２の物質群の前記第１の３価金属酸化物膜中の面密度を[A]と表し、
    前記第２の物質群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記[MH]、前記[A]及び前記Kは、
    第３の範囲となる、
    ０≦｛K×[A]｝/[MH]≦３
    で且つ、
    ５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛K×[A]｝/[MH]
    ≦[MH]≦
    ０.７×１０１４ｃｍ−２＋０.７×１０１４ｃｍ−２×｛K×[A]｝/[MH] 、
    或いは、第４の範囲となる、
    ３≦｛K×[A]｝/[MH]≦６
    で且つ、
    ５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛K×[A]｝/[MH]
    ≦[MH]≦
    ２.８×１０１４ｃｍ−２
    のいずれかの範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  12. 前記第１の物質群のうち、前記Ｒｕ、Ｏｓ、Ｒｈ及びＩｒの少なくとも１つが、前記第１の３価金属酸化物膜中の３価金属と置換することを特徴とする請求項１、請求項２、請求項７、請求項９、請求項１０及び請求項１１のいずれか一項に記載の不揮発性半導体メモリ。
  13. 前記第１の物質群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅの前記第１の３価金属酸化物膜中の面密度を[MH]と表し、
    前記第２の物質群の前記第１の３価金属酸化物膜中の面密度を[A]と表し、
    前記第２の物質群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記[MH]、前記[A]及び前記Kは、第５の範囲となる、
    ０≦｛価数差×[A]｝/[MH]≦１
    で且つ、
    １.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝／[MH]
    ≦[MH]≦
    １.０×１０１４ｃｍ−２＋１.０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]、
    或いは、第６の範囲となる、
    １≦｛価数差×[A]｝/[MH]≦６
    で且つ、
    １.０×１０１２ｃｍ−２-１.３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
    ≦[MH]≦
    ２.０×１０１４ｃｍ−２
    のいずれかの範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  14. 前記第１の物質群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅの前記第１の３価金属酸化物膜中の面密度を[MH]と表し、
    前記第２の物質群の前記第１の３価金属酸化物膜中の面密度を[A]と表し、
    前記第２の物質群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記[MH]、前記[A]及び前記Kは、第７の範囲となる、
    ０≦｛価数差×[A]｝/[MH]≦２
    で且つ、
    ５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
    ≦[MH]≦
    ０.７×１０１４ｃｍ−２＋６.５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH] 、
    或いは、第８の範囲となる、
    ２≦｛価数差×[A]｝/[MH]≦６
    で且つ、
    ５.０×１０１２ｃｍ−２-６.７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]
    ≦[MH]≦
    ２.０×１０１４ｃｍ−２
    のいずれかの範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  15. 前記第１の物質群の少なくとも１つが、前記第１の３価金属酸化物膜中の３価金属と置換して、前記第１の物質群の全量を[A]と表し、前記第２の物質群の全量を[B]と表し、
    前記第２の物質群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝１であり、
    前記第１の物質群の価数差をLと表すとき、Ｃｒ、Ｍｏ、Ｗの場合L＝３であり、Ｍｎ、Ｔｃ、Ｒｅの場合L＝４であり、Ｆｅ、Ｒｕ、Ｏｓの場合L＝５であり、Ｃｏ、Ｒｈ、Ｉｒの場合L＝６であり、Ｎｉ、Ｐｄ、Ｐｔの場合L＝７であり、
    前記[A]、前記[B]、前記K及び前記Lは、
    ０≦｛K×[B]｝/｛L×[A]｝≦１.０
    の範囲に属することを特徴とする請求項２乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  16. 前記第１、２、３の３価金属酸化物膜は、
    Ａｌ２Ｏ３、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｉｎ２Ｏ３、Ｍ２Ｏ３、ＬａＡｌＯ３、ＬａＳｃＯ３、ＬａＧａＯ３、ＬａＩｎＯ３、ＬａＹＯ３、ＹＡｌＯ３、ＹＳｃＯ３、ＹＧａＯ３、ＹＩｎＯ３、ＭＡｌＯ３、ＭＳｃＯ３、ＭＧａＯ３、ＭＩｎＯ３、ＭＹＯ３、Ａｌ２Ｚｒ２Ｏ７、Ａｌ２Ｈｆ２Ｏ７、Ｓｃ２Ｚｒ２Ｏ７、Ｓｃ２Ｈｆ２Ｏ７、Ｙ２Ｚｒ２Ｏ７、Ｙ２Ｈｆ２Ｏ７、Ｌａ２Ｚｒ２Ｏ７、Ｌａ２Ｈｆ２Ｏ７、Ｉｎ２Ｚｒ２Ｏ７、Ｉｎ２Ｈｆ２Ｏ７、Ｇａ２Ｚｒ２Ｏ７、Ｇａ２Ｈｆ２Ｏ７、Ｍ２Ｚｒ２Ｏ７、Ｍ２Ｈｆ２Ｏ７、のうち、少なくとも１つから形成された単層膜、或いは前記単層膜で形成された積層膜であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  17. 前記電荷蓄積層の誘電率が前記第１の３価金属酸化物膜の誘電率よりも大きく、前記第１の３価金属酸化物膜に添加された第１の物質と同一の物質が前記電荷蓄積層に添加されたことを特徴とする、請求項１乃至請求項４のいずれか一項に記載の不揮発性半導体メモリ。
  18. 半導体基板上に形成されるチャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられる不揮発性半導体メモリの製造方法であって、
    前記チャネル領域上に第１の絶縁層を形成し、
    前記第１の絶縁層上に電荷蓄積層を形成し、
    前記電荷蓄積層上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１の物質群の中から選ばれる少なくとも１つの物質が添加される第１の３価金属酸化物膜を有する第２の絶縁層を形成し、
    前記第２の絶縁層上に制御電極を形成することを特徴とする不揮発性半導体メモリの製造方法。
  19. 前記第１の３価金属酸化物膜に、さらに、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ及びＢａからなる第２の物質群の中から選ばれる少なくとも１つの物質が添加されることを特徴とする請求項１８記載の不揮発性半導体メモリの製造方法。
  20. 前記第１もしくは第２の物質群の添加によって発生した前記第１の３価金属酸化物膜内の電子トラップレベルに、電子が注入されることを特徴とする請求項１８又は請求項１９記載の不揮発性半導体メモリ。
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