JP2009188286A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、制御電極からのリーク電流を抑制しつつ、制御電極と電荷蓄積層との間の所定のカップリング比を確保することができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成されたトレンチ内に設けられた素子分離絶縁領域と、前記半導体基板と前記素子分離絶縁領域に対向して設けられた制御電極と、前記半導体基板と前記制御電極との間に設けられた電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層と前記制御電極との間に設けられた第１のブロック層と、前記第１のブロック層に隣接し、前記素子分離絶縁領域と前記制御電極との間に設けられた第２のブロック層とを備え、前記第２のブロック層の比誘電率は、前記素子分離絶縁領域の比誘電率よりも大きいことを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

情報を電気的に一括消去・再書き込み可能であり、かつ電源が切られても書き込まれた情報が保持される不揮発性半導体記憶装置（以下、半導体装置という）は、近年、特に携帯機器を中心に広く利用されている。
このような半導体装置には、ポリシリコンを用いた浮遊電極に電子を蓄積して記憶を保持させるようにしたものがある。このようなものの場合、浮遊電極同士のセル間干渉を抑制するために、浮遊電極の高さ寸法を小さくすることが求められているが、凹凸の大きいポリシリコン膜を薄膜化することは困難である。

そのため、薄膜化が容易で電子トラップ密度の高いＳｉＮ絶縁膜を電荷蓄積層としたＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型の半導体装置が検討されてきた。しかしながら、ＭＯＮＯＳ型の半導体装置においては、ＳｉＮ絶縁膜（電荷蓄積層）のバンドギャップ中の深い準位に電子をトラップさせてデータを記録するため、消去時に電子を放出させにくい。また、消去時に、制御電極からの意図しないリーク電流が発生し、電荷蓄積層に電子が注入されて消去スピードが遅くなるという問題があった。

そのため、制御電極からの意図しないリーク電流を抑制するために、比較的バンドギャップの大きな材料からなるブロック層（ＳｉＯ_２膜やＡｌ_２Ｏ_３膜）を制御電極と電荷蓄積層との間に設ける技術が提案されている（例えば、特許文献１を参照）。

しかしながら、バンドギャップの大きな材料は一般的には比誘電率が小さいため、制御電極と電荷蓄積層との間のカップリング比が小さくなり、消去時にトンネル膜に電界を充分に伝えることができないおそれがある。
特開２００２−３１３９６７号公報

本発明は、制御電極からのリーク電流を抑制しつつ、制御電極と電荷蓄積層との間の所定のカップリング比を確保することができる半導体装置および半導体装置の製造方法を提供する。

本発明の一態様によれば、半導体基板と、前記半導体基板に形成されたトレンチ内に設けられた素子分離絶縁領域と、前記半導体基板と前記素子分離絶縁領域に対向して設けられた制御電極と、前記半導体基板と前記制御電極との間に設けられた電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層と前記制御電極との間に設けられた第１のブロック層と、前記第１のブロック層に隣接し、前記素子分離絶縁領域と前記制御電極との間に設けられた第２のブロック層とを備え、前記第２のブロック層の比誘電率は、前記素子分離絶縁領域の比誘電率よりも大きいことを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、半導体基板上に、トンネル絶縁膜、電荷蓄積層、および第１のブロック層を順次形成する工程と、これらの、半導体基板より、トンネル絶縁膜、電荷蓄積層、および第１のブロック層に亘ってトレンチを形成する工程と、前記トレンチ内を埋め込むようにして、素子分離絶縁膜を堆積させる工程と、前記トレンチ内の前記素子分離絶縁膜を、前記電荷蓄積層と前記第１のブロック層との間の界面位置まで除去する工程と、前記トレンチ内を埋め込むようにして、前記素子分離絶縁層膜よりも比誘電率が大きい第２のブロック層を堆積させる工程と、前記第１のブロック層と、前記第１のブロック層から突出する前記第２のブロック層とを覆うように制御電極を形成する工程とを有する特徴とする半導体の製造方法が提供される。

本発明によれば、制御電極からのリーク電流を抑制しつつ、制御電極と電荷蓄積層との間の所定のカップリング比を確保することができる半導体装置および半導体装置の製造方法が提供される。

図１は、本発明の実施の形態に係る半導体装置（ここでは、一例として不揮発性半導体記憶装置を示す。）の要部断面構造を例示するための模式断面図である。尚、図１（ａ）は、ビットラインに沿った方向に見たときの模式断面図、図１（ｂ）は、ワードラインに沿った方向に見たときの模式断面図である。
本実施の形態に係る半導体装置（ここでは、一例として不揮発性半導体記憶装置を示す。）１には、シリコン基板ＷにトレンチＴを形成することで、互いに離間して第１の方向ｘ（ビットラインに沿った方向）に並んだ複数の半導体領域２が形成されている。基板１において、各々の半導体領域２の部分には、第１の方向ｘに対して略直交する第２の方向ｙ（ワードラインに沿った方向）に延在している。半導体領域２の表層部には、第２の方向ｙに離間して、ソース領域とドレイン領域（以下、ソース・ドレイン領域８という）が形成されている。

半導体領域２の上には、トンネル絶縁膜（ゲート絶縁膜）４が設けられ、このトンネル絶縁膜４の上には電荷蓄積層５が設けられている。トンネル絶縁膜４は、例えば、ＳｉＯ_２からなるものとすることができる。電荷蓄積層５は、例えば、ＳｉＮ、Ａｌ_２Ｏ_３、ＨｆＡｌＯｘのいずれか１つ、あるいはこれらの複数を積層した複合膜からなるものとすることができる。

トレンチＴの内部には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁領域９が設けられ、素子分離絶縁領域９の上面位置は、電荷蓄積層５の上面位置よりも上になるようにされている。尚、素子分離絶縁領域９の上面位置と電荷蓄積層５の上面位置とが略同一となるようにすることもできる。

素子分離絶縁領域９の上面位置と電荷蓄積層５の上面位置とをこのようにすれば、後述する素子分離絶縁領域９の上に設けられる比誘電率の大きい第２のブロック層７と、電荷蓄積層５とが、その側面において隣り合うことがない。そのため、第１の方向ｘに並んだ隣接する電荷蓄積層５同士の電気的なカップリングを抑制することができる。その結果、隣接セルの書き込み／消去状態によるセル間干渉（閾値電圧変動）を抑制することができ、トンネル絶縁膜４にかかる電界を効率的に上げることができる。

このような構成により、第１の方向ｘにおいて隣り合う少なくとも半導体領域２間、トンネル絶縁膜４間、電荷蓄積層５間には、素子分離絶縁領域９が介在することになる。素子分離絶縁領域９は、例えば、ＳｉＯ_２からなるものとすることができる。

電荷蓄積層５の上には、第１のブロック層６が設けられている。ここで、消去時に第１のブロック層６をトンネルするリーク電流があると消去閾値が一定値以下に低下しない現象が発生する。このリーク電流を抑制して、消去をしやすくするためには、第１のブロック層６の厚みを厚くすればよい。しかし、第１のブロック層６の厚みを厚くすればゲート支配力が低下するおそれがある。そのため、第１のブロック層６の厚みを厚くしてもゲート支配力が低下しないように、第１のブロック層６を比誘電率の高い材料からなるものとすることが好ましい。そのため、第１のブロック層６は、少なくともＳｉＯ_２の比誘電率よりも大きな比誘電率を有する材料とすることが好ましい。そのようなものとしては、例えば、Ａｌ_２Ｏ_３などを例示することができる。ただし、これに限定されるわけではなく、適宜変更することができる。

素子分離絶縁領域９の上には第２のブロック層７が設けられている。第２のブロック層７は、第１のブロック層６に隣接して設けられている。また、第２のブロック層７の上面位置は、第１のブロック層６の上面位置よりも上になるようにされている。すなわち、第２のブロック層７は、第１のブロック層６よりも制御電極１０の方向に突出するように設けられている。尚、第２のブロック層７の上面位置と第１のブロック層６の上面位置とが略同一となるようにすることもできる。

第２のブロック層７の比誘電率は、素子分離絶縁領域９の比誘電率よりも大きくなるようにされている。例えば、一般的には、素子分離絶縁領域９はＳｉＯ_２からなるものとされることが多いので、比誘電率が４以上の材料からなるものとすることができる。そのような材料としては、例えば、Ａｌ_２Ｏ_３、ＨｆｘＡｌｙＯ、ＨｆＳｉＯｘ、ＨｆＯ_２、ＬａＡｌＯ_３、ＺｎＯｘ、Ｔａ_２Ｏ_５、ＳｒＯ、Ｓｉ_３Ｎ_４、ＭｇＯ、Ｙ_２Ｏ_３、ＺｒＯ_２、Ｂｉ_２Ｏ_３を例示することができる。また、これらの複数を積層した複合膜とすることもできる。さらには、これら材料の少なくとも１つと、ＳｉＯ_２との複合膜から、第２のブロック層７を構成してもよい。ただし、これらの材料に限定されるわけではなく、適宜変更することができる。

また、ここでは、さらに、第２のブロック層７の比誘電率が、第１のブロック層６の比誘電率よりも大きくなるようにすることもできる。そのようにすれば、後述する電荷蓄積層５と制御電極１０との間の容量Ｃｚ２（図３を参照）を増加させることができる。そのため、制御電極１０と電荷蓄積層５との間のカップリング比ＣＲを増加させることができ、消去時にトンネル絶縁膜４に電界を充分に伝えることができる。

第１のブロック層６、第２のブロック層７の上には、制御電極１０が設けられている。制御電極１０は、第２の方向ｙに複数本が並列して設けられ、各々の制御電極１０は第１の方向ｘに延在している。制御電極１０は、ポリシリコンなどからなるものとすることもできるが、ポリシリコンの仕事関数よりも大きな仕事関数を有する金属からなるものとすることが好ましい。そのようなものとしては、例えば、ＴａＮ、ＴａＣ、ＮｉＳｉ（Ｎｉフルシリサイド）などを例示することができる。制御電極１０を仕事関数の大きな金属からなるものとすれば、制御電極１０から電子が引き出されにくくなるので、意図しないリーク電流を抑制することができる。

電荷蓄積層５は、マトリクス状に配列された制御電極１０と半導体領域２との交差部に配設されている。電荷蓄積層５は、そのまわりを、素子分離絶縁領域９、トンネル絶縁膜４、第１のブロック層６で囲まれて、電気的にどこにも接続されていない。そのため、電荷蓄積層５に電子を電気的に注入もしくは放出した後に電源を切っても、電荷蓄積層５内の電子は電荷蓄積層５から漏れ出さないし、また、新たに電荷蓄積層５内に電子が入ってくることもない。そのため、いわゆる不揮発性とすることができる。

以下、本実施の形態に係る半導体装置（ここでは、一例として不揮発性半導体記憶装置を示す。）について、比較例を参照しつつさらに詳細に説明する。
図２は、その比較例に係る半導体装置の要部を模式的に表す斜視図である。
尚、図１で説明をした部分と同様の部分には同じ符号を付し、その説明は省略する。

本比較例においても、シリコン基板ＷにトレンチＴを形成することで、互いに離間して第１の方向ｘに並んだ複数の半導体領域２が形成される。各々の半導体領域２は、第１の方向ｘに対して略直交する第２の方向ｙに延在している。トレンチＴには、素子分離絶縁領域９が埋め込まれている。

半導体領域２の上には、トンネル絶縁膜４を介して、電荷蓄積層５が設けられる。電荷蓄積層５の上には、第１のブロック層６を介して、制御電極１０が設けられている。
本比較例の場合においては、素子分離絶縁領域９の上には第２のブロック層７が設けられておらず、直接、制御電極１０が設けられている。

制御電極１０は、第２の方向ｙに複数本が並列して設けられ、各々の制御電極１０は、第１の方向ｘに延在している。電荷蓄積層５は、制御電極１０と半導体領域２との交差部に配設され、そのまわりを、トンネル絶縁膜４、第１のブロック層６、素子分離絶縁領域９で囲まれて、電気的にどこにも接続されていない。

尚、Ｃｘは、第１の方向ｘに隣り合う電荷蓄積層５間の容量を表し、Ｃｙは、第２の方向ｙに隣り合う電荷蓄積層５間の容量を表し、Ｃｘｙは、対角方向に隣り合う電荷蓄積層５間の容量を表す。また、Ｃｚ１は、半導体領域２と電荷蓄積層５との間の容量を表し、Ｃｚ２は、電荷蓄積層５と制御電極１０との間の容量を表す。

ここで、半導体装置（ここでは、一例として不揮発性半導体装置を示す。）は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により半導体領域２から電荷蓄積層５に電子を注入することで電荷蓄積層５に電子を蓄積させ、その電荷蓄積層５内に蓄積された電子の量によって、メモリセルトランジスタの閾値電圧Ｖｔｈを増加させ、それによって論理データを書き込む。また、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により電荷蓄積層５から電子を引き抜くことで電荷蓄積層５から電子を放出させ、メモリセルトランジスタの閾値電圧Ｖｔｈを減少させることで、論理データを消去する。

この消去時に、制御電極１０からの意図しないリーク電流が発生し、電荷蓄積層５に電子が注入されて、消去スピードが遅くなるという問題がある。そのため、制御電極１０からの意図しないリーク電流を抑制するために、第１のブロック層６に比較的バンドギャップの大きな材料を用いるようにしている。しかしながら、バンドギャップの大きな材料は一般的には比誘電率が小さいため、以下の（１）式で表される制御電極１０と電荷蓄積層５との間のカップリング比ＣＲが小さくなり、消去時にトンネル絶縁膜４に電界を充分に伝えることができないおそれがある。

カップリング比ＣＲ＝Ｃｚ２／（Ｃｚ１＋Ｃｚ２＋２Ｃｘ＋２Ｃｙ＋４Ｃｘｙ）
・・・（１）
図３は、制御電極１０と電荷蓄積層５との間に形成される電界の様子を例示するための模式図であり、図３（ａ）は比較例に係る場合、図３（ｂ）は本実施の形態に係る場合である。
図３に表すように、制御電極１０と電荷蓄積層５との間に形成される電界Ｅ１、Ｅ２は、第１のブロック層６を介して形成されるもののみならず、第１のブロック層６の側方を回りこむようにしても形成される。そして、図３（ａ）に表す比較例に係るものの場合は、素子分離絶縁領域９を介して電界Ｅ１が形成され、図３（ｂ）に表す本実施の形態に係るものの場合は、第２のブロック層７を介して電界Ｅ２が形成される。

この場合、第２のブロック層７は、素子分離絶縁領域９よりも比誘電率の大きな材料からなるものとされているので、電荷蓄積層５と制御電極１０との間の容量Ｃｚ２を増加させることができる。そのため、（１）式で表される制御電極１０と電荷蓄積層５との間のカップリング比ＣＲを増加させることができ、消去時にトンネル絶縁膜４に電界を充分に伝えることができる。

このように本実施の形態によれば、制御電極１０からのリーク電流を抑制しつつ、制御電極１０と電荷蓄積層５との間のカップリング比を高めることができる。この効果は、第２のブロック層７を第１のブロック層６よりも制御電極１０の方向に突出させる、すなわち第２のブロック層７の上面位置を第１のブロック層６の上面位置よりも上にすることにより、より顕著に得ることができる。

また、本実施の形態によれば、素子分離絶縁領域９と第２のブロック層７との界面位置すなわち素子分離絶縁領域９の上面位置を、電荷蓄積層５と第１のブロック層６との界面位置すなわち電荷蓄積層５の上面位置よりも少なくとも上になるようにすると、比誘電率の大きい第２のブロック層７と、電荷蓄積層５とが、その側面において隣り合うことがない。そのため、第１の方向ｘに並んだ隣接する電荷蓄積層５同士の電気的なカップリングを抑制することができる。その結果、隣接セルの書き込み／消去状態によるセル間干渉（閾値電圧変動）を抑制することができ、トンネル絶縁膜４にかかる電界を効率的に上げることができる。

次に、本発明の実施の形態に係る半導体装置の製造方法を例示する。
図４〜図１０は、本実施の形態に係る半導体装置の製造工程の要部を例示する工程断面図である。尚、各図において、左側の図はビットラインに沿った方向に見たときの模式断面図（ビットライン断面図）、右側の図はワードラインに沿った方向に見たときの模式断面図（ワードライン断面図）である。

まず、図４（ａ）に表すように、シリコン基板Ｗの表面をフッ化水素の水溶液などで洗浄し、自然酸化膜（ＳｉＯ_２）などを除去する。
次に、図４（ｂ）に表すように、シリコン基板Ｗの上に、トンネル絶縁膜４を形成する。トンネル絶縁膜４は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）などを含む酸化膜とすることができ、例えば、膜厚が２〜６ｎｍ程度のＳｉＯ_２膜を熱酸窒化とＣＶＤ(Chemical Vapor Deposition)法を用いて形成させるようにすることができる。

次に、図５（ａ）に表すように、トンネル絶縁膜４の上に、電荷蓄積層５を形成する。電荷蓄積層５は、例えば、ＳｉＮやＨｆＡｌＯｘなどからなるものとすることができ、膜厚が４〜１０ｎｍ程度となるようにＣＶＤ法などを用いて形成させるようにすることができる。尚、電荷蓄積層５を、複数の材料を積層した複合膜とすることもできる。その場合は、ＣＶＤ法などを用いて、順次成膜するようにすればよい。そして、電荷蓄積層５を形成させた後にアニール処理が行われ、膜質の改善が図られる。

次に、図５（ｂ）に表すように、電荷蓄積層５の上に、第１のブロック層６を形成する。第１のブロック層６は、Ａｌ_２Ｏ_３やＳｉＯ_２などからなるものとすることができ、膜厚が５〜１５ｎｍ程度となるようにＣＶＤ法などを用いて形成させるようにすることができる。尚、第１のブロック層６を、複数の材料を積層した複合膜とすることもできる。その場合は、ＣＶＤ法などを用いて、順次成膜するようにすればよい。そして、第１のブロック層６を形成させた後にアニール処理が行われ、膜質の改善が図られる。

次に、図６（ａ）に表すように、第１のブロック層６の上に、ダミー層２０を形成する。ダミー層２０は、例えば、ＳｉＮなどからなるものとすることができ、ＣＶＤ法などを用いて形成させるようにすることができる。
次に、図６（ｂ）に表すように、トレンチＴを形成させることで、第１の方向ｘ（ビットラインに沿った方向）に互いに離間された複数の構造体が得られる。各構造体は、下から順に、例えば、Ｓｉからなる半導体領域２、ＳｉＯ_２からなるトンネル絶縁膜４、ＳｉＮやＨｆＡｌＯｘなどからなる電荷蓄積層５、Ａｌ_２Ｏ_３やＳｉＯ_２などからなる第１のブロック層６、ＳｉＮなどからなるダミー層２０が積層された構造を有する。

トレンチＴは、例えば、ダミー層２０の上にパターニングされた図示しないレジストマスクを形成し、このレジストマスクをマスクとして、ＲＩＥ(Reactive Ion Etching)法を用いて形成させるようにすることができる。尚、トレンチＴの形成後、レジストマスクは、ドライアッシング法などを用いて剥離、除去される。

次に、図７（ａ）に表すように、酸素ガス雰囲気中で加熱をして、トレンチＴ内壁に数ナノメータのＳｉＯ_２膜（図示せず）を形成させた後、例えば、熱ＣＶＤ法（ＴＥＯＳ−Ｏ３系）を用いたり、ポリシラザン（ＳｉＯ２系有機溶剤）を塗布するなどして、トレンチＴ内を埋め込むように全面に堆積させて、ＳｉＯ_２等からなる素子分離絶縁層領域９を形成する。
次に、図７（ｂ）に表すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、素子分離絶縁領域９を平坦化する。この際、ダミー層２０が露出するまで素子分離絶縁領域９を除去するようにする。ここでは、ダミー層２０は、所謂エッチングストッパー層として寄与することになる。
次に、図８（ａ）に表すように、ＲＩＥ法を用いて、素子分離絶縁領域９を、電荷蓄積層５の上面位置までエッチバックする。
また、ここでは、前述の如く、図７（ａ）に示すように、トレンチＴ内を埋め込むようにして、ＳｉＯ_２等からなる素子分離絶縁領域９を形成し、その後、ＲＩＥ法を用いて、図８（a）に示すように、電荷蓄積層５の上面位置までエッチバックして素子分離絶縁領域９を部分的に除去することも可能である。

次に、図８（ｂ）に表すように、エッチバックすることで形成された溝を埋め込むように、第２のブロック層７を全面に堆積させる。第２のブロック層７は、素子分離絶縁領域９よりも比誘電率の大きな材料からなるものとされ、例えば、ＣＶＤ法などを用いて、Ａｌ_２Ｏ_３、ＨｆｘＡｌｙＯ、ＬａＡｌＯ_３などからなるものを形成させるようにすることができる。尚、第２のブロック層７を、複数の材料を積層した複合膜とすることもできる。その場合は、ＣＶＤ法などを用いて、順次成膜するようにすればよい。

次に、図９（ａ）に表すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、第２のブロック層７を平坦化する。この際、ダミー層２０が露出するまで第２のブロック層７を除去するようにする。ここでは、ダミー層２０は、所謂エッチングストッパー層として寄与することになる。
また、ここでは、ＲＩＥ法を用いて、前述の第２のブロック層７を所定の厚さだけエッチバックして除去し、その表面を平坦化することも可能である。
次に、図９（ｂ）に表すように、ＳｉＮからなるダミー層２０を熱リン酸を用いて除去する。

次に、図１０（ａ）に表すように、第１のブロック層６と、第１のブロック層６から突出する第２のブロック層７とを覆うように制御電極１０を全面に堆積させる。制御電極１０は、ＴａＮ、ＴａＣ、ＮｉＳｉ（Ｎｉフルシリサイド）などからなるものとすることができ、膜厚が５０〜８０ｎｍ程度となるようにＣＶＤ法などを用いて形成させるようにすることができる。尚、制御電極１０を、複数の材料を積層した複合膜とすることもできる。その場合は、ＣＶＤ法などを用いて、順次成膜するようにすればよい。

次に、図１０（ｂ）に表すように、溝２１を形成させることで、第２の方向ｙ（ワードラインに沿った方向）に互いに離間された複数の構造体が得られる。各構造体は、下から順に、例えば、ＳｉＯ_２からなるトンネル絶縁膜４、ＳｉＮやＨｆＡｌＯｘなどからなる電荷蓄積層５、Ａｌ_２Ｏ_３やＳｉＯ_２などからなる第１のブロック層６、ＴａＮやＴａＣなどからなる制御電極１０が積層された構造を有する。

溝２１は、例えば、制御電極１０の上にパターニングされた図示しないレジストマスクを形成し、このレジストマスクをマスクとして、ＲＩＥ(Reactive Ion Etching)法を用いて形成させるようにすることができる。尚、溝２１の形成後、レジストマスクは、ドライアッシング法などを用いて剥離、除去される。
以上のようにして、図１に表される構造が得られる。

以上、本発明の実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、各部の材料や膜厚、サイズ、形成方法や、配置関係などについては、当業者が適宜選択したものも、本発明の要旨を含む限りにおいて本発明の範囲に包含される。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

本発明の実施の形態に係る半導体装置の要部断面構造を例示するための模式断面図である。 本発明の比較例に係る半導体装置の要部を模式的に表す斜視図である。 制御電極と電荷蓄積層との間に形成される電界の様子を例示するための模式図である。 本実施の形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図４に続く工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。

符号の説明

１ 半導体装置、２ 半導体領域、４ トンネル絶縁膜、５ 電荷蓄積層、６ 第１のブロック層、７ 第２のブロック層、８ ソース・ドレイン領域、９ 素子分離絶縁領域、１０ 制御電極、Ｔ トレンチ、Ｗ シリコン基板

Claims (7)

1. 半導体基板と、
   前記半導体基板に形成されたトレンチ内に設けられた素子分離絶縁領域と、
   前記半導体基板と前記素子分離絶縁領域に対向して設けられた制御電極と、
   前記半導体基板と前記制御電極との間に設けられた電荷蓄積層と、
   前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、
   前記電荷蓄積層と前記制御電極との間に設けられた第１のブロック層と、
   前記第１のブロック層に隣接し、前記素子分離絶縁領域と前記制御電極との間に設けられた第２のブロック層とを備え、
   前記第２のブロック層の比誘電率は、前記素子分離絶縁領域の比誘電率よりも大きいことを特徴とする半導体装置。
2. 前記第２のブロック層の比誘電率は、前記第１のブロック層の比誘電率よりも大きいこと、を特徴とする請求項１記載の半導体装置。
3. 前記第１のブロック層は、ＳｉＯ_２（酸化シリコン）の比誘電率よりも大きな比誘電率を有する材料を含むこと、を特徴とする請求項１または２に記載の半導体装置。
4. 前記制御電極は、ポリシリコンの仕事関数よりも大きな仕事関数を有する金属を含むこと、を特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記素子分離絶縁領域と前記第２のブロック層との間の界面位置は、 前記電荷蓄積層と第１のブロック層との間の界面位置よりも少なくとも前記制御電極に近づく側に設けられること、を特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記第２のブロック層は、前記第１のブロック層よりも前記前記制御電極の方向に突出してなることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
7. 半導体基板上に、トンネル絶縁膜、電荷蓄積層、および第１のブロック層を順次形成する工程と、
   これらの、半導体基板より、トンネル絶縁膜、電荷蓄積層、および第１のブロック層に亘ってトレンチを形成する工程と、
   前記トレンチ内を埋め込むようにして、素子分離絶縁膜を堆積させる工程と、
   前記トレンチ内の前記素子分離絶縁膜を、前記電荷蓄積層と前記第１のブロック層との間の界面位置まで除去する工程と、
   前記トレンチ内を埋め込むようにして、前記素子分離絶縁膜よりも比誘電率が大きい第２のブロック層を堆積させる工程と、
   前記第１のブロック層と、前記第１のブロック層から突出する前記第２のブロック層と、を覆うように制御電極を形成する工程とを有すること、を特徴とする半導体の製造方法。

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