TWI391947B - 多位階單元記憶體之讀取方法及應用其之讀取電路 - Google Patents

Description

多位階單元記憶體之讀取方法及應用其之讀取電路

本發明是有關於一種讀取方法及讀取電路，且特別是有關於一種多位階單元記憶體之讀取方法及應用其之讀取電路。

非揮發性記憶體之應用廣泛，舉凡手機、數位相機、個人數位助理(PDA)，皆為應用非揮發性記憶體之產品。非揮發性記憶體包括多種型式，一種常見之非揮發性記憶體為具有多位階單元(Multi－Level Cell,MLC)之記憶體。

請參照第1圖，其繪示乃傳統MLC記憶單元之結構圖。MLC記憶單元100包括左半單元110及右半單元120。各半單元可用以捕捉(trap)電荷，所補捉之電荷量的多寡將影響各半單元之臨界電壓的狀態，來達到儲存資料的目的。亦即，根據各半單元之臨界電壓的狀態，便能夠得知各半單元所儲存之資料內容。再者，於具有多個MLC記憶單元100之MLC記憶體中，由於各個MLC記憶單元100之物理特性並不完全相同，因此，即使儲存相同之資料，各個MLC記憶單元100之臨界電壓也不會完全一樣，故一般係以臨界電壓分佈(distribution)表示各半單元的狀態。

請參照第2圖，其繪示MLC記憶體之臨界電壓分佈之一例之示意圖。於此例中，係假設每一個半單元可儲存 2個位元之資料，因此，具有多個MLC記憶單元100之MLC記憶體之臨界電壓分佈具有四種臨界電壓狀態{11,10,00,01}。以對應至左半單元之臨界電壓狀態{11}為例，臨界電壓狀態{11}係指左半單元之臨界電壓值介於2.0~3.1伏特之範圍之間。臨界電壓狀態{11}代表左半單元儲存之資料為“11”。

傳統作法中，於進行讀取操作時，係施加不同之字元線電壓至MLC記憶單元100之閘極端G，以及施加對應之位元線電壓至MLC記憶單元100之源極或汲極，再根據流過源極端S之電流大小，來判斷MLC記憶單元100所儲存的資料。如第2圖所繪示，於讀取MLC記憶單元之資料時，所使用之字元線電壓係為字元線電壓VG1~VG3至少其中之一。舉例來說，字元線電壓VG1之位準係介於臨界電壓狀態{01}及{00}之間，即4.7~5.5伏特之範圍之間。

MLC記憶單元於讀取操作時，可能會因為讀取干擾(read disturb)而導致後續之讀取錯誤。請參照第3圖，其繪示用以說明傳統之MLC記憶單元於讀取干擾時之記憶體單元100之示意圖。請同時參照第2圖，當MLC記憶單元100進行讀取操作時，右半單元120所儲存之電荷將會受到影響。也就是說，由於讀取左半單元110所使用之字元線電壓VG與位元線電壓VBL，係接近於編程(program)右半單元120時所使用之字元線電壓VG與位元線電壓VBL，故此時讀取左半單元110之操作將會影響右 半單元120之臨界電壓值。

特別地，於左半單元110之臨界電壓屬於臨界電壓狀態{01}，且右半單元120之臨界電壓屬於臨界電壓狀態{11}之情況下，對左半單元110進行讀取操作時，右半單元120所受之影響最為嚴重。因此，若於讀取左半單元110之後，要再讀取右半單元120所儲存之資料時，則可能會有讀取錯誤的問題。

因此，如何避免上述之讀取干擾，以避免相鄰之半單元之臨界電壓值被改變而導致儲存資料錯誤的問題，以增加MLC記憶體之讀取正確性，乃業界所致力之方向之一。

本發明係有關於一種多位階單元記憶體之讀取方法及應用其之讀取電路，可減少讀取干擾發生的可能性，以降低多位階單元記憶體之讀取錯誤的現象，並增加讀取之正確性。

根據本發明之第一方面，提出一種MLC記憶體之讀取方法。此方法包括下列步驟。依序提供多個字元線電壓。依序提供對應至些字元線電壓之多個位元線電壓。此些字元線電壓之其一大於此些字元線電壓之另一，且對應之此些位元線電壓之其一係小於對應之此些位元線電壓之另一。

根據本發明之第二方面，提出一種讀取電路，應用於一多位階單元MLC記憶體中，此電路包括一字元線電壓 控制器及一位元線電壓控制器。字元線電壓控制器用以依序提供多個字元線電壓。位元線電壓控制器用以依序提供對應至些字元線電壓之多個位元線電壓。此些字元線電壓之其一係大於些字元線電壓之另一，且則對應之些位元線電壓之其一係小於對應之些位元線電壓之另一。

為讓本發明之上述內容能更明顯易懂，下文特舉多個較佳實施例，並配合所附圖式，作詳細說明如下。

第一實施例

請參照第4圖，其繪示依照本發明之第一實施例之多位階單元(Multi-Level Cell,MLC)記憶體之讀取方法之流程圖。此方法包括下列步驟。於步驟S410中，提供一第一字元線(word line)電壓及一第一位元線(bit line)電壓至MLC記憶單元。於步驟S420中，提供一第二字元線電壓及一第二位元線電壓至該MLC記憶單元，其中，若第一字元線電壓大於第二字元線電壓，則第一位元線電壓係小於第二位元線電壓。

請參照第5圖，其繪示依照本發明之第一實施例之應用MLC記憶體之讀取方法之讀取電路之示意圖。讀取電路500包括一字元線電壓控制器510、一位元線電壓控制器520及一感測放大器530。於第5圖中，係以MLC記憶體502之一MLC記憶單元M為例，以將各元件之功能及操作方式說明如下。

字元線電壓控制器510用以提供一字元線電壓VG1或一字元線電壓VG2至MLC記憶單元M。位元線電壓控制器520用以對應地提供一位元線電壓VBL1或一位元線電壓VBL2至MLC記憶單元M。字元線電壓VG1與位元線電壓VBL1係同時被提供，字元線電壓VG2與位元線電壓VBL2係同時被提供。若字元線電壓VG1係大於字元線電壓VG2，則位元線電壓VBL1小於位元線電壓VBL2。

也就是說，當字元線電壓控制器510所提供之字元線電壓之位準改變時，例如由字元線電壓VG2提高為字元線電壓VG1時(VG2<VG1)，位元線電壓控制器520所提供之位元線電壓係對應地改變，亦即由位元線電壓VBL2降低為位元線電壓VBL1(VBL2>VBL1)。

感測放大器530用以偵測當字元線電壓VG1及位元線電壓VBL1提供給MLC記憶單元M時，流經MLC記憶單元M之電流Is1。感測放大器530還用以偵測當字元線電壓VG2及位元線電壓VBL2提供給MLC記憶單元M時，流經MLC記憶單元M之電流Is2。感測放大器530更根據電流Is1及電流Is2之大小，來決定MLC記憶單元M所儲存之資料值。於實作上，字元線電壓係施加於MLC記憶單元M之閘極端G，對應之位元線電壓係施加於MLC記憶單元M之汲極端D，電流係流經MLC記憶單元M之源極端S。

此外，於本實施例中，字元線電壓控制器510更用以提供一字元線電壓VG3至MLC記憶單元M，位元線電壓 控制器520更用以對應地提供一位元線電壓VBL3至MLC記憶單元M。若字元線電壓VG2大於字元線電壓VG3，則位元線電壓VBL2係小於位元線電壓VBL3。也就是說，若VG3<VG2<VG1，則VBL3>VBL2>VBL1。

茲針對於本實施例如何降低讀取干擾之現象說明如下。請參照第6圖，其繪示MLC記憶單元於進行讀取操作時之一例之示意圖。於此例中，係以讀取干擾影響MLC記憶體單元M最嚴重之情況為例，以凸顯本實施例可顯著地改善讀取干擾的問題。請同時參照第2圖，假設第6圖之MLC記憶單元M之左半單元110位於臨界電壓狀態{01}，且右半單元120(如斜線所繪示)位於臨界電壓狀態{11}，並以左半單元110之讀取動作為例做說明。

傳統之讀取操作中，在讀取屬於臨界電壓狀態{01}之左半單元時，係藉由字元線電壓控制器510分別提供字元線電壓VG1~VG3至少其中之一，並藉由位元線電壓控制器520提供一固定之位元線電壓VBL’，來達成左半單元110之讀取操作。然而，當讀取電路500同時提供字元線電壓VG1及位元線電壓VBL’時，由於字元線電壓VG1具有相對較高之位準(例如：VG1＝5V及VBL’＝1.6V)。因此，右半單元120將會受到輕微的編程操作，而可能會改變所儲存之資料之內容值。

於本實施例中，係藉由降低施加於MLC記憶單元M之汲極端D上之位元線電壓，來降低讀取干擾的現象。也就是說，位元線電壓控制器520係提供具有相對較低位準 之位元線電壓VBL1(VBL1<VBL’)，例如為1.4伏特，來降低熱載子注入(Hot Carrier Injection)的效應。因此，於此例中，當讀取電路500提供字元線電壓VG1及位元線電壓VBL1時，由於右半單元120之熱載子注入的效應會被減輕，故可避免右半單元120所儲存之電荷受到影響，且能降低讀取干擾的現象。

然而，當吾人為了解決讀取干擾，而降低位元線電壓之位準來進行讀取操作時，卻可能產生第二位元效應(second bit efffct)的問題。申請人發現，讀取干擾通常發生於提供高字元線電壓之時，而第二位元效應則通常發生於提供低字元線電壓之時。而讀取干擾可藉由降低位元線電壓來減輕，第二位元效應則可藉由提高位元線電壓來避免。因此，本實施例中，讀取電路係配合字元線電壓之位準，來對應地提供具有不同位準之位元線電壓，以於降低讀取干擾之現象的同時，亦能夠同時減輕第二位元效應所衍生之問題。

舉例來說，讀取干擾最嚴重之時，乃左半單元110位於臨界電壓狀態{01}，右半單元位於臨界電壓狀態{11}，且對左半單元110進行讀取操作之時。此時，字元線電壓控制器510在提供具有相對較高位準之字元線電壓VG1(VG1>VG2>VG3)時，位元線電壓控制器520係對應地提供一具有相對較低位準之位元線電壓VBL1(VBL1<VBL2<VBL3)。由於較低的位元線電壓VBL1與編程另一半單元時的電壓相差較遠，故可改善讀取干擾之問題。

相對地，第二位元效應最嚴重之時，乃左半單元110位於臨界電壓狀態{11}，右半單元位於臨界電壓狀態{01}，且在對左半單元110進行讀取操作之時。此時，字元線電壓控制器510在提供具有相對較低位準之字元線電壓VG3(VG1>VG2>VG3)之時，位元線電壓控制器520係對應地提供一具有相對高位準之位元線電壓VBL3(VBL1<VBL2<VBL3)，來減輕第二位元效應之問題。

此時，因為讀取左半單元110時，左半單元110之通道長度將會受到右半單元120所捕捉之電荷量所影響。而較高位元線電壓將會使得通道較為遠離右半單元120，而使得右半單元120所捕捉之電荷對左半單元110的影響減低。因此，本實施例係於提供較低位準之字元線電壓時，提供較高位準之位元線電壓，故可有效地減輕第二位元效應。

因此，藉由提供對應之字元線電壓及對應之位元線電壓，應用本實施例之MLC記憶體讀取方法之讀取電路於進行讀取操作時，不僅能有效地降低讀取干擾，還能改善第二位元效應之問題。

第二實施例

請參照第7圖，其繪示依照本發明之第二實施例之MLC記憶體之讀取方法之流程圖。此方法包括下列步驟。於步驟S710中，依序提供多個字元線電壓。於步驟S720 中，依序提供對應至該些字元線電壓之多個位元線電壓，其中，若此些字元線電壓之其一大於此些字元線電壓之另一，則對應之此些位元線電壓之其一係小於對應之此些位元線電壓之另一。在實作之一例中，上述之各個字元線電壓係與對應之位元線電壓同時被提供。於步驟S730中，偵測流經MLC記憶單元之多個電流值。於步驟S740中，根據此些電流值決定MLC記憶單元所儲存之資料值。上述之各電流值係為對應之字元線電壓及對應之位元線電壓提供給MLC記憶單元時，流經MLC記憶單元之電流大小。

請參照第8圖，其繪示依照本發明之第二實施例之應用MLC記憶體之讀取方法之讀取電路之示意圖。讀取電路800包括一字元線電壓控制器810、一位元線電壓控制器820及一感測放大器830。於此實施例中，字元線電壓控制器810用以提供多個字元線電壓VG1~VGn，位元線電壓控制器820用以提供對應至該些字元線電壓之多個位元線電壓VBL1~VBLn。其中，各個字元線電壓VG1~VGn係與對應之位元線電壓VBL1~VBLn同時被提供。舉例來說，字元線電壓VG1及對應之位元線電壓VBL1係同時被提供；字元線電壓VG2及對應之位元線電壓VBL2係同時被提供；以此類推，字元線電壓VGn及對應之位元線電壓VBLn係同時被提供。

此些字元線電壓VG1~VGn之其一係大於此些字元線電壓VG1~VGn之另一；對應之此些位元線電壓 VBL1~VBLn之其一係小於對應之此些位元線電壓VBL1~VBLn之另一。舉例來說，字元線電壓VG1大於字元線電壓VG2，而對應之位元線電壓VBL1小於對應之位元線電壓VBL2；字元線電壓VG2大於字元線電壓VG3，而對應之位元線電壓VBL2小於對應之位元線電壓VBL3；以此類推，此些字元線電壓VG1~VGn之間之關係較佳地為VG1>VG2>…>VGi>VGn(i<n)，對應之此些位元線電壓VBL1~VBLn之間之關係為VBL1<VBL2<VBLi<…<VBLn(i<n)。

感測放大器830用以偵測流經MLC記憶單元M之多個電流值Is1~Isn，並根據此些電流值Is1~Isn決定MLC記憶單元M所儲存之資料值。其中，各電流值Is1~Isn係為對應之字元線電壓VG1~VGn及對應之位元線電壓VBL1~VBLn提供給MLC記憶單元M時，流經MLC記憶單元M之電流大小。於實作上，字元線電壓係施加於MLC記憶單元M之閘極端G，對應之位元線電壓係施加於MLC記憶單元M之汲極端D，電流係流經MLC記憶單元M之源極端S。

於本實施例中，相仿地，藉由提供對應之字元線電壓及對應之位元線電壓，應用本發明實施例之MLC記憶體讀取方法之讀取電路於進行讀取操作時，不僅能有效地降低讀取干擾，還能改善第二位元效應之問題。再者，相較於第一實施例，本實施例之MLC記憶體讀取方法還能應用於可用以儲存高於二位元之資料之MLC記憶單元。舉 例來說，若MLC記憶單元的半個單元可用以儲存三位元之資料，則字元線電壓控制器將提供七個不同字元線電壓來進行讀取動作。

本發明上述實施例所揭露之MLC記憶體之讀取方法應用其之讀取電路，係可應用於具有矽氧氮氧矽(Silicon－Oxide－Nitride－Oxide－Silicon,SONOS)結構之MLC記憶體、或應用於具有浮動閘(floating gate)結構之MLC記憶體，然亦不限於此。雖然浮動閘(floating gate)結構之MLC記憶體不會有第二位元效應的問題，但應用本發明時仍可有效地降低讀取干擾的現象。只要MLC記憶體之每個記憶單元具有多個位元，皆可應用本發明之MLC記憶體之讀取方法。

本發明上述實施例所揭露之MLC記憶體之讀取方法及應用其之讀取電路，可降低MLC記憶單元於讀取操作時所產生之讀取干擾、還可改善第二位元效應、避免讀取錯誤，而能提高讀取操作之正確性。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、M‧‧‧MLC記憶單元

500、800‧‧‧讀取電路

510、810‧‧‧字元線電壓控制器

520、820‧‧‧位元線電壓控制器

530、830‧‧‧感測放大器

S110~S120、S710~S740‧‧‧流程步驟

第1圖繪示乃傳統MLC記憶單元之結構圖。

第2圖繪示MLC記憶體之臨界電壓分佈之一例之示意圖。

第3圖繪示用以說明傳統之MLC記憶單元於讀取干擾時之記憶體單元之示意圖。

第4圖繪示依照本發明之第一實施例之MLC記憶體之讀取方法之流程圖。

第5圖繪示依照本發明之第一實施例之應用MLC記憶體之讀取方法之讀取電路之示意圖。

第6圖繪示MLC記憶單元於進行讀取操作時之一例之示意圖。

第7圖繪示依照本發明之第二實施例之MLC記憶體之讀取方法之流程圖。

第8圖繪示依照本發明之第二實施例之應用MLC記憶體之讀取方法之讀取電路之示意圖。

S410~S420‧‧‧流程步驟

Claims (4)

1. 一種多位階單元(Multi-Level Cell，MLC)記憶體之讀取方法，包括：依時間順序提供複數個字元線電壓；以及依時間順序提供對應至該些字元線電壓之複數個位元線電壓；其中，該些字元線電壓之一第一字元線電壓大於該些字元線電壓之一第二字元線電壓，且對應該第一字元線電壓之該些位元線電壓中之一第一位元線電壓係小於對應該第二字元線電壓之該些位元線電壓中之一第二位元線電壓。
2. 如申請專利範圍第1項所述之方法，更包括：偵測當該些字元線電壓之該第一字元線電壓及對應該第一字元線電壓之該些位元線電壓中之該第一位元線電壓提供給一MLC記憶單元時，流經該MLC記憶單元之一第一電流；偵測當該些字元線電壓之該第二字元線電壓及對應該第二字元線電壓之該些位元線電壓中之該第二位元線電壓提供給該MLC記憶單元時，流經該MLC記憶單元之一第二電流；以及根據該第一電流及該第二電流決定該MLC記憶單元所儲存之資料值。
3. 如申請專利範圍第1項所述之方法，更包括：偵測流經一MLC記憶單元之複數個電流值；以及 根據該些電流值決定該MLC記憶單元所儲存之資料值；其中，各該些電流值係為對應之該字元線電壓及對應之該位元線電壓提供給該MLC記憶單元時，流經該MLC記憶單元之電流大小。
4. 一種讀取電路，應用於一多位階單元(Multi-Level Cell，MLC)記憶體中，該電路包括：一字元線電壓控制器，用以提供複數個字元線電壓；以及一位元線電壓控制器，用以提供對應至該些字元線電壓之複數個非零的位元線電壓；其中，該些字元線電壓之一第一字元線電壓係大於該些字元線電壓之一第二字元線電壓，且對應該第一字元線電壓之該些位元線電壓中之一第一位元線電壓係小於對應該第二字元線電壓之該些位元線電壓中之一第二位元線電壓。