JP3826446B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3826446B2 JP3826446B2 JP20399596A JP20399596A JP3826446B2 JP 3826446 B2 JP3826446 B2 JP 3826446B2 JP 20399596 A JP20399596 A JP 20399596A JP 20399596 A JP20399596 A JP 20399596A JP 3826446 B2 JP3826446 B2 JP 3826446B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- film
- silicon oxide
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置に於ける、素子分離領域形成技術に関するものである。
【0002】
【従来の技術】
半導体装置の微細化が進むに従い、従来問題とならなかった事が顕在化してきた。工程が簡単で特性が安定している素子分離形成方法として一般的なLOCOSによる素子分離法では、バーズビークが素子能動領域に伸びてしまうため、設計上では、能動であるはずの領域が実際には能動になっておらず、素子の十分な特性が得られないばかりか、厳しいデザインルールの設定によっては、能動領域が消失してしまい、半導体装置として使用不可能なものになってしまうことになる。逆に、その能動領域を確保するために、デザインルールを律則してしまっている。また、一方で、能動領域中まで伸びたバーズビークを、後の工程中にウエットエッチなどによって除去したとしても、バーズビークの存在していた領域は平坦性が悪化して、素子特性の変動を招きやすくするだけでなく、ゲート電極の配線などのフォト時のフォーカスのずれなどを引き起こし制御性をも悪化させてしまっている。
【0003】
以下、図1に従って従来のLOCOSによる素子分離法を説明する。
【0004】
まず、シリコン基板11を熱酸化によりシリコン酸化膜12を形成し、更に、シリコン窒化膜13を堆積する(図1(a)参照)。次に、フォトリソ技術により、フォトレジスト14を素子分離領域が形成される部分が開口されるようにパターニングをし、そのフォトレジストをマスクにして、シリコン窒化膜13をエッチングする(図1(b)参照)。次に、フォトレジスト14を剥離した後、開口部を選択的に酸化し、素子分離のLOCOSとなる第2シリコン酸化膜15を形成する。(図1(c)参照)そして、シリコン窒化膜13を剥離することにより、シリコン基板を素子能動領域と素子分離領域に分離する。
【0005】
一方、バーズビークの伸びを抑える目的で、酸化種のパッドシリコン酸化膜への拡散を抑制するために、素子分離のためのシリコン酸化膜形成前に露出してしまうパッドシリコン酸化膜の露出した側壁をシリコン窒化膜で覆うという方法も考案されている。
【0006】
以下、図2に従ってシリコン窒化膜の側壁の形成により、バーズビークの伸びを抑える方法を説明する。
【0007】
まず、シリコン基板21上に、第1シリコン酸化膜22、第1シリコン窒化膜23を順次形成する(図2(a)参照)。次に、フォトリソ技術により、フォトレジスト24を素子分離領域が形成される部分が開口されるようにパターニングをし、そのフォトレジストをマスクにして、第1シリコン窒化膜23及び第1シリコン酸化膜をエッチングする(図2(b)参照)。次に、フォトレジスト24を剥離した後、さらに、第2シリコン窒化膜25を堆積する。(図2(c)参照)。全面エッチバックを行い、露出していた第1シリコン酸化膜の側壁を覆うように、第2シリコン窒化膜の側壁26を形成する。(図2(d)参照)。その後、第1、第2シリコン窒化膜をマスクにして、選択的に酸化し、素子分離のLOCOSとなる第2シリコン酸化膜27を形成する。(図2(e)参照)そして、第1、第2シリコン窒化膜23を剥離することにより、シリコン基板を素子能動領域と素子分離領域に分離する。
【0008】
【発明が解決しようとする課題】
しかしながら、前記従来技術によるLOCOSにより素子分離領域を形成した場合、素子分離領域の酸化膜形成のための酸化の際、シリコン酸化膜12まで酸化種が進入して、シリコン窒化膜13の端の下では酸化が進み、バーズビークが形成されてしまう。一般的にバーズビーク低減をはかるためには、シリコン酸化膜の側面からの酸化膜の進入を抑制することが必要である。このバーズビークの伸び低減のため、シリコン酸化膜を薄膜化する方法があるが、シリコン窒化膜のエッチングの際基板の損傷を引き起こすことや、LOCOS酸化時のシリコン基板へのストレスの緩和が十分ではなくなってしまうため、シリコン基板中に結晶欠陥を発生させ、デバイス特性上問題がある。そのため、シリコン酸化膜の薄膜化には限界がある。また、シリコン窒化膜を厚膜化する方法もあるが、これもまた、LOCOSの酸化の際にシリコン基板へのストレスを増大させてしまうため、厚膜化にも限界がある。また、LOCOSの酸化膜厚を減ずる方法もあるが、素子分離能力を低下させてしまうため、やはり限界がある。
【0009】
一方で、シリコン窒化膜の側壁膜により、パッドシリコン酸化膜への酸化種の拡散を抑制する方法も、シリコン窒化膜を形成する工程とそのシリコン窒化膜をエッチバックするという工程が増加することにより、コストの高いプロセスになってしまう。
【0010】
そこで、本発明はこのような問題を解決するもので、その目的とする所は、素子分離領域形成の酸化時に、シリコン基板中へのストレスの緩和をはかりながら、酸化種がシリコン酸化膜に到達する距離を長くして、バーズビークの発生を抑制し、デバイス特性を良好に維持しながら、微細化を容易にでき、かつ、工程数の増加を削減することを提供するところにある。
【0011】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、a)シリコン基板上に第1シリコン酸化膜を形成する工程と、b)前記第1シリコン酸化膜上にシリコン窒化膜を形成する工程と、c)フォトリソ法により、フォトレジストをパターニングする工程と、d)前記フォトレジストのパターンをマスクとして、前記シリコン窒化膜と第1シリコン酸化膜をエッチングする工程と、e)前記フォトレジスト除去を行い、前記第1シリコン酸化膜の側面に、アルゴンプラズマにより、プラズマ中のアルゴンイオンが前記シリコン窒化膜の上縁部をエッチングし、該エッチングされた窒化物が側壁膜として前記シリコン窒化膜の下縁部に堆積することで、前記シリコン窒化膜の側壁膜を形成する工程と、f)前記シリコン窒化膜と前記シリコン窒化膜の側壁膜をマスクにして、選択的に酸化を行い第2シリコン酸化膜を形成する工程と、g)前記シリコン窒化膜を除去する工程とを有することを特徴とする。
【0035】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法の実施例を図面によって説明する。
【0036】
図3(a)〜図3(d)は本発明の第1の実施例である。まず、シリコン基板31を1000℃ドライ酸素雰囲気にて酸化し第1シリコン酸化膜32を20nm形成する。このとき、シリコン酸化膜形成後、例えば、1050℃アンモニア雰囲気にて電気炉により第1シリコン酸化膜を窒化させ窒化酸化膜化してもよい。次に、シリコン窒化膜33を減圧CVD法により160nm程度堆積する。尚、この際、シリコン窒化膜中に、イオン注入や酸素雰囲気による熱処理などにより酸素を導入して、窒化酸化膜化するのも一例である。(図3(a)参照)次に、フォトリソ技術により、フォトレジスト34を素子分離領域が形成される部分が開口されるようにパターニングを行い、そのフォトレジストをマスクにして、シリコン窒化膜33及び第1シリコン酸化膜32、もしくは、窒化酸化膜32を異方性ドライエッチングにより除去する(図3(b)参照)。次に、フォトレジスト34を剥離する。この段階、窒化酸化膜化しなかった第1シリコン酸化膜を露出された側壁から、上記同様にアンモニア雰囲気で電気炉によるアニールで窒化酸化膜化してもよい。ただし、窒化酸化膜化するのは、第1シリコン酸化膜の側壁のみにとどめる。この後、アルゴンイオンを100mTorr程度、RFパワー800W程度のバイアス下で約3分程度照射することによって、シリコン窒化膜による側壁膜35を形成する。即ち、プラズマ中のアルゴンイオンが第1シリコン窒化膜33の上縁部をエッチングし、該エッチングされた窒化物が側壁膜35として大1シリコン窒化膜の下縁部に堆積するものである。(図3(c)参照)ひき続いてシリコン基板を1000℃ウエット酸化雰囲気で熱酸化を行い、素子分離のために酸化膜であるLOCOSとなる第2シリコン酸化膜36を形成する。(図3(d))尚、第2シリコン酸化膜形成時のストレス緩和のために、第1シリコン酸化膜形成後、多結晶シリコンを、例えば、減圧CVD法により、50nm程度堆積、引き続いて、上記のようにシリコン窒化膜を形成するという工程を経るのもよい。
【0037】
上記の第1の実施例では、LOCOSになる第2シリコン酸化膜36の形成時の酸化の際、シリコン窒化膜の覆いにより、酸化種が直接第1シリコン酸化膜に到達しないため、バーズビークの成長が抑制され、素子能動領域の減少を抑制することができる。また、第1シリコン酸化膜を窒化酸化膜化することにより、シリコン基板中を介して到達してくる酸化種による酸化そのものも抑制することができ、バーズビークの伸びはいっそう抑制できる。また、シリコン窒化膜、第1シリコン酸化膜をエッチングしたのち、側壁から第1シリコン酸化膜を窒化した場合でも同様な効果が得られる。多結晶シリコンを第1シリコン酸化膜とシリコン窒化膜の間に挿入した場合は、第2シリコン酸化形成時のストレスも緩和できる。
【0038】
図4(a)〜図4(d)は本発明の第2の実施例である。まず、シリコン基板41を1000℃ドライ酸素雰囲気にて酸化し第1シリコン酸化膜42を20nm形成する。この時、例えば、1050℃アンモニア雰囲気にて電気炉により第1シリコン酸化膜を窒化酸化膜化し、第1シリコン酸化膜を変えて、窒化酸化膜42を形成する方法もよい。その後、第1シリコン窒化膜を減圧CVD法により160nm程度堆積する。(図4(a)参照)尚、この際、シリコン窒化膜中に、イオン注入や酸素雰囲気による熱処理などにより酸素を導入して、窒化酸化膜化するのも一例である。次に、フォトリソ技術により、フォトレジスト44を素子分離領域が形成される部分が開口されるようにパターニングを行い、そのフォトレジストをマスクにして、シリコン窒化膜43及び第1シリコン酸化膜42、さらにシリコン基板41を50nm程度を異方性ドライエッチングにより除去する(図4(b)参照)。次に、フォトレジスト44を剥離する。この段階で、窒化酸化膜化しなかった第1シリコン酸化膜を窒化酸化膜化してもよい。ただし、窒化酸化膜が形成されるのは、露出している第シリコン酸化膜の側壁のみにとどめる。その後、アルゴンイオンを100mTorr程度、RFパワー800W程度で約3分程度照射することによって、側壁膜45を形成する。(図4(c)参照)ひき続いてシリコン基板を1000℃ウエット酸化雰囲気で熱酸化を行い、素子分離のために酸化膜であるLOCOSとなる第2シリコン酸化膜46を形成する。(図4(d))尚、第2シリコン酸化膜形成時のストレス緩和のために、第1シリコン酸化膜形成後、多結晶シリコンを、例えば、減圧CVD法により、50nm程度堆積、引き続いて、上記のようにシリコン窒化膜を形成するという工程を経るのもよい。
【0039】
上記の第2の実施例では、シリコン基板をエッチングした後に、第2シリコン酸化膜の形成を行うため、基板の平坦性は向上している。また、第2シリコン酸化膜46の形成時の酸化の際、酸化種がシリコン窒化膜45により直接第1シリコン酸化膜42に到達することを妨げられるため、バーズビークの成長が抑制され、素子能動領域を減少を抑制することができる。また、第1シリコン酸化膜42を窒化酸化膜化した場合では、シリコン基板中を介して到達してくる酸化種による酸化そのものも抑制することができ、バーズビークの伸びはいっそう抑制できる。また、シリコン窒化膜43、第1シリコン酸化膜42をエッチングしたのち、側壁から第1シリコン酸化膜を窒化した場合でも同様な効果が得られる。多結晶シリコンを第1シリコン酸化膜とシリコン窒化膜の間に挿入した場合は、第2シリコン酸化形成時のストレスも緩和できる。
【0040】
図5(a)〜図5(e)は本発明の第3の実施例である。まず、シリコン基板51を1000℃ドライ酸素雰囲気にて酸化し第1シリコン酸化膜52を20nm形成する。この時、例えば、1050℃アンモニア雰囲気にて電気炉により第1シリコン酸化膜を窒化酸化膜化し、第1シリコン酸化膜を変えて、窒化酸化膜52を形成する方法もよい。その後、第1シリコン窒化膜を減圧CVD法により160nm程度堆積する。(図5(a)参照)尚、この際、シリコン窒化膜中に、イオン注入や酸素雰囲気による熱処理などにより酸素を導入して、窒化酸化膜化するのも一例である。次に、フォトリソ技術により、フォトレジスト54を素子分離領域が形成される部分が開口されるようにパターニングを行う。(図5(b))。そのフォトレジストをマスクにして、シリコン窒化膜53及び第1シリコン酸化膜52を異方性ドライエッチングにより選択的にエッチングする。その後、フォトレジスト54を剥離した後、アルゴンイオンを100mTorr程度、RFパワー800W程度で約3分程度照射することによって、シリコン窒化膜による側壁膜55を形成する。(図5(c))ただし、このアルゴンプラズマ処理を行う前に、窒化酸化膜化しなかった第1シリコン酸化膜の側壁を窒化酸化膜化してもよい。次に、前記シリコン窒化膜およびその側壁膜をマスクにして、シリコン基板50nm程度を異方性ドライエッチングにより選択的に除去する(図5(d)参照)。ひき続いてシリコン基板を1000℃ウエット酸化雰囲気で熱酸化を行い、素子分離のために酸化膜であるLOCOSとなる第2シリコン酸化膜56を形成する。(図5(e))尚、第2シリコン酸化膜形成時のストレス緩和のために、第1シリコン酸化膜形成後、多結晶シリコンを、例えば、減圧CVD法により、50nm程度堆積、引き続いて、上記のようにシリコン窒化膜を形成するという工程を経るのもよい。
【0041】
上記の第3の実施例では、シリコン基板をエッチングする前にシリコン窒化膜による側壁膜を形成し、その側壁膜をマスクにして、シリコン基板をエッチングするために、同図(b)で行ったパターニングされたフォトレジストよりも、素子分離領域を形成するための開口部分を小さくできる。また、シリコン基板をエッチングした後、第2シリコン酸化膜の形成を行うため、基板の平坦性は向上している。また、第2シリコン酸化膜56の形成時の酸化の際、酸化種がシリコン窒化膜55により直接第1シリコン酸化膜52に到達することを妨げられるため、バーズビークの成長が抑制され、素子能動領域を減少を抑制することができる。また、第1シリコン酸化膜52を窒化酸化膜化した場合では、シリコン基板中を介して到達してくる酸化種による酸化そのものも抑制することができ、バーズビークの伸びはいっそう抑制できる。また、シリコン窒化膜53、第1シリコン酸化膜52をエッチングしたのち、側壁から第1シリコン酸化膜を窒化した場合でも同様な効果が得られる。多結晶シリコンを第1シリコン酸化膜とシリコン窒化膜の間に挿入した場合は、第2シリコン酸化形成時のストレスも緩和できる。
【0042】
図6(a)〜図6(e)は本発明の第4の実施例である。まず、シリコン基板61を1000℃ドライ酸素雰囲気にて酸化し第1シリコン酸化膜62を20nm形成する。この時、1050℃窒素雰囲気にて電気炉により第1シリコン酸化膜を窒化酸化膜化し窒化酸化膜62を形成する方法もよい。その後、シリコン窒化膜63を減圧CVD法により160nm程度堆積する。(図6(a)参照)尚、この際、シリコン窒化膜中に、イオン注入や酸素雰囲気による熱処理などにより酸素を導入して、窒化酸化膜化するのも一例である。次に、フォトリソ技術により、フォトレジスト64を素子分離領域が形成される部分が開口されるようにパターニングを行い、そのフォトレジストをマスクにして、シリコン窒化膜63及び第1シリコン酸化膜62、さらにシリコン基板50nm程度を異方性ドライエッチングにより除去する(図6(b)参照)。この段階で、窒化酸化膜化しなかったシリコン酸化膜62を窒化酸化膜化してもよい。ただし、窒化酸化膜が形成されるのは、露出している第シリコン酸化膜の側壁のみにとどめる。次に、フォトレジスト64を剥離した後、1000℃ドライ酸素雰囲気にて第3シリコン酸化膜67を10nm〜20nm程度形成する。(図6(c))ここでの酸化では、酸化時間が短時間で行われるため、バーズビークはほとんど伸びない。この後、アルゴンイオンを100mTorr程度、RFパワー800W程度で約3分程度照射することによって、側壁膜66を形成する。(図6(d))ひき続いてシリコン基板を1000℃ウエット酸化雰囲気で熱酸化を行い、素子分離のために酸化膜であるLOCOS67を形成する。(図6(e))尚、第2シリコン酸化膜形成時のストレス緩和のために、第1シリコン酸化膜形成後、多結晶シリコンを、例えば、減圧CVD法により、50nm程度堆積、引き続いて、上記のようにシリコン窒化膜を形成するという工程を経るのもよい。
【0043】
上記の第4の実施例では、シリコン窒化膜による側壁膜65を形成する前に、薄く酸化膜をシリコン基板に形成するため、第2シリコン酸化膜形成時のストレスが緩和できる。また、第2シリコン酸化膜形成時の酸化の際、酸化種が直接第1シリコン酸化膜に到達しないため、バーズビークの成長が抑制され、素子能動領域を減少を抑制することができる。また、第1シリコン酸化膜を窒化した場合、シリコン基板を介して到達した酸化種による酸化そのものを抑制できるため、バーズビークの伸びをおさえれる。第3シリコン酸化膜67を窒化した場合も同様の効果が期待できると同時に、ストレス緩衝膜にもなるので、前記と同様にデバイス特性も安定である。また、シリコン基板をエッチングして、第2シリコン酸化膜を形成するため、基板の平坦性に優れている。
【0044】
【発明の効果】
以上説明したように、手段1によれば、従来一般的に行われているLOCOS素子分離法に対して、パッドシリコン酸化膜の薄膜化や窒化膜の厚膜化などの方法によってバーズビークの伸びを抑える方法とは異なるため、シリコン基板のエッチングによる損傷やシリコン基板へのストレス増大による結晶欠陥の発生をさせることなく、バーズビークの低減ができる。
【0045】
また、シリコン窒化膜の側壁膜の形成の際、従来はシリコン窒化膜の堆積と異方性ドライエッチングの2工程を要し形成したが、本発明では、アルゴンプラズマ1工程で側壁膜を形成することができるので、工程数が減少し、低コストで、かつ、短時間で所望形状を確保できるいう効果がある。
【0046】
一方バーズビークの低減による効果そのものとして、素子能動領域に形成される素子のしきい電圧の変動など、狭チャンネル効果などの特性変動を抑制することが可能になり、さらにはデバイスの微細化が可能になる。また、LOCOS形成後の工程によるバーズビークの後退、例えば、ゲート酸化膜前の洗浄によってバーズビークの後退により素子能動領域の湾曲が抑制できるため、ゲート電極形成の際のフォトのフォーカスマージンを稼ぐことができ、結果的にゲート電極の寸法制御性などの向上が期待でき素子や回路の安定性もはかることができる。
【0047】
手段2によれば、手段1の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0048】
手段3によれば、手段1の効果に加え、パッドシリコン酸化膜に代わり、窒化酸化膜を用いるため、酸化種がパッドの膜まで進入してきても酸化そのものを抑制するため、バーズビークの伸びをいっそう抑えられる。
【0049】
手段4によれば、手段3の効果に加え、LOCOS形成時の酸化の際のシリコン基板へのストレスが緩和できるため、結晶欠陥の発生を抑制できる。
【0050】
手段5によれば、手段1の効果に加え、LOCOSをシリコン基板中に半ば埋め込むため、基板の平坦性に優れる。
【0051】
手段6によれば、手段5の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0052】
手段7によれば、手段5の効果に加え、パッドシリコン酸化膜に代わり、窒化酸化膜を用いるため、酸化種がパッドの膜まで進入してきても酸化そのものを抑制するため、バーズビークの伸びをいっそう抑えられる。
【0053】
手段8によれば、手段7の効果に加え、LOCOS形成時の酸化の際のシリコン基板へのストレスが緩和できるため、結晶欠陥の発生を抑制できる。
【0054】
手段9によれば、手段5の効果に加え、シリコン基板エッチングをシリコン窒化膜側壁膜形成後に行うため、フォト時の素子分離寸法をさらに小さくできるため、フォトの抜けが厳しくなるような微細な寸法の素子分離寸法でも、この点を利用して、フォトの抜けを補償することができる。
【0055】
手段10によれば、手段9の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0056】
手段11によれば、手段9の効果に加え、パッドシリコン酸化膜に代わり、窒化酸化膜を用いるため、酸化種がパッドの膜まで進入してきても酸化そのものを抑制するため、バーズビークの伸びをいっそう抑えられる。
【0057】
手段12によれば、手段11の効果に加え、LOCOS形成時の酸化の際のシリコン基板へのストレスが緩和できるため、結晶欠陥の発生を抑制できる。
【0058】
手段13によれば、手段5の効果に加え、シリコン窒化膜の側壁とシリコン基板との間にシリコン酸化膜が存在するため、LOCOS形成時の酸化の際、特に、基板に対して、水平方向シリコン基板へのストレスを緩和できるため、結晶欠陥の発生を抑制することができる。
【0059】
手段14によれば、手段13の効果に加え、更に、シリコン基板へのストレス、特に垂直方向へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0060】
手段15によれば、手段13の効果に加え、パッドシリコン酸化膜に代わり、窒化酸化膜を用いるため、酸化種がパッドの膜まで進入してきても酸化そのものを抑制するため、バーズビークの伸びをいっそう抑えられる。
【0061】
手段16によれば、手段15の効果に加え、更に、いっそうLOCOS形成時の酸化の際のシリコン基板へのストレスが緩和できるため、結晶欠陥の発生を抑制できる。
【0062】
手段17によれば、手段1の効果に加え、バーズビークが形成されやすい部位に限ってパッドシリコン酸化膜が窒化されているため、LOCOS形成時の酸化の際、窒化されたパッドシリコン酸化膜に、酸化種が到達しても、酸化は進まず、バーズビークの伸びは抑えることが可能である。
【0063】
手段18によれば、手段17の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0064】
手段19によれば、手段5の効果に加え、バーズビークが形成されやすい部位に限ってパッドシリコン酸化膜が窒化されているため、LOCOS形成時の酸化の際、窒化されたパッドシリコン酸化膜に、酸化種が到達しても、酸化は進まず、バーズビークの伸びは抑えることが可能である。
【0065】
手段20によれば、手段19の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0066】
手段21によれば、手段9の効果に加え、バーズビークが形成されやすい部位に限ってパッドシリコン酸化膜が窒化されているため、LOCOS形成時の酸化の際、窒化されたパッドシリコン酸化膜に、酸化種が到達しても、酸化は進まず、バーズビークの伸びは抑えることが可能である。
【0067】
手段22によれば、手段21の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【0068】
手段23によれば、手段13の効果に加え、バーズビークが形成されやすい部位に限ってパッドシリコン酸化膜が窒化されているため、LOCOS形成時の酸化の際、窒化されたパッドシリコン酸化膜に、酸化種が到達しても、酸化は進まず、バーズビークの伸びは抑えることが可能である。
【0069】
手段24によれば、手段23の効果に加え、更に、シリコン基板へのストレスの緩和がはかれるため、LOCOS形成時の酸化の際に注意すべきシリコン基板中の結晶欠陥を抑制することができ、より安定したデバイス特性の確保が期待できる。
【図面の簡単な説明】
【図1】従来の第1の半導体装置の製造方法を示す図である。
【図2】従来の第2の半導体装置の製造方法を示す図である。
【図3】本発明の第1の実施例の工程断面図である。
【図4】本発明の第2の実施例の工程断面図である。
【図5】本発明の第3の実施例の工程断面図である。
【図6】本発明の第4の実施例の工程断面図である。
【符号の説明】
11、21、31、41、51、61...シリコン基板
12、22、32、42、52、62...第1シリコン酸化膜もしくは窒化酸化膜
13、23、33、43、53、63...第1シリコン窒化膜
14、24、34、44、54、64...フォトレジスト
15、27、36、46、56、66...第2シリコン酸化膜(LOCOS)
26、35、45、55、65...第2シリコン窒化膜による側壁膜
25...第2シリコン窒化膜
67...第3シリコン酸化膜
Claims (1)
- a)シリコン基板上に第1シリコン酸化膜を形成する工程と、
b)前記第1シリコン酸化膜上にシリコン窒化膜を形成する工程と、
c)フォトリソ法により、フォトレジストをパターニングする工程と、
d)前記フォトレジストのパターンをマスクとして、前記シリコン窒化膜と第1シリコン酸化膜をエッチングする工程と、
e)前記フォトレジスト除去を行い、前記第1シリコン酸化膜の側面に、アルゴンプラズマにより、プラズマ中のアルゴンイオンが前記シリコン窒化膜の上縁部をエッチングし、該エッチングされた窒化物が側壁膜として前記シリコン窒化膜の下縁部に堆積することで、前記シリコン窒化膜の側壁膜を形成する工程と、
f)前記シリコン窒化膜と前記シリコン窒化膜の側壁膜をマスクにして、選択的に酸化を行い第2シリコン酸化膜を形成する工程と、
g)前記シリコン窒化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20399596A JP3826446B2 (ja) | 1996-08-01 | 1996-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20399596A JP3826446B2 (ja) | 1996-08-01 | 1996-08-01 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050692A JPH1050692A (ja) | 1998-02-20 |
JP3826446B2 true JP3826446B2 (ja) | 2006-09-27 |
Family
ID=16483039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20399596A Expired - Fee Related JP3826446B2 (ja) | 1996-08-01 | 1996-08-01 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3826446B2 (ja) |
-
1996
- 1996-08-01 JP JP20399596A patent/JP3826446B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1050692A (ja) | 1998-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2683318B2 (ja) | 半導体素子のフィールド酸化膜形成方法 | |
US5966606A (en) | Method for manufacturing a MOSFET having a side-wall film formed through nitridation of the gate electrode | |
JP3826446B2 (ja) | 半導体装置の製造方法 | |
JPH0817813A (ja) | 半導体装置の製造方法 | |
JP3178416B2 (ja) | 半導体装置の製造方法 | |
US5763316A (en) | Substrate isolation process to minimize junction leakage | |
JPH07211710A (ja) | 半導体デバイスの素子分離膜の形成方法 | |
US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
US6245643B1 (en) | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution | |
JPH07321102A (ja) | 半導体装置の製造方法 | |
JP2707901B2 (ja) | 半導体装置の製造方法 | |
TWI792239B (zh) | 閘介電層的製造方法 | |
JPH07302791A (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
JPH05304143A (ja) | 素子分離領域の形成方法 | |
JP3071133B2 (ja) | 半導体集積回路の製造方法 | |
KR100209226B1 (ko) | 소자분리를 위한 반도체 장치 제조방법 | |
KR100311172B1 (ko) | 반도체소자분리방법 | |
JP2002100670A (ja) | 半導体装置及びその製造方法 | |
KR100418299B1 (ko) | 반도체소자의필드산화막형성방법 | |
KR930006731B1 (ko) | 반도체장치의 소자 분리방법 | |
KR0124643B1 (ko) | 반도체소자의 격리막 형성방법 | |
JP2000340644A (ja) | 半導体装置の製造方法 | |
KR0143579B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR930008540B1 (ko) | 반도체장치의 소자분리방법 | |
JPH1187333A (ja) | 半導体装置の素子分離領域の形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060524 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060626 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |