CN108807389A - 存储器 - Google Patents

存储器 Download PDF

Info

Publication number
CN108807389A
CN108807389A CN201810050025.0A CN201810050025A CN108807389A CN 108807389 A CN108807389 A CN 108807389A CN 201810050025 A CN201810050025 A CN 201810050025A CN 108807389 A CN108807389 A CN 108807389A
Authority
CN
China
Prior art keywords
layer
grid
low power
conductive
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810050025.0A
Other languages
English (en)
Other versions
CN108807389B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201810050025.0A priority Critical patent/CN108807389B/zh
Publication of CN108807389A publication Critical patent/CN108807389A/zh
Application granted granted Critical
Publication of CN108807389B publication Critical patent/CN108807389B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种存储器，字线包括位于所述有源区中的栅极和位于隔离区中的导电层，栅极和导电层相互连接，在对应字线位置且靠近栅极下方的衬底的隔离区中还形成有微沟槽，微沟槽中填充有导电层，从而使填充有导电层的微沟槽和有源区中的衬底在高度方向上至少部分空间重叠。当存储晶体管导通时，在微沟槽与有源区衬底空间重叠的衬底区域中也能够形成一导电区域，导电区域构成了导电沟道的一部分，这相当于增加了导电沟道的宽度，有利于提高存储晶体管的驱动电流和导通电流。

Description

存储器
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑器 件、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的 比例。存储器中通常包括多个存储单元，所述存储单元例如为存储晶体管。
随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已 成为一种趋势。然而，在元件尺寸缩减的要求下，存储晶体管的导电沟道 的宽度也会随之缩减，进而使得存储晶体管的驱动电流和导通电流下降。
发明内容
本发明的目的在于提供一种存储器，以解决现有的存储器中的存储晶 体管的驱动电路和导通电流下降的问题。
为解决上述技术问题，本发明提供一种存储晶体管，包括：
衬底，所述衬底上定义有多个形成有存储晶体管的有源区和位于所述 有源区外围的隔离区；
字线，包括位于所述有源区上的栅极和位于所述隔离区上的导电层，所 述栅极和所述导电层相互连接；以及，
微沟槽，位于所述隔离区的对应字线位置中且靠近所述衬底的所述栅 极下方，所述导电层更填充于所述微沟槽中。
可选的，所述存储器还包括：
沟槽隔离结构，形成在所述隔离区的衬底中；其中，在所述隔离区的 对应字线的位置中，所述导电层形成在所述沟槽隔离结构上，所述微沟槽 位于所述沟槽隔离结构靠近所述栅极的侧壁上。
可选的，所述沟槽隔离结构包括：
隔离沟槽，形成在所述衬底中；以及，
介电材料，形成在所述隔离沟槽中；
其中，所述微沟槽形成在所述介电材料对应字线且靠近所述栅极的位 置中，所述导电层形成在所述介电材料上。
可选的，所述介电材料包括：
第一介质层，形成在所述隔离沟槽的底部和侧壁上，所述微沟槽形成 在所述第一介质层中；以及，
第二介质层，形成在所述第一介质层上；以填充所述隔离沟槽；
其中，在所述沟槽隔离结构的对应字线位置中，所述第一介质层低于 所述第二介质层，使所述第二介质层和所述隔离沟槽的侧壁之间形成一凹 陷区域，以构成所述微沟槽；
所述沟槽隔离结构在非对应字线位置中，所述第一介质层的最大高度 位置低于所述隔离沟槽的顶部位置，所述第二介质层覆盖所述第一介质层 并填充所述隔离沟槽，所述第二介质层和所述第一介质层为不同刻蚀选择 比的材质。
可选的，所述沟槽隔离结构在对应字线位置中形成有导电沟槽，所述 微沟槽和所述导电沟槽均形成在所述介电材料中，所述微沟槽位于所述导 电沟槽靠近所述栅极一侧的下方，所述导电沟槽和所述微沟槽连通，所述 微沟槽的深度为所述导电沟槽的深度的0.1％～50.0％。
可选的，所述有源区包括源极掺杂区和漏极掺杂区，所述存储晶体管 为沟槽晶体管，具有位于所述源极掺杂区和所述漏极掺杂区之间的栅极沟 槽，所述栅极沟槽形成在所述有源区的所述衬底中，所述栅极位于所述栅 极沟槽中。
可选的，在高度方向上的，所述栅极的表面低于所述衬底对应所述源 极掺杂区和所述漏极掺杂区的表面。
可选的，所述栅极包括：
栅介质层，形成在所述栅极沟槽的底部和侧壁；
功函数层，形成在所述栅介质层上；
栅极电极层，形成在所述功函数层上并填充所述栅极沟槽。
可选的，所述功函数层低于所述栅极电极层，使所述栅极电极层的接 触表面包括所述栅极电极层的上表面和未被所述功函数层包围的侧表面。
可选的，如权利要求1所述的存储器，其特征在于，另包括沟槽隔离结 构，形成在所述隔离区在对应字线位置中，所述导电层形成在所述沟槽隔 离结构上，所述微沟槽位于所述沟槽隔离结构靠近所述栅极的侧壁上；
所述沟槽隔离结构包括：
隔离沟槽，形成在所述衬底中；以及，
介电材料，形成在所述隔离沟槽中；
其中，所述微沟槽形成在所述介电材料对应字线且靠近所述栅极的位 置中，所述导电层形成在所述介电材料上；
所述沟槽隔离结构在对应字线位置中形成有导电沟槽，所述微沟槽和 所述导电沟槽均形成在所述介电材料中，所述微沟槽位于所述导电沟槽靠 近所述栅极一侧的下方，所述导电沟槽和所述微沟槽连通；
所述栅极包括：
栅介质层，形成在所述栅极沟槽的底部和侧壁；
功函数层，形成在所述栅介质层上；以及，
栅极电极层，形成在所述功函数层上并填充所述栅极沟槽；
所述栅介质层和所述功函数层除了形成于所述栅极沟槽内，更形成于 在所述导电沟槽内的所述介电材料上。
即，本发明提供的存储器中，在对应字线位置的隔离区中形成有微沟 槽，并且所述微沟槽靠近栅极下方的衬底，使所述微沟槽和所述有源区衬 底在高度方向上存在空间重叠。从而当存储晶体管导通时，在微沟槽与有 源区衬底空间重叠的衬底中也能够形成一高度方向上的导电区域，增加了 导电沟道的宽度，有利于提高存储晶体管的驱动电流和导通电流。并且， 本发明提供的存储器中，所述微沟槽时形成在隔离区中，并利用有源区在高度方向上的衬底区域，并不需要额外增加隔离区和有源区的尺寸，能够 在不改变存储器尺寸的基础上，扩展导电沟道的宽度，改善存储器器件的 性能。
附图说明
图1为本发明一实施例中的存储器的俯视图；
图2为图1所示的本发明一实施例中的存储器沿AA’方向的剖面图；
图3为图1所示的本发明一实施例中的存储器沿BB’方向的剖面图；
图4为图1所示的本发明一实施例中的存储器在CC’区域的局部放大俯 视图；
图5为图1所示的本发明一实施例中的存储器沿DD’方向上的剖面图；
图6为本发明一实施例中的存储器的形成方法的流程示意图；
图7为本发明一实施例中的存储器的形成方法在执行步骤S100时的存 储器的俯视图；
图8a-8c为图7所示本发明一实施例中的存储器的形成方法在执行步骤 S100的过程中沿AA’和BB’方向的剖面示意图；
图9为本发明一实施例中的存储器的形成方法执行步骤S200的流程示 意图；
图10为本发明一实施例中的存储器的形成方法在执行步骤S200时的 俯视图；
图11为图10所示的本发明一实施例中的存储器的形成方法在执行步 骤S200过程中沿AA’和BB’方向上的剖面示意图；
图12为本发明一实施例中的存储器的形成方法在执行步骤S300时的 俯视图；
图13a和图13b为图12所示的本发明一实施例中的存储器的形成方法 在执行步骤S300过程中沿AA’和BB’方向上的剖面示意图；
其中，附图标记如下：
1-衬底；
10-有源区；
100-存储晶体管；
110-源极掺杂区；
120-漏极掺杂区；
130-栅极；
130a-栅极沟槽；
131-栅介质层；
132-功函数层；
133-栅极电极层；
140-导电沟道；
150-阱区；
20-隔离区；
210-沟槽隔离结构；
212-隔离沟槽；
211-介质材料；
211a-第一介质层；
211b-第二介质层；
220-导电层；
230-微沟槽；
240-导电沟槽；
30-字线；
Z1-微沟槽深度；
Z2-导电沟槽深度；
Z3-沟槽隔离结构深度；
Z4-掩膜盖层厚度；
Z5-栅极表面与对应源极掺杂区/漏极掺杂区的衬底表面的高度差。
具体实施方式
承上所述，为了提高存储器元件的密集程度，需相应的缩减存储晶体 管中的导电沟道的尺寸，从而会对存储晶体管的驱动电流和导通电流造成 影响。因此，在提高器件密集度的基础上，如何提高存储晶体管的驱动电 流和导通电流以进一步改善存储器性能至关重要。
为此，本发明提供了一种存储器，包括：
衬底，所述衬底上定义有多个形成有存储晶体管的有源区和位于所述 有源区外围的隔离区；
字线，包括位于所述有源区上的栅极和位于隔离区上的导电层，所述 栅极和所述导电层相互连接；以及
微沟槽，位于所述隔离区的对应字线位置中且靠近所述衬底的所述栅 极下方，所述导电层更填充于所述微沟槽中。
本发明提供的存储器中，在对应字线位置且靠近有源区的隔离区中形 成有微沟槽，并且所述微沟槽中填充有与有源区中栅极连接的导电层，因 此，存储晶体管导通时，在微沟槽在靠近栅极下方的衬底中能够产生一高 度方向上的导电区域，所述导电区域构成存储晶体管的导电沟道的一部分， 这相当于增加了导电沟槽的宽度，有利于提高存储晶体管的驱动电路和导 通电流。即，所述微沟槽是形成在靠近栅极的隔离区中，不需要额外增加 有源区和隔离区的尺寸，并且，利用有源区在高度方向的衬底区域，进一 步拓宽所述导电沟道的宽度，从而可在不改变存储器尺寸的基础上，有效 提高存储器的性能。
以下结合附图和具体实施例对本发明提出的存储器作进一步详细说 明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均 采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说 明本发明实施例的目的。
图1为本发明一实施例中的存储器的俯视图，如图1所示，所述存储 器包括一衬底1，所述衬底1上定义有多个有源区10和位于所述有源区10 外围的隔离区20。其中，多个所述有源区10呈阵列式排布，在相邻的有 源区10之间形成有所述隔离区20，通过所述隔离区20使各个有源区10 之间相互独立，避免有源区10之间相互干扰。进一步的，在所述有源区10中形成有存储晶体管100，所述存储晶体管100包括源极掺杂区110、 漏极掺杂区120和栅极130。
继续参考图1所示，所述存储器还包括字线30，所述字线30包括位 于有源区10上的栅极130和位于隔离区20上的导电层220，即，若干栅 极130和导电层220相互连接构成所述字线30的至少一部分。因此，可以 理解的是，在对应字线的位置中，靠近有源区的区域即为靠近栅极的区域。 其中，所述字线30和所述有源区10的延伸方向呈特定角度设置，例如，所述字线30的延伸方向和所述源区10的延伸方向的夹角θ为90°～130°等， 通过使有源区10以相对于所述字线30倾斜排布，从而有利于提高有源区 10的排布密度，提高存储器件的密集程度。
需要说明的是，本发明所揭示的内容中所称的方位“上”及“下”仅是用来 表示相对的位置关系，并非限定为“上方”及“下方”，还可指代“内”。比如，栅 极位于有源区上，即可以理解为栅极位于有源区上方，也可以理解为栅极 位于有源区中(内)。
图2为图1所示的本发明一实施例中的存储器沿AA’方向的剖面图。结 合图1和图2所示，所述存储器还包括微沟槽230，位于所述隔离区20的 对应字线位置中且靠近所述衬底1的所述栅极130下方，所述导电层220 进一步填充于所述微沟槽中。即，在对应字线位置，且靠近存储晶体管的 栅极130下方的衬底的隔离区20中形成有所述微沟槽230，所述微沟槽230 中填充有所述导电层220，应当理解，构成字线30的导电层220中也包括 填充于微沟槽230中的导电层。即，所述微沟槽230位于对应字线位置的 隔离区20中且靠近所述栅极130下方的衬底1，从而使所述微沟槽230和 栅极130下方的衬底在高度方向上至少部分空间重叠(在高度方向上空间 重叠，可以理解为：在高度方向上的部分区间内，同时具有所述微沟槽和 栅极下方的衬底)。如此一来，当所述存储晶体管导通时，在所述微沟槽与 栅极下方的衬底(有源区衬底)空间重叠的衬底中能够形成一高度方向上 的导电区域，构成存储晶体管的导电沟道的一部分。
本文中，所述高度方向是指栅极130的高度方向，即垂直于衬底1表 面的方向。本实施例中，在确保微沟槽230中的导电层220能够与有源区 衬底1隔离的基础上，使微沟槽230紧邻栅极130下方的衬底设置，该微 沟槽230的宽度(沿字线长度方向的尺寸)并不作限制，只要不影响隔离 区20的隔离功能即可。
参考图2所示，当存储晶体管100被字线30寻址而导通时，位于栅极130下方的衬底1中会形成第一导电区域a；同时，在填充有导电层的微沟 槽230靠近栅极130一侧的衬底1中会形成第二导电区域b，所述第一导 电区域a和第二导电区域b共同构成存储晶体管的导电沟道140。图2中， 所述源极掺杂区110和所述漏极掺杂区120分别位于所述栅极130在垂直 于纸面方向上的两侧，因此，所述导电沟道140中电流的导通方向至少包 括垂直于纸面的方向。也就是说，所述导电沟道140的截面积包括对应于 栅极130下方的水平方向(字线长度方向)上的第一导电区域a的面积以 及对应微沟槽230一侧的深度方向(栅极高度方向)上的第二导电区域b 的面积。
应当认识到，与微沟槽230对应的衬底中能够形成导电区域b，以增 加存储晶体管的导电沟道140的宽度。即相当于，所述微沟槽230能够充 当与栅极类似的功能，从而可在有源区的衬底中形成导电区域b，并构成 了导电沟道140的一部分，用于实现源极掺杂区110和漏极掺杂区120之 间的电流流通。也就是说，对应微沟槽230所形成的导电区域b相应的沿 着源极掺杂区110至漏极掺杂区120的方向延伸(或者也可以理解为，沿 着漏极掺杂区120至源极掺杂区110的方向延伸)，如此方可实现源极掺杂 区110和漏区掺杂区120之间的电流流通。基于此，所述微沟槽230中， 则至少具有沿着源极掺杂区110至漏区掺杂区120方向延伸的部分，从而 能够形成用于实现源极掺杂区110和漏极掺杂区120之间电流流通的导电 区域b。
可见，位于微沟槽230中的导电层220也能够起到栅极的作用，从而 可利用有源区在深度方向上的衬底区域，进一步增加一导电区域以构成导 电沟道140的一部分，这相当于了增加了导电沟道140的宽度，有利于提 高存储晶体管的导通电流。
进一步的，所述存储器还包括沟槽隔离结构210，形成在所述隔离区 20的衬底1中。本实施例中，形成有沟槽隔离结构210的区域即定义为隔 离区20。其中，在所述隔离区20对应字线位置中，所述导电层220形成 在所述沟槽隔离结构210上，所述微沟槽230位于所述沟槽隔离结构210 靠近栅极130的侧壁上。
继续参考图2所示，本实施例中，所述沟槽隔离结构210包括隔离沟 槽212以及介电材料211，所述隔离沟槽212形成在所述衬底1中，所述 介电材料211填充在所述隔离沟槽212中。其中，所述微沟槽230形成在 介电材料211对应字线且靠近所述栅极130的位置中，并使所述导电层220 形成在所述介电材料211上并填充所述微沟槽230。
如上所述，所述第二导电区域b包括所述微沟槽230在靠近栅极130 一侧的衬底区域。具体的说，当在隔离区20中，与栅极130下方的衬底在 高度方向上存在空间重叠的仅为微沟槽230时，即相当于在对应字线位置 的隔离区20中，与有源区衬底在高度方向上存在空间重叠的导电层220仅 包括位于微沟槽230中的导电层220，则所述第二导电区域b仅包括微沟 槽230在靠近栅极130一侧的衬底区域。显然，在对应字线位置的隔离区 20中，还可通过进一步增加导电层220在高度方向上与有源区衬底的空间 重叠面积，从而可增加导电层220在深度方向上所覆盖的衬底面积，当存 储晶体管导通时，可增加第二导电区域b的面积，使存储晶体管的导电沟 道140进一步加宽。
本实施例中，所述沟槽隔离结构210在对应字线30位置中还形成有导 电沟槽240，所述导电沟槽240和所述微沟槽230可均形成在所述介电材 料211中，所述微沟槽230位于所述导电沟槽240靠近栅极一侧的下方。 可以理解的是，在对应字线位置的隔离区20中，所述介质材料211仅形成 在所述隔离沟槽212靠近底部的区域，所述隔离沟槽212靠近顶部的区域 则填充导电层220，从而使所述导电层220在深度方向上所覆盖的有源区 的衬底区域不仅包括微沟槽230内的导电层对应的衬底区域，还包括位于 导电沟槽240内的导电层所对应的衬底区域。
具体参考图2所示，当所述存储晶体管100导通时，栅极130下方的 衬底1中形成水平方向上的第一导电区域a，位于导电沟槽240和微沟槽 230中的导电层220在靠近栅极130一侧的衬底1中形成深度方向上的第 二导电区域b，构成存储晶体管100的导电沟道140。此外，由于在隔离区 20中形成有沟槽隔离结构210，所述沟槽隔离结构210延伸至衬底1内部，并且其深度远远大于导电沟道140的深度，从而可避免对其他存储晶体管 造成影响。进一步，所述沟槽隔离结构210在衬底1中延伸深度可根据实 际所形成的存储器结构进行调整。
具体参考图2所示，所述隔离沟槽212的底部位于第一深度位置D1。 在对应字线位置的隔离区中，所隔离沟槽212的顶部位于第二深度位置D2， 所述介质材料211的表面位于第三深度位置D3，所述微沟槽230由第三深 度位置D3延伸至第四深度位置D4，所述导电沟槽240由第二深度位置D2 延伸至第三深度位置D3。即，所述微沟槽230的深度值Z1＝D3高度值-D4 高度值；所述导电沟槽240的深度值Z2＝D2高度值-D3高度值。结合图1 和图2所示，本实施例中，所述存储晶体管100的栅极130和所述导电层 220连接构成字线30，在对字线30寻址时，为提高所述存储器的性能，可 根据实际需求，调整所述导电沟槽240的深度值Z2，使位于沟槽隔离结构 210中的导电层220的厚度维持在预定的范围内。此外，还可对所述微沟 槽230的深度值Z1进行调整，以在确保所述存储器的性能的基础上，提高 所述存储晶体管的导通电流。例如，所述微沟槽230的深度值Z1可以为第 二深度位置D3至所述隔离沟槽的顶部位置D2之间的高度差值的 0.1％～50.0％，即，Z1＝(0.1％～50.0％)*Z2。或者可直接设定所述微沟槽230 的深度值Z1小于等于38nm。
作为具体的示例，所述介质材料211进一步包括第一介质层211a以及 第二介质层211b，所述第一介质层211a形成在所述隔离沟槽212的底部 和侧壁上(仅覆盖隔离沟槽212的底部和侧壁，并不填满隔离沟槽212)， 所述第二介质层211b形成在所述第一介质层211a上，所述第一介质层211a 以及第二介质层211b共同填满所述隔离沟槽212。所述微沟槽230形成在 所述第一介质层211a中，即，所述微沟槽230从所述第一介质层211a的 表面向下延伸。
其中，在所述沟槽隔离结构210对应字线位置中，所述第二介质层211b 的表面位于第三深度位置D3，即，在第二介质层211b上方的隔离沟槽212 构成导电沟槽240；而在所述沟槽隔离结构210非对应字线位置中，所述 第一介质层211a的最大高度位置低于所述隔离沟槽212的顶部位置(即， 第二深度位置D2)，并且所述第二介质层211b覆盖所述第一介质层211a 并填充所述隔离沟槽212。沟槽隔离结构210非对应字线位置的结构将在 后续进行详细说明。
进一步的，沟槽隔离结构210在对应字线位置中，所述第二介质层211b 的高度大于所述第一介质层211a的高度，此时，所述第二介质层211b与 所述隔离沟槽212的侧壁之间存在有一凹陷区域，所述凹陷区域即可构成 所述微沟槽230。本实施例中，通过采用两种不同介质层，并且两种介质 层具有不同的刻蚀选择比，从而在对两种介质层进行刻蚀时，刻蚀速率较 快的介质层中会相应的形成凹陷。即，本实施例中，第一介质层211a采用 具有较快刻蚀速率的材质形成，第二介质层211b采用具有较慢的刻蚀速率 的材质形成，应当理解，此处“较快刻蚀速率”是指与“较慢刻蚀速率”比较而 言，只要第一介质层211a的刻蚀速率大于第二介质层211b的刻蚀速率， 均可认为第一介质层211a的刻蚀速率为较快刻蚀速率，第二介质层211b 的刻蚀速率为较慢刻蚀速率。例如，所述第一介质层211a的材质可以为氧 化硅(SiO)，所述第二介质层211b的材质可以为氮化硅(SiN)。此外，本 领域技术人员应当认识到，形成微沟槽230时，其形貌、深度和开口的大 小均可根据实际需求进行调整，例如可通过调整刻蚀工艺或者调整所述第 一介质层和所述第二介质层的厚度等来调整微沟槽230的形貌、深度和开 口的大小，此处不做限定。
图3为图1所示的本发明一实施例中的存储器沿BB’方向的剖面图，即， 图3示出了源极掺杂区/漏极掺杂区和非对应字线位置的隔离区的结构。结 合图1和图3所示，在BB’方向上，有源区10中形成有存储晶体管100的 源极掺杂区/漏极掺杂区，隔离区20中形成有隔离结构210。与图2所示的 沿AA’方向的剖面结构相比，在图3所示的沿BB’方向的剖面结构中，隔离 区20中仅形成有沟槽隔离结构210而并没有形成导电层。
参考图3所示，在非对应字线位置的隔离区20中，不需要形成导电层， 进而也不需要对介质材料210进行刻蚀。如上所述，介质材料210包括第 一介质层211a和第二介质层211b。其中，在非对应字线位置的沟槽隔离 结构210中，第一介质层211a形成在所述隔离沟槽的底部和侧壁，并且所 述第一介质层211a的最大高度位置低于所述隔离沟槽212的顶部位置，所 述第二介质层211b形成在所述第一介质层211a上并与第一介质层211a共 同填充所述隔离沟槽212。可见，在所述隔离沟槽212靠近顶部的区域中， 其侧壁上没有形成第一介质层211a，而是完全填充第二介质层211b以覆 盖第一介质层211a，即，靠近隔离沟槽210顶部的第二介质层211b可构 成一掩膜盖层，从而，在后续的工艺中(例如，刻蚀工艺)，能够对第一介 质层211a进行保护，避免隔离沟槽中的介质材料211被消耗，确保沟槽隔 离结构210的隔离效果。
因此，如上所述，当采用两者具有不同刻蚀速率的介质材料时，一方 面可利用不同的刻蚀选择比，而通过一次刻蚀形成微沟槽，同时所形成的 微沟槽230自对准的形成在隔离沟槽212的侧壁上，从而使对应字线位置 且靠近栅极130一侧的沟槽隔离结构210中形成有所述微沟槽230；另一 方面，在非对应字线位置的沟槽隔离结构210中，还可利用第二介质层在 第一介质层上形成一掩膜盖层，保护隔离沟槽212中的介质材料211。
此外，结合图2和图3所示，由于图2所示的对应字线位置的沟槽隔 离结构210中还形成有导电沟槽240和微沟槽230，因此在对应字线位置 的隔离区中的结构和非对应字线位置的隔离区中的结构存在差异。
进一步的，可通过调整所述第一介质层211a的最大高度位置，进而改 变所述掩膜盖层的厚度，从而在执行刻蚀工艺以形成微沟槽230时，可调 整所形成的微沟槽230的高度位置。其中，所述掩膜盖层的厚度可根据所 述沟槽隔离结构210的深度进行调整，例如，可使所述掩膜盖层的厚度为 图3所示的沟槽隔离结构210的深度的0.1％～50％。
图4为图1所示的本发明一实施例中的存储器在CC’区域的局部放大 图，图5为图1所示的本发明一实施例中的存储器沿DD’方向上的剖面图。 即，图4示出了一个存储晶体管的结构示意图，图5示出了所述存储晶体 管在沿着导电沟道中电流的流通方向的剖面示意图。需说明的是，为便于 理解，图4中并未完全示出CC’区域中的所有结构，而是对部分结构进行简 化，例如，图4中的栅极130仅示出了栅极电极层，应当理解的是，在所 述栅极电极层和衬底之间还可进一步包括栅介质层，再进一步还可包括功 函数层；以及，在图4中，位于C侧示出了漏极掺杂区和沟槽隔离结构， 而在C’侧仅示出了源极掺杂区的结构。
结合图4和图5所示，本实施例中，所述存储晶体管为沟槽晶体管， 所述栅极130位于所述源极掺杂区110和所述漏极掺杂区120之间的栅极 沟槽130a中，所述栅极沟槽130a形成在所述有源区10的衬底1中。即， 所述栅极130可以采用沟槽栅极，从而在沿着电流的导通方向上(即，源 极掺杂区110至漏极掺杂区的电流流通方向)可形成U型的导电沟道，从而提高了导电沟道的长度。如此一来，随着存储器尺寸的缩减，即使源极 掺杂区110和漏极掺杂区120之间的绝对距离缩减，然而，由于所形成的 导电沟道为U型沟道，从而可有效改善存储晶体管的短沟道效应。
本实施例中，在对应字线位置的隔离区20中还形成有导电沟槽240， 所述导电沟槽240、微沟槽230和所述栅极沟槽130a连通，构成字线沟槽， 进而可同时形成字线材料以制备出字线30。进一步的，所述栅极沟槽130a 的底部位置与所述导电沟槽240的顶部位置齐平或接近齐平。也就是说， 所述导电沟槽240的深度位置低于所述栅极沟槽130a的深度位置，从而 使导电沟槽240在高度方向上与栅极沟槽130a下方的衬底1之间具有空间 重叠区域。
接着结合图2～图5所示，所述栅极130形成在栅极沟槽130a中，并 且，在高度方向上，所述栅极130的表面低于所述衬底1对应所述源极掺 杂区110和所述漏极掺杂区120的表面。相应的，所述栅极130的上表面 也不高于靠近源极掺杂区/漏极掺杂区的沟槽隔离结构210的顶部位置(即， 图3所示的沿BB’方向的沟槽隔离结构210中的第五深度位置D5)。本实施 例中，所述栅极130的上表面低于所述源极掺杂区110和所述漏极掺杂区 120的上表面，以及，所述栅极130的上表面与所述导电层220的上表面 齐平或接近齐平，也就是说，所述导电层220的上表面也低于所述源极掺 杂区110和所述漏极掺杂区120的上表面。因此，结合图2、图3和图4 所示可以发现，在对应字线位置的结构的整体高度低于非对应字线位置的 结构的整体高度。
具体参考图2～图4所示，与图2所示的沿AA’方向的隔离区的结构相 比，在图3所示的沿BB’方向的隔离区的结构中，其顶部高度大于所述图2 所示的隔离区结构的顶部高度。即，图2所示的隔离区中其顶部位于第二 深度位置D2，图3所示的隔离区中其顶部位于第五深度位置D5，第五深 度位置D5高于所述第二深度位置D2，并且，第五深度位置D5也是图3 所示的隔离沟槽212的顶部位置，因此，在非对应字线位置的隔离区中， 隔离沟槽121的深度值Z3＝D5的高度值-D1的高度值。以及，在非对应字 线位置的沟槽隔离结构210中，第一介质层211a的最大高度位置位于第六 深度位置D6，因此，所述掩膜盖层的厚度值Z4＝D5的高度值-D6的高度值， 相应的，本实施例中，所述掩膜盖层的厚度值Z4＝(0.1％～50％)Z3。
进一步的，参考图2、图4和图5所示，所述栅极130包括栅介质层 131、功函数层132以及栅极电极层133。所述栅介质层131形成在所述栅 极沟槽130a的底部和侧壁。所述功函数层132形成在所述栅介质层131上。 所述栅极电极层133形成在所述功函数层132上并填充所述栅极沟槽。所 述栅介质层131例如为氧化氧和/或氮化层；所述功函数层132例如为氮化 钛(TiN)、硅化钛(SiTi)或硅化钴(CoSi)等；所述栅极电极层133例如 为钨(W)或铝(Al)等。
本实施例中，所述栅极电极层133和所述导电层220连接，并且所述 栅极电极层133和所述导电层220可采用相同的导电材料形成，从而使所 述栅极电极层133和所述导电层220能够同时形成。此外，在所述隔离区 20中，导电层220的下方也可相应的形成有绝缘层，通过所述绝缘层使导 电层220和所述衬底1隔离。进一步的，所述绝缘层和所述栅介质层131 可同时形成，例如可采用热氧化工艺形成。类似的，在所述隔离区20中也 可同样的形成有功函数层，位于隔离区20中的功函数层形成在导电沟槽和 微沟槽的底部和侧壁上，即所述功函数层位于绝缘层和介电材料层上。
继续参考图4和图5所示，所述源极掺杂区110和所述漏极掺杂区120 分别位于所述栅极130的两侧。根据不同导电类型的存储晶体管，所述源 极掺杂区110和漏极掺杂区120中掺杂相应导电类型的离子，例如所述存 储晶体管为N型晶体管时，则所述源极掺杂区110和漏极掺杂区120中的 掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子。进一 步的，在所述有源区10的衬底1中还形成有一阱区150，所述源极掺杂区 110和所述漏极掺杂区120均形成在所述阱区150中，当存储晶体管导通 时，能够在阱区150中形成导电沟道140。其中，所述阱区150在衬底1 中的掺杂深度(深度方向)大于所述微沟槽230的深度，进一步的，所述 阱区150在水平方向上延伸至隔离区20和有源区20的边界区域。本实施例中，所述存储晶体管为N型晶体管，相应的，所述阱区150中的掺杂离 子为P型离子，例如为硼(B)离子。
重点参考图4和图5所示，本实施例中，所述栅极130的表面低于对 应源极掺杂区110/漏极掺杂区120的衬底表面，以减少了栅极130覆盖源 极掺杂区/漏极掺杂区的面积，从而可有效改善电场变化而产生结电流现 象。然而，应当认识到，虽然所述栅极130的表面低于源极掺杂区110和 所述漏极掺杂区120的衬底表面，但是所述栅极130和所述源极掺杂区110 和所述漏极掺杂区120之间仍然存在有空间重叠的区域，即，所述源极掺 杂区110和所述漏极掺杂区120的掺杂深度低于所述栅极130的表面，以 确保所述存储晶体管能够正常运行。
进一步的，所述栅极130中的功函数层132低于所述源极掺杂区/漏极 掺杂区的衬底，从而使功函数层132与所述源极掺杂区/漏极掺杂区之间的 距离增加，有利于防止功函数层132在源极掺杂区/漏极掺杂区之间发生栅 至漏极掺杂区泄露(gated-induce drainleakage，GIDL)。
优选的方案中，在所述栅极130表面低于对应源极掺杂区/漏极掺杂区 的衬底表面的基础上，使所述栅极电极层133进一步高于所述功函数层 132，即，所述栅极电极层133从所述功函数层132所包围的区域中凸出设 置(栅极电极层133与功函数层132具有高度差)，如此一来，可使栅极电 极层133用于与后续的结构实现接触连接的表面积不仅包括栅极电极层 133上表面的面积，还包括栅极电极层133未被功函数层132包围的侧表 面的面积，从而可有效增大所述栅极电极层130的接触表面积，有利于降 低接触电阻。其中，所述栅极电极层133和所述功函数层132之间的高度 差例如为所述栅极电极层133和所述源极掺杂区/漏极掺杂区的高度差的0.01％～15.0％。
根据如上所述的存储器，以下介绍一种形成所述存储器的方法，具体 参考图6所示，所述存储器的形成方法包括：
步骤S100，提供一衬底，所述衬底上定义有用于形成存储晶体管的有 源区以及位于所述有源区外围的隔离区；
步骤S200，形成微沟槽在所述隔离区对应字线位置且靠近所述有源区 中；即，在对应字线位置且靠近有源区的隔离区中形成微沟槽，从而可使 所述微沟槽和所述有源区的衬底在高度方向上至少部分空间重叠；
步骤S300，形成栅极在所述有源区中，并形成导电层在所述隔离区对 应字线位置中，所述导电层填充所述微沟槽。在所述有源区中形成栅极， 以构成存储晶体管的栅极，以及在对应字线位置的隔离区中形成导电层， 使所述栅极和所述导电层连接进而构成字线。
下面以具体的实施例并结合图6、图7和图8a-8c所示，对本发明中的 存储器的形成方法进行详细说明。其中，图7为本发明一实施例中的存储 器的形成方法在执行步骤S100时的存储器的俯视图，图8a-8c为图7所示 本发明一实施例中的存储器的形成方法在执行步骤S100的过程中沿AA’和 BB’方向的剖面示意图。
首先，执行步骤S100，具体参考图7和图8a-图8c所示，提供一衬底 1，所述衬底1上定义有用于形成存储晶体管的有源区10以及位于所述有 源区10外围的隔离区20。
进一步的，在所述隔离区20中形成有沟槽隔离结构210。本实施例中， 形成有沟槽隔离结构210的区域即定义为隔离区20，以通过沟槽隔离结构 210使相邻有源区10之间相互隔离。其中，所述沟槽隔离结构210包括一 隔离沟槽212和填充所述隔离沟槽212的介质材料。
本实施例中，采用两种不同的介质材料填充所述隔离沟槽212，以便 于在后续形成微沟槽时，能够实现自对准的将所述微沟槽形成隔离区20的 边界区域，从而使微沟槽靠近有源区10。具体的，所述沟槽隔离结构210 的形成方法可参考图8a-8c所示，具体的：
步骤一，参考图8a所示，形成隔离沟槽212在所述衬底1的所述隔离 区20中，所述隔离沟槽212的深度Z3可根据实际需求调整；其中，在所 述隔离区20的衬底1中形成隔离沟槽212方法例如为：首先，在衬底1上 形成图形化的硬掩膜层，所述图形化的硬掩膜层覆盖所述有源区10的衬 底，并暴露出隔离区20的衬底；接着，对暴露出的衬底1执行刻蚀工艺，以在隔离区20中形成所述隔离沟槽212，所述刻蚀工艺可以为干法蚀刻； 所述图形化的硬掩膜层可在刻蚀工艺中被消耗掉，或者，对暴露出的衬底 1执行刻蚀工艺后单独去除所述图形化的硬掩膜层；
步骤二，继续参考图8a所示，形成第一介质层211a在所述隔离沟槽 212的侧壁和底部上；具体的，可通过气相沉积工艺，在所述隔离沟槽212 的侧壁和底部上沉积第一介质层211a的介质材料，以形成第一介质层 211a，，本实施例中，所述第一介质层211a的介质材料为氧化硅；
步骤三，参考图8c所示，形成第二介质层211b在所述第一介质层211a 上，所述第二介质层211b填充所述隔离沟槽212，以形成沟槽隔离结构210； 类似的，在所述第一介质层211a上形成第二介质层211b时，也可通过气 相沉积工艺沉积第二介质层211b的介质材料；进一步的，在沉积所述第二 介质层211b的介质材料后，还可进一步对其执行平坦化处理，所述平坦化 处理例如为化学机械平坦化处理或者等离子蚀刻等。本实施例中，所述第二介质层211a的介质材料为氮化硅。
进一步的，在沉积所述第一介质层211a和第二介质层211b之后，还 包括对所述第一介质层211a和所述第二介质层211b执行致密化处理 (densification)，以增加介质材料的致密性，确保沟槽隔离结构210的隔离 效果，以及强化其机械强度。本实施例中，在沉积完第一介质层211a和第 二介质层21b的介质材料后，执行第一次致密化处理，不仅能够提高介质 材料的致密性，同时还可有效释放第一介质层和第二介质层中的应力，提 高所述第一介质层和第二介质层的机械强度；以及，在对所述第二介质层 211b执行平坦化处理的同时，或者在执行平坦化处理之后，还包括执行第 二次致密化处理。具体的，所述第一次致密化处理和所述第二次致密化处 理可均为高温热退火工艺，所述高温热退火工艺的制程温度例如为800℃ ～1200℃。在具体实施过程中，在第二次致密化处理中高温热退火工艺的温 度也可以大于第一次致密化处理中高温热退火工艺的温度。此外，在执行 高温热退火工艺时还可进一步通入臭氧(O3)和/或一氧化碳(CO)等强 反应性气体。当然，所述第一次致密化处理和所述第二次致密化处理也可 以是结合高能光线激化和所述热退火工艺实现，所述高能光线例如为紫外 光(UV)或激光(laser)等。
重点参考图8b和图8c所示，优选的方案中，在执行步骤二之后，以 及执行步骤三之前，还包括刻蚀所述第一介质层211a，使刻蚀后的第一介 质层211a的最大高度位置低于所述隔离沟槽212的顶部高度位置。然后， 再执行步骤三，填充所述第二介质层211b在所述隔离沟槽212中，此时， 位于所述第一介质层211a的最大高度位置以上的隔离沟槽212中完全填充 第二介质层211b而覆盖所述第一介质层211a，以构成一掩膜盖层。具体 可通过控制第一介质层211a的蚀刻量，调整掩膜盖层的厚度Z4。如上述实 施例所述，所述掩膜盖层的厚度Z4可以为所述隔离沟槽212的深度Z3的 0.01％～50.0％。
此外，在步骤S100中，还进一步包括在有源区10的衬底1中形成一 阱区150，所述阱区150可通过离子注入工艺形成。具体的，阱区150的 掺杂类型根据需形成的存储晶体管的导电类型决定，例如本实施例中，所 形成的存储晶体管为N型晶体管，则所述阱区150为P型掺杂区。具体的， 形成所述阱区150的离子注入工艺可在形成沟槽隔离结构210之后执行， 即在形成沟槽隔离结构210之后，执行离子注入工艺并进一步结合扩散工 艺，使所述阱区150形成在有源区10中，并且在水平方向上扩散至隔离区 20和有源区10的边界区域。以及，所述阱区150的掺杂深度可根据实际 状况进行调整，例如，本实施例中，在考虑后续所形成的微沟槽的情况下， 需使所述阱区150的掺杂深度大于后续所形成的微沟槽的深度。
接着，执行步骤S200，具体参考图9、图10和图11所示。其中，图 9为本发明一实施例中的存储器的形成方法执行步骤S200的流程示意图， 图10为本发明一实施例中的存储器的形成方法在执行步骤S200时的俯视 图，图11为图10所示的本发明一实施例中的存储器的形成方法在执行步 骤S200过程中沿AA’和BB’方向上的剖面示意图。
如图10和图11所示，在对应字线30位置且靠近有源区的衬底的隔离 区20中形成微沟槽230，从而使所述微沟槽230和所述有源区的衬底1在 高度方向上至少部分空间重叠。由于需形成的字线30包括后续形成在隔离 区20中的导电层220和形成在有源区10中的栅极130，并且导电层220 和栅极130连接，因此，在对应字线的位置中，靠近有源区10也意味着靠 近后续形成的栅极的位置。所述微沟槽230可通过刻蚀工艺形成，即，在 形成有沟槽隔离结构210的隔离区20中，通过刻蚀沟槽隔离结构210中的 介质材料以形成所述微沟槽230。
具体参考图11所示，本实施例中，所述微沟槽230的形成方法为：在 对应字线位置的隔离区20中，对相应的第一介质层211a和所述第二介质 层211b执行刻蚀工艺；由于第一介质层211a和第二介质层211b分别采用 不用的介质材料形成，并且对所述第二介质层211b和对所述第一介质层 211a的刻蚀选择比大于1，因此在同一刻蚀工艺中，第一介质层211a的消 耗量大于第二介质层211b的消耗量，从而可使刻蚀后的第一介质层211a 的表面(顶面)低于刻蚀后的第二介质层211b的表面(顶面)，使刻蚀后 的第二介质层211b和所述隔离沟槽212的侧壁之间形成一凹陷区域，所述 凹陷区域构成所述微沟槽230。即，本实施例中，利用两种不同的介质材 料填充隔离沟槽，从而可仅利用一道刻蚀工艺形成微沟槽230，并且，所 形成的微沟槽230能够自对准的形成在靠近有源区的位置，从而可简化工 艺提高工艺窗口。
进一步的，对所述第一介质层211a和所述第二介质层211b执行刻蚀 工艺以形成微沟槽230时，还同时形成导电沟槽240在所述微沟槽230上 方(即，在微沟槽230的上方形成导电沟槽240)，所述导电沟槽240和所 述微沟槽230连通，所述导电沟槽240和所述微沟槽230在后续的制程中， 用于填充导电层，进而构成存储器字线的一部分。此时，由于对应字线位 置且靠近有源区的区域即为靠近栅极位置的区域，因此，所形成的导电沟 槽240和所述微沟槽230均靠近用于形成栅极的区域，并且，导电沟槽240 和所述微沟槽230在高度方向上均与有源区的衬底空间重叠。
应当理解的是，本实施例中，在沟槽隔离结构210中形成有掩膜盖层， 根据需形成的存储器结构，可通过调整掩膜盖层的厚度，从而可改变所形 成的导电沟槽240的深度，以及微沟槽230的高度位置。
此外，本实施例中，需形成的存储晶体管为沟槽晶体管，因此，在形 成存储晶体管的栅极时，还包括形成栅极沟槽在所述衬底1的所述有源区 10中，形成栅极沟槽。类似的，也可通过刻蚀工艺对衬底1进行刻蚀，以 在有源区10的衬底1中形成所述栅极沟槽。
也就是说，本实施例中，所述栅极沟槽、导电沟槽和微沟槽中均需填 充导电材料，以构成存储器的字线30，因此，所形成的栅极沟槽、导电沟 槽和微沟槽的位置均与后续所形成的字线位置对应。基于此，在优选的方 案中，可通过直接定义出字线的图形，从而能够利用同一道光刻工艺并结 合相应的刻蚀工艺分别形成所述栅极沟槽、导电沟槽和微沟槽，所述栅极 沟槽、导电沟槽和微沟槽即可构成字线沟槽。以下参考图9、图10和图11 所示，对本实施例中的栅极沟槽、导电沟槽和微沟槽的形成方法进行详细 说明。
步骤S210，形成图形化的掩膜层在所述衬底1上，图形化的所述掩膜 层定义出字线图形，即，所述字线图形包括栅极沟槽130a和导电沟槽220 的图形。
步骤S220，参考图10和图11所示，以所述图形化的掩膜层为掩膜执 行刻蚀工艺，形成栅极沟槽130a在有源区10的衬底1中，以及形成导电 沟槽240和微沟槽230在隔离区20的沟槽隔离结构210的对应字线位置中， 所述微沟槽230位于所述导电沟槽240靠近所述栅极沟槽130a一侧的下 方，并与所述导电沟槽240连通，即，所述微沟槽230位于所述导电沟槽 240下方且紧邻所述栅极沟槽130a。
具体的，在步骤S220中，可利用多次刻蚀的方式，例如：
执行第一次刻蚀，刻蚀有源区10中对应字线位置的衬底1，形成栅极 沟槽130a；所述第一次刻蚀可以为等离子刻蚀，其刻蚀气体可包括溴化氢(HBr)和氯气(Cl2)；参考图11所示，由于在对应字线位置(即，图10 所示的AA’方向)的衬底1被刻蚀以形成栅极沟槽130a，因此，在对应字 线位置(图10所示的AA’方向)的衬底高度低于在非对应字线位置(图10 所示的BB’方向)的衬底高度；
执行第二次刻蚀，刻蚀隔离区20中对应字线位置的介质材料，以形成 导电沟槽240和微沟槽230；如上所述，由于第二次刻蚀对第一介质层211a 和第二介质层211b具有不同的刻蚀速率，从而在形成导电沟槽240的基础 上，还能够在所述导电沟槽240的下方形成微沟槽240，同时，由于所述 第一介质层211形成在隔离沟槽的侧壁上的，这也确保了微沟槽230能够 自对准的形成在隔离区靠近有源区的位置(例如，本实施例中的沟槽隔离 结构的侧壁位置)；以及，参考如上所述，所形成的导电沟槽240的深度Z2 和微沟槽230的深度值Z1可根据需求进行调整，其调整方式例如可结合介 质材料的基础上调整刻蚀工艺或者调整隔离区20中掩膜盖层的厚度等。
可见，本实施例中，通过一道光刻工艺，在衬底上形成图形化的掩膜 层，以通过所述掩膜层同时定义出栅极沟槽、导电沟槽和微沟槽的图形， 有利于简化工艺流程；并且，在有源区中形成栅极沟槽以及在隔离区对应 字线的位置中形成导电沟槽时，均是通过利用同一掩膜层而执行的刻蚀工 艺，不仅可减少工艺步骤，并且还能够确保微沟槽的形成位置，增大了工 艺窗口。当然，应当认识到，执行第一次刻蚀和执行第二次刻蚀的先后顺 序并不做限定，本领域技人员可根据实际需求调整第一次刻蚀和第二次刻 蚀的顺序。
接着，执行步骤S300，具体参考图12和图13a-图13b所示，在所述 有源区10中形成栅极130，在对应字线位置的隔离区20中形成导电层220， 所述导电层220填充所述微沟槽230，所述栅极130和所述导电层220连 接并构成字线30。
参考图13a和图13b的AA’区的结构示意图，本实施例中，所述栅极 130为沟槽栅极，所述栅极130形成在栅极沟槽130a中，其具体形成方法 包括：形成栅介质层131在所述栅极沟槽130a的侧壁和底部；形成功函数 层132在所述栅介质层131上；以及形成栅极电极层133在所述功函数层 132上，所述栅极电极层133填充所述栅极沟槽130a。即，所述形成的栅 极130包括栅介质层131、功函数层132和栅极电极层133。
继续参考图13a和图13b的AA’区的结构示意图并结合图12所示，在 对应字线位置的隔离区20中形成导电层220，所述导电层220与所述栅极 电极层133连接，从而可用于构成字线30。以及，在所述导电层220和有 源区10的衬底1之间还形成有绝缘层，以对所述导电层220和衬底1进行 隔离。具体参考图11所示，在执行刻蚀工艺以形成导电沟槽240和微沟槽 230时，会使导电沟槽240在靠近有源区10一侧的侧壁暴露出有源区的衬 底表面，因此，可在暴露出的衬底表面形成绝缘层，以使后续所形成的导 电层220与衬底1隔离。
所述栅极130、导电层220连接构成字线30。因此，优选的方案中， 所述导电层220和所述栅极电极层133可采用相同的字线材料形成，从而 可直接在栅极沟槽130a、导电沟槽240和微沟槽230中同时填充字线材料， 以制备出字线，有利于缩减制备流程，节省成本。
重点参考图13a所述，在字线沟槽的底部和侧壁上形成绝缘材料层 (即，在栅极沟槽和导电沟槽的底部和侧墙上形成绝缘材料层)，位于栅极 沟槽130a中的绝缘材料层构成栅介质层131，位于导电沟槽240和微沟槽 230中的绝缘材料层即对后续所形成的导电层和有源区衬底进行隔离。进 一步的，所述绝缘材料层例如可均为氧化硅层或氮化硅层，其电阻率范围 优选为2*1011(Ωm)～1*1025(Ωm)。更进一步的，所述绝缘材料层可通过 原子沉积工艺(Atomic Layer Deposition)形成，或者可通过化学气相沉积 工艺(ChemicalVapor Deposition)形成，又或者也可通过热氧化工艺形成。 其中，所形成的栅介质层131和绝缘层的厚度例如为3nm～500nm。
继续参考图13a所示，在栅极沟槽130a中形成所述栅介质层131后， 在所述栅介质层131上形成功函数层132。所述功函数层132也可通过原 子沉积工艺或化学气相沉积工艺形成。并且，在形成功函数层时，位于隔 离区20中的导电沟槽240中也会沉积有功函数层。本实施例中，保留所述 导电沟槽240中的功函数层，一方面避免增加一道光刻和蚀刻工艺，有利 于节省成本；另一方面，所述导电沟槽240中会形成导电层，并且，所述 导电层部分相当于栅极，控制有源区衬底中的电场分布，增加存储晶体管 的导电沟道，因此，在所述导电层220和绝缘层之间保留所述功函数层， 相当于能够对其功函数进行调整，实现具有与栅极相当的性能。
结合参考图13a和图13b所示，在字线沟槽中填充字线材料，即在所 述导电沟槽240、微沟槽230和所述栅极沟槽130a中填充字线材料，并使 位于栅极沟槽130a中的字线材料构成有源区10中的栅极电极层133，位 于导电沟槽中240和微沟槽230中的字线材料构成隔离区20中的导电层 220。所述栅介质层131和所述功函数层132除了形成于所述栅极沟槽130a 内，更形成于在所述导电沟槽240内的所述介电材料211上。
较佳的，在所述栅极沟槽130a和所述导电沟槽240中填充所述字线材 料后，还包括对所述字线材料进行平坦化处理，使有源区10和隔离区20 上的字线材料的高度一致或接近一致。
进一步的，所述存储器的形成方法还包括在栅极130两侧的有源区10 的衬底1中形成源极掺杂区110和漏极掺杂区120。所述源极掺杂区110 和所述漏极掺杂区120可通过离子注入工艺形成，并使其形成在阱区150 中。即，所述源极掺杂区110和漏极掺杂区120的掺杂深度小于阱区150 的掺杂深度。同时，为确保所形成的存储晶体管的性能，还需使源极掺杂 区/漏极掺杂区和栅极130之间具有部分空间重叠区域，确保栅极130在高 度方向上至少部分覆盖所述源极掺杂区/漏极掺杂区。
此外，本实施例中，在填充字线材料以形成栅极130和导电层220时， 还进一步还包括对所述栅极130进行回刻蚀工艺(Etch back)，使刻蚀后的 栅极130低于源极掺杂区和漏极掺杂区对应的衬底表面。即，本实施例中， 所述栅极电极层133和功函数层132低于源极掺杂区和漏极掺杂区对应的 衬底表面。
进一步的，还可使功函数层132低于所述栅极电极层133，从而使所 述栅极电极层133从所述功函数层132所包围的区域中凸出设置。优选的 方案中，可根据栅极电极层133的材质和功函数层132的材质，进而利用 特定的刻蚀剂，所述刻蚀剂均能够对栅极电极层133和功函数层132进行 刻蚀，并且，对功函数层132和栅极电极层133的刻蚀选择比大于1。如 此一来，即可结合栅极的回刻工艺，一方面，能够刻蚀栅极电极层133和 功函数层132，使栅极130的表面低于源极掺杂区和漏极掺杂区的衬底表 面；另一方面，由于对功函数层132的刻蚀速率较大，从而使功函数层132 在深度方向上的消耗量大于栅极电极层133的消耗量，进而，使回刻后的 栅极电极层133从回刻后的功函数层132中凸出设置，有利于提高栅极电 极层133的接触面积。
综上所述，本发明提供的存储器中，在对应字线位置且靠近有源区的 隔离区中形成有微沟槽，所述微沟槽中填充有与栅极连接的导电层，从而 当存储晶体管导通时，在微沟槽与有源区衬底空间重叠的衬底区域中也能 够形成一导电区域，进一步增加了导电沟道的宽度，有利于提高存储晶体 管的驱动电流和导通电流。可见，本发明提供的存储器中，在隔离区中形 成微沟槽，而不需要额外增加隔离区和有源区的尺寸，从而在不改变存储器尺寸的基础上，利用有源区中高度方向上的衬底区域扩展导电沟道的宽 度，改善存储器器件的性能。
进一步的，在形成所述存储器的方法中，通过采用两种不同的介质材 料形成沟槽隔离结构，从而可仅通过一道刻蚀工艺同时形成微沟槽和导电 沟槽；并且，所形成的微沟槽能够自对准的形成在靠近有源区的沟槽隔离 结构的侧壁上，有效简化了工艺流程，增加工艺窗口，能够节省制备成本。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的 都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即 可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何 限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰， 均属于权利要求书的保护范围。

Claims (10)

1.一种存储器，其特征在于，包括：
衬底，所述衬底上定义有多个形成有存储晶体管的有源区和位于所述有源区外围的隔离区；
字线，包括位于所述有源区中的栅极和位于所述隔离区中的导电层，所述栅极和所述导电层相互连接；以及，
微沟槽，位于所述隔离区的对应字线位置中且靠近所述栅极下方的衬底，所述导电层更填充于所述微沟槽中；
其中，在所述有源区中位于所述栅极两侧的衬底中还分别形成有一源极掺杂区和一漏极掺杂区，所述微沟槽沿着所述源极掺杂区到所述漏极掺杂区的方向延伸。
2.如权利要求1所述的存储器，其特征在于，另包括：
沟槽隔离结构，形成在所述衬底的所述隔离区中；其中，
在所述隔离区的对应字线位置中，所述导电层形成在所述沟槽隔离结构上，所述微沟槽位于所述沟槽隔离结构靠近所述栅极的侧壁上。
3.如权利要求2所述的存储器，其特征在于，所述沟槽隔离结构包括：
隔离沟槽，形成在所述衬底中；以及，
介电材料，形成在所述隔离沟槽中；
其中，所述微沟槽形成在所述介电材料对应字线且靠近所述栅极的位置中，所述导电层形成在所述介电材料上。
4.如权利要求3所述的存储器，其特征在于，所述介电材料包括：
第一介质层，形成在所述隔离沟槽的底部和侧壁上，所述微沟槽形成在所述第一介质层中；以及，
第二介质层，形成在所述第一介质层上，以填充所述隔离沟槽；
其中，所述沟槽隔离结构在对应字线位置中，所述第一介质层低于所述第二介质层，使所述第二介质层和所述隔离沟槽的侧壁之间形成一凹陷区域，以构成所述微沟槽；
所述沟槽隔离结构在非对应字线位置中，所述第一介质层的最大高度位置低于所述隔离沟槽的顶部，所述第二介质层覆盖所述第一介质层并填充所述隔离沟槽，所述第二介质层和所述第一介质层为不同刻蚀选择比的材质。
5.如权利要求3所述的存储器，其特征在于，所述沟槽隔离结构在对应字线位置中形成有导电沟槽，所述微沟槽和所述导电沟槽均形成在所述介电材料中，所述微沟槽位于所述导电沟槽靠近所述栅极一侧的下方，所述导电沟槽和所述微沟槽连通，所述微沟槽的深度为所述导电沟槽的深度的0.1％～50.0％。
6.如权利要求1至5任一项所述的存储器，其特征在于，所述有源区包括源极掺杂区和漏极掺杂区，所述存储晶体管为沟槽晶体管，具有位于所述源极掺杂区和所述漏极掺杂区之间的栅极沟槽，所述栅极沟槽形成在所述有源区的所述衬底中，所述栅极位于所述栅极沟槽中。
7.如权利要求6所述的存储器，其特征在于，在高度方向上的，所述栅极的表面低于所述衬底对应所述源极掺杂区和所述漏极掺杂区的表面。
8.如权利要求6所述的存储器，其特征在于，所述栅极包括：
栅介质层，形成在所述栅极沟槽的底部和侧壁；
功函数层，形成在所述栅介质层上；以及，
栅极电极层，形成在所述功函数层上并填充所述栅极沟槽。
9.如权利要求8所述的存储器，其特征在于，所述功函数层低于所述栅极电极层，使所述栅极电极层的接触表面包括所述栅极电极层的上表面和未被所述功函数层包围的侧表面。
10.如权利要求1所述的存储器，其特征在于，另包括沟槽隔离结构，形成在所述隔离区在对应字线位置中，所述导电层形成在所述沟槽隔离结构上，所述微沟槽位于所述沟槽隔离结构靠近所述栅极的侧壁上；
所述沟槽隔离结构包括：
隔离沟槽，形成在所述衬底中；以及，
介电材料，形成在所述隔离沟槽中；
其中，所述微沟槽形成在所述介电材料对应字线且靠近所述栅极的位置中，所述导电层形成在所述介电材料上；
所述沟槽隔离结构在对应字线位置中形成有导电沟槽，所述微沟槽和所述导电沟槽均形成在所述介电材料中，所述微沟槽位于所述导电沟槽靠近所述栅极一侧的下方，所述导电沟槽和所述微沟槽连通；
所述栅极包括：
栅介质层，形成在所述栅极沟槽的底部和侧壁；
功函数层，形成在所述栅介质层上；以及，
栅极电极层，形成在所述功函数层上并填充所述栅极沟槽；
所述栅介质层和所述功函数层除了形成于所述栅极沟槽内，更形成于在所述导电沟槽内的所述介电材料上。
CN201810050025.0A 2017-04-28 2017-04-28 存储器 Active CN108807389B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810050025.0A CN108807389B (zh) 2017-04-28 2017-04-28 存储器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201810050025.0A CN108807389B (zh) 2017-04-28 2017-04-28 存储器
CN201710297131.4A CN107134486B (zh) 2017-04-28 2017-04-28 存储器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710297131.4A Division CN107134486B (zh) 2017-04-28 2017-04-28 存储器

Publications (2)

Publication Number Publication Date
CN108807389A true CN108807389A (zh) 2018-11-13
CN108807389B CN108807389B (zh) 2020-11-20

Family

ID=59715673

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710297131.4A Active CN107134486B (zh) 2017-04-28 2017-04-28 存储器
CN201810050025.0A Active CN108807389B (zh) 2017-04-28 2017-04-28 存储器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710297131.4A Active CN107134486B (zh) 2017-04-28 2017-04-28 存储器

Country Status (1)

Country Link
CN (2) CN107134486B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023028899A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
WO2023134029A1 (zh) * 2022-01-17 2023-07-20 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063140B (zh) * 2017-11-27 2024-03-29 长鑫存储技术有限公司 晶体管结构、存储单元阵列及其制备方法
CN110911476B (zh) * 2018-09-14 2024-05-14 长鑫存储技术有限公司 一种埋入式栅极结构及其制造方法
CN109037224A (zh) * 2018-09-19 2018-12-18 长江存储科技有限责任公司 存储器结构
CN110957318A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体结构及其制作方法
CN111640703A (zh) * 2019-07-02 2020-09-08 福建省晋华集成电路有限公司 半导体结构及其形成方法
CN110518062A (zh) * 2019-09-26 2019-11-29 福建省晋华集成电路有限公司 一种浅沟槽隔离结构及半导体器件
CN114792685A (zh) * 2021-01-26 2022-07-26 华邦电子股份有限公司 半导体存储器结构及其形成方法
CN114823675A (zh) * 2021-01-29 2022-07-29 长鑫存储技术有限公司 半导体器件
CN113097149B (zh) * 2021-03-31 2022-05-24 长鑫存储技术有限公司 半导体结构及其制备方法
CN115241132A (zh) * 2021-04-23 2022-10-25 长鑫存储技术有限公司 半导体结构及其形成方法
CN115884593A (zh) * 2022-11-24 2023-03-31 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610118A (zh) * 2003-10-24 2005-04-27 富士通株式会社 半导体装置组及其制造方法、半导体装置及其制造方法
US20070278596A1 (en) * 2006-05-31 2007-12-06 Christoph Schwan Method of increasing transistor drive current by recessing an isolation trench
US20090140374A1 (en) * 2007-11-30 2009-06-04 Kang Sik Choi Semiconductor device with improved control ability of a gate and method for manufacturing the same
CN101479843A (zh) * 2006-06-30 2009-07-08 富士通微电子株式会社 半导体装置和半导体装置的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4875284B2 (ja) * 2003-03-06 2012-02-15 スパンション エルエルシー 半導体記憶装置およびその製造方法
KR100830579B1 (ko) * 2006-10-19 2008-05-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610118A (zh) * 2003-10-24 2005-04-27 富士通株式会社 半导体装置组及其制造方法、半导体装置及其制造方法
US20070278596A1 (en) * 2006-05-31 2007-12-06 Christoph Schwan Method of increasing transistor drive current by recessing an isolation trench
CN101479843A (zh) * 2006-06-30 2009-07-08 富士通微电子株式会社 半导体装置和半导体装置的制造方法
US20090140374A1 (en) * 2007-11-30 2009-06-04 Kang Sik Choi Semiconductor device with improved control ability of a gate and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023028899A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
WO2023134029A1 (zh) * 2022-01-17 2023-07-20 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN107134486A (zh) 2017-09-05
CN108807389B (zh) 2020-11-20
CN107134486B (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
CN107134486B (zh) 存储器
CN108807282A (zh) 存储器的形成方法
KR102245649B1 (ko) 반도체 장치 및 그 제조 방법
KR102279732B1 (ko) 반도체 메모리 소자 및 그 제조 방법
CN101022126B (zh) 半导体器件及其相关制造方法
KR20170075854A (ko) 소자분리구조 및 그 제조 방법
CN108649029A (zh) 一种晶体管结构及其制备方法
CN104124210B (zh) 半导体结构的形成方法
KR20150126524A (ko) 반도체 메모리 장치 및 그 제조 방법
CN103681675B (zh) 半导体器件及其制造方法
CN105745749A (zh) 方法及具有包含金属源极的存储器单元的串的设备
CN102800679B (zh) 闪存的存储单元的形成方法
TWI536504B (zh) 非揮發性記憶體單元、非揮發性記憶體單元製造方法及非揮發性記憶體矩陣
US20220077289A1 (en) Semiconductor device and manufacturing method thereof
CN104051320B (zh) 半导体元件的制造方法
CN103855017A (zh) 形成沟槽型双层栅mos结构两层多晶硅横向隔离的方法
CN1885559B (zh) 半导体器件及其形成方法
US8742548B2 (en) Semiconductor device with one-side contact and fabrication method thereof
KR20120057141A (ko) 반도체장치의 측벽콘택 형성 방법
KR20110070527A (ko) 반도체 장치 제조 방법 및 반도체 장치의 채널 형성 방법
US7084043B2 (en) Method for forming an SOI substrate, vertical transistor and memory cell with vertical transistor
CN209216972U (zh) 一种半导体单元接触结构
TWI249223B (en) Spacer for a split gate flash memory cell and a memory cell employing the same
CN101047206B (zh) 具有增加的沟道面积的半导体器件及其制造方法
CN104637885B (zh) Flash器件源极多晶硅的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: 230601 no.388 Xingye Avenue, Airport Industrial Park, Hefei Economic and Technological Development Zone, Anhui Province

Patentee after: CHANGXIN MEMORY TECHNOLOGIES, Inc.

Address before: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc.

CP02 Change in the address of a patent holder