CN107978605B - 3d nand栅极线狭缝沟槽的分步循环刻蚀方法 - Google Patents

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Abstract

提供了一种3D NAND栅极线狭缝沟槽的分步循环刻蚀方法,通过将3D NAND栅极线狭缝沟槽刻蚀流程中的两个刻蚀步骤ME1和ME2分别分拆为多个子步骤,然后交替实施ME1和ME2的这多个子步骤,在循环实施完毕上述子步骤之后再实施OE步骤,从而通过ME1和ME2的交替蚀刻,平衡了氧化介质层刻蚀速率和氮化物介质层的刻蚀速率。通过实施上述分步循环刻蚀工艺,能够得到形貌较好的深沟槽结构,并扩大了刻蚀工艺的窗口,从而将栅极线狭缝沟槽制备为良好的锥形形貌,利于后续钨的填充,由此提升了干法刻蚀之后的工艺质量,减少了空隙缺陷的产生,提升了产品良率。

Description

3D NAND栅极线狭缝沟槽的分步循环刻蚀方法
技术领域
本申请涉及三维(3D)存储器技术领域,更为具体的说,涉及一种针对3DNAND栅极线狭缝沟槽的分步循环刻蚀方法。
背景技术
随着闪存的快速发展,3D闪存结构得到了迅速发展,而NAND型闪存是一种比硬盘驱动器更好的存储设备,随着人们追求功耗低、质量轻和性能佳的非易失存储产品,3DNAND闪存更是在电子产品中得到了广泛的应用。
在3D NAND结构中,栅极线形成在狭缝沟槽中,根据3D NAND器件的结构特点,该狭缝沟槽是对由多个介质层和多个牺牲介质层构成的交替层叠结构进行刻蚀而形成,通常是针对氧化介质层和氮化物介质层交替叠层进行刻蚀而形成。现有技术中3D NAND栅极线狭缝沟槽刻蚀一般是采用主刻蚀1(ME1)、主刻蚀2(ME2)和过刻蚀(OE)三步刻蚀流程。在实际3D NAND器件的工艺流程中,狭缝沟槽制备之后的后续工艺包括钨金属填充步骤,在该步骤中由于该狭缝沟槽为深度沟槽,因此如图1所示在填充得到的钨金属中容易产生空隙缺陷。而为了减少该后续钨填充工艺中所产生的空隙数量,通常将栅极线的狭缝沟槽刻蚀为锥形形貌。现有技术是通过延长ME1和ME2的蚀刻时间,减少OE的蚀刻时间来实现的。同时在狭缝沟槽的形貌为锥形时,由于该沟槽的底部宽度(BCD)小,在后续工艺中底部容易出现W残留,导致漏电。因此在栅极线狭缝沟槽刻蚀时,需要在确保较大BCD的同时,获取良好锥形沟槽形貌。
发明内容
基于此,本申请对干法刻蚀工艺进行了改良,对刻蚀过程进行了优化,从而将沟槽制备为良好的锥形形貌,利于后续钨的填充,由此提升了干法刻蚀之后的工艺质量,减少了空隙缺陷的产生,提升了产品良率。
本申请提供了一种针对3D NAND栅极线狭缝沟槽的分步循环刻蚀方法,将ME1和ME2分别分拆为N步(N≥2),例如分拆为四步,从而使得ME1和ME2均被划分为N个子步骤,然后交替实施ME1和ME2的这N个子步骤,从而通过ME1和ME2的交替蚀刻,平衡氧化介质层刻蚀速率和氮化物介质层刻蚀速率,在将上述N个子步骤循环实施完毕之后再实施OE。
本发明的目的是通过以下技术方案实现的:
提供了一种3D NAND栅极线狭缝沟槽的分步循环刻蚀方法,其中,将第一主刻蚀(ME1)和第二主刻蚀(ME2)均分拆为N步,N≥2,从而使得ME1和ME2均被划分为N个子步骤,然后交替实施ME1和ME2的这N个子步骤,并在N个子步骤循环实施完毕之后再实施过刻蚀(OE)。
进一步地,在上述刻蚀方法中,上述N取值为4。
进一步地,在上述刻蚀方法中,处理对象为氧化介质层和氮化物介质层交替叠层。
进一步地,在上述刻蚀方法中,蚀刻气体包括C4F8、C4F6、CH2F2和O2中的一种或多种。
进一步地,在上述刻蚀方法中,上述栅极线狭缝沟槽被刻蚀为锥形形貌。
进一步地,在上述刻蚀方法中,各个子步骤的刻蚀时间相同或不同。
本发明的优点在于:通过ME1和ME2各子步骤的交替蚀刻,平衡了氧化介质层刻蚀速率和氮化物介质层刻蚀速率。经由各个子步骤的循环刻蚀,能够得到形貌较好的深沟槽结构,并扩大了刻蚀工艺的窗口,从而将栅极线狭缝沟槽制备为良好的锥形形貌,利于后续钨的填充,由此提升了干法刻蚀之后的工艺质量,减少了空隙缺陷的产生,提升了产品良率。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
附图1示出了现有技术刻蚀的3D NAND栅极线狭缝沟槽中,钨金属填充后产生的空隙缺陷图示;
附图2(a)是在氧化介质层和氮化物介质层刻蚀速率均衡的理想状态下的刻蚀状况示意图;
附图2(b)是在氧化介质层和氮化物介质层刻蚀速率不均衡的状态下的刻蚀状况示意图;
附图3为旧刻蚀方法与本实施方式提供的新刻蚀方法流程对比示意图;
附图4是第一子循环、第二子循环和第四子循环实施之后所得到的沟槽测试绘图;
图5(a)是单次刻蚀之后的SEM测试数据模拟示意图;
图5(b)是四次子循环刻蚀之后的SEM测试数据模拟示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
在具体实施方式中,将3D NAND栅极线狭缝沟槽刻蚀流程进行改进,将两个刻蚀步骤ME1和ME2分别分拆为N步(N≥2),从而使得ME1和ME2均被划分为N个子步骤,然后交替实施ME1和ME2的这N个子步骤,从而通过ME1和ME2的交替蚀刻,平衡氧化介质层刻蚀速率和氮化物介质层刻蚀速率,在将上述N个子步骤实施完毕之后再实施OE。本发明中对各刻蚀步骤的拆分是基于如下原理设置的:该栅极线狭缝沟槽刻蚀的对象是多个氧化介质层和多个氮化物介质层的交替叠层,而在蚀刻该氧化介质层和氮化物介质层的交替叠层薄膜时,理想状态下是氧化介质层和氮化物介质层的刻蚀速率一致,这样就能得到较好的沟槽形貌。图2(a)就示出了在氧化介质层和氮化物介质层刻蚀速率均衡的理想状态下的刻蚀状况示意图。而在现有技术中实施ME1、ME2和OE步骤时,常用的蚀刻气体包括C4F8、C4F6、CH2F2和O2中的一种或多种,不同气体比例会带来氧化介质层和氮化物介质层刻蚀速率的差异,因此在刻蚀工艺中为了实现均衡刻蚀速率往往会对刻蚀气体组分进行调整,但实际刻蚀中往往很难实现氧化介质层和氮化物介质层刻蚀速率均衡的理想状态。此时,就会出现图2(b)所示的氧化介质层和氮化物介质层刻蚀速率不均衡状况。如图2(b)所示,当氧化介质层和氮化物介质层刻蚀速率有差异时,就会导致在氧化介质层和氮化物介质层这两个不同材料层在刻蚀后产生形貌差异。例如假设ME1氧化物介质层刻蚀速率更快,ME2氮化物介质层刻蚀速率更快,当ME1完成时,ME2很难完全改变ME1氧化介质层和氮化物介质层刻蚀速率不同而产生的上述形貌差异。而鉴于每一步蚀刻氧化介质层和氮化物介质层的差异性,因此交替蚀刻是平衡氧化介质层和氮化物介质层刻蚀速率较好的一种方法。通过多个子步骤的交替蚀刻,能够及时弥补前一子步骤中氧化介质层和氮化物介质层刻蚀速率不同而产生的上述形貌差异,从而获得较好的沟槽形貌。
具体参见附图3所示,旧刻蚀方法中,依次实施160秒的ME1和120秒的ME2,然后再实施OE步骤。新刻蚀方法中,将160秒的ME1和120秒的ME2均分拆为四步,即将160秒的ME1分拆为由四个40秒的ME1构成,将120秒的ME2分拆为由四个30秒的ME2构成,然后在具体实施时,首先实施40秒的ME1与30秒的ME2,这构成第一个循环,然后再实施第二个循环即实施第二个40秒的ME1与30秒的ME2,直至将四个循环均实施完毕,由此将上述分拆出的四个子步骤均交替实施完毕,然后再接着实施OE步骤。图4示出了第一子循环、第二子循环和第四子循环实施之后所得到的沟槽测试绘图,由图示看出,经由各个子循环之后,能够得到形貌较好的深沟槽结构,并扩大了刻蚀工艺的窗口。此外,还针对四次子循环得到的沟槽结构进行了SEM测试,图5(a)和5(b)分别是单次刻蚀和四次子循环刻蚀之后的SEM测试数据模拟示意图,根据上述图示可以看出,四次子循环刻蚀得到的沟槽形貌相比单次刻蚀得到的沟槽,能够得到更好的锥形形貌,从而更有利于后续金属钨填充工艺。在该实施方式中将ME1和ME2步骤按照刻蚀时间进行了平均分配从而划分出各个子步骤,实质上,ME1和ME2步骤划分出的各子步骤在刻蚀时间上可以互不相同。
通过将3D NAND栅极线狭缝沟槽刻蚀流程中的两个刻蚀步骤ME1和ME2分别分拆为多个子步骤,然后交替实施ME1和ME2的这多个子步骤,从而通过ME1和ME2的交替蚀刻,平衡了氧化介质层刻蚀速率和氮化物介质层刻蚀速率。经由各个子步骤的循环刻蚀,能够得到形貌较好的深沟槽结构,并扩大了刻蚀工艺的窗口,从而将栅极线狭缝沟槽制备为良好的锥形形貌,利于后续钨的填充,由此提升了干法刻蚀之后的工艺质量,减少了空隙缺陷的产生,提升了产品良率。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (3)

1.一种3D NAND栅极线狭缝沟槽的分步循环刻蚀方法,其特征在于:将第一主刻蚀和第二主刻蚀均分拆为N步,其中N≥2,从而使得第一主刻蚀和第二主刻蚀均被划分为N个子步骤,然后交替实施第一主刻蚀和第二主刻蚀的这N个子步骤,并在N个子步骤循环实施完毕之后再实施过刻蚀(OE);
该刻蚀方法的处理对象为氧化介质层和氮化物介质层交替叠层;
蚀刻气体包括C4F8、C4F6、CH2F2中的一种或多种和O2的混合气体;
上述栅极线狭缝沟槽被刻蚀为锥形形貌。
2.根据权利要求1所述的刻蚀方法,其特征在于,上述N取值为4。
3.根据权利要求1或2所述的刻蚀方法,其特征在于,各个子步骤的刻蚀时间相同或不同。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109767981B (zh) * 2018-12-27 2021-02-02 上海华力微电子有限公司 台阶状ono薄膜的刻蚀方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587820A (zh) * 2008-05-20 2009-11-25 中芯国际集成电路制造(上海)有限公司 改善沟槽间深度差异的等离子刻蚀方法与装置
CN102074467A (zh) * 2009-11-20 2011-05-25 中芯国际集成电路制造(上海)有限公司 形成栅极结构侧墙的方法
CN106158633A (zh) * 2015-03-26 2016-11-23 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管的形成方法
CN107104103A (zh) * 2017-05-19 2017-08-29 睿力集成电路有限公司 一种晶体管结构及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106941103A (zh) * 2016-01-04 2017-07-11 中芯国际集成电路制造(北京)有限公司 Nand存储器的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587820A (zh) * 2008-05-20 2009-11-25 中芯国际集成电路制造(上海)有限公司 改善沟槽间深度差异的等离子刻蚀方法与装置
CN102074467A (zh) * 2009-11-20 2011-05-25 中芯国际集成电路制造(上海)有限公司 形成栅极结构侧墙的方法
CN106158633A (zh) * 2015-03-26 2016-11-23 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管的形成方法
CN107104103A (zh) * 2017-05-19 2017-08-29 睿力集成电路有限公司 一种晶体管结构及其制备方法

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