KR20150021363A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

하부 구조가 형성된 반도체 기판을 제공하는 단계; 하부 구조 상에 제1상태의 상변화 물질막을 형성하는 단계; 제1상태의 상변화 물질막의 상부 영역에 불순물을 주입하여 제1상태의 상변화 물질막과 서로 다른 식각비를 갖는 제2상태의 상변화 물질막을 형성하는 단계; 제2상태의 상변화 물질막을 제거하는 단계; 및 제2상태의 상변화 물질막이 제거된 제1상태의 상변화 물질막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 개시한다. 개시된 제조 방법을 통해 제조된 반도체 장치는 상변화 물질막의 일부를 식각비가 상이한 다른 상으로 상변화시킨 후 이를 제거함에 따라, 상변화 물질막의 제거가 원활하게 수행되어 상변화 물질막이 노출되어 소실되는 것을 방지할 수 있다.

Description

반도체 장치의 제조 방법{Semiconductor Device And Method of Manufacturing The same}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 상변화 메모리 장치의 제조 방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항 변화 메모리 장치가 제안되고 있다. 대표적인 저항 변화 메모리 장치로는, 상변화 메모리 장치, 저항 메모리 장치 및 자기 저항 메모리 장치가 있다.
상기와 같은 저항 변화 메모리 장치는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1" 의 데이터를 저장하게 된다.
특히, 상변화 메모리 장치는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다.
상기의 상변화 물질은 휘발되는 특성을 가지고 있으며, 이로 인해 상변화 물질이 노출될 경우 이 노출된 부분을 통해 소실될 수 있다.
특히, 종래에는 상변화 물질막을 에치백 후 상부전극을 형성하는 과정에서 상변화 물질막이 원활하게 수행되지 않아 홀 내의 측벽에 남아 있게 된다. 그리고 홀 내의 측벽에 남아 있는 부분을 통해 외부로 노출되어 소실될 수 있다.
따라서 최근의 반도체 장치는 상변화 물질이 노출되어 소실되는 것을 방지할 수 있는 방법이 요구되고 있다.
본 발명의 실시예는 상변화 물질이 소실되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 하부 구조가 형성된 반도체 기판을 제공하는 단계; 상기 하부 구조 상에 제1상태의 상변화 물질막을 형성하는 단계; 상기 제1상태의 상변화 물질막의 상부 영역을 상기 제1상태의 상변화 물질막과 서로 다른 식각비를 갖는 제2상태의 상변화 물질막으로 변형하는 단계; 상기 제2상태의 상변화 물질막을 제거하는 단계; 및 상기 제2상태의 상변화 물질막이 제거된 상기 제1상태의 상변화 물질막 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 기술에 의하면, 상변화 물질막의 일부를 식각비가 상이한 다른 상으로 상변화시킨 후 이를 제거함에 따라, 상변화 물질막의 에치백이 원활하게 수행되어 상변화 물질막이 노출되어 소실되는 것을 방지할 수 있다.
도 1 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부 도면과 함께 상세하게 후술되는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지 본 실시예들은 본 발명의 개시가 완전해지도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 그리고 명세서 전반에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 워드 라인(미도시), 스위칭 소자(미도시) 및 가열 전극(120)을 포함하는 하부구조가 형성된 반도체 기판(110) 상부에 층간 절연막(111)을 형성하고, 이 층간 절연막(111) 내에 홀을 형성한다. 이러한 홀(H)을 형성하는 방법에 대해서는 후술한다.
다음으로 도 2를 참조하면, 상기 홀 내에 상변화 물질막(141) 즉, 프리 상변화 물질막을 형성한다. 이러한 상변화 물질막(141)은 비정질 비정질(Amorphous) 상태일 수 있다.
상기의 상변화 물질막(141)은 도시된 바와 같이 가열 전극(120)과 접촉되는 하단부가 상부 전극(150,도 6 참조)과 접촉되는 상단부 보다 적은 폭을 가지는데, 이와 같은 상변화 물질막(141)은 상술한 바와 같이 가열 전극(120)과의 접촉 면적이 매우 작아지므로 리셋 전류를 크게 감소시킬 수 있다.
다음으로 도 3을 참조하면, 비정질 상태의 상변화 물질막(141,도 2 참조)을 층간 절연막(111)의 상부가 노출되도록 에치백(Etch-back) 공정을 통해 제거하고, 층간 절연막(111) 및 상변화 물질막(141) 상에 캡핑막(147)을 형성한다. 캡핑막(147)은 질화막일 수 있으며, 대략 120~220Å의 두께를 가질 수 있다.
이어서 어닐링(Anneal) 과정을 통해 비정질 상태의 상변화 물질막(141)을 결정질(Crystalline) 상태의 상변화 물질막(143) 즉, 제1상태의 상변화 물질막으로 상변화 시킨다. 여기서 어닐링은 극자외선을 대략 300~400℃ 정도로 25~35분 정도 베이크(bake) 하는 과정을 통해 이루어질 수 있다.
다음으로, 도 4에 도시된 바와 같이 결정질 상태의 상변화 물질막(143)의 상부 영역에 불순물을 주입한다. 예를 들면, 불순물은 C, Si일 수 있다.
이와 같이 불순물이 주입되는 결정질 상태의 상변화 물질막(143)의 상부 영역은 비정질 상태의 상변화 물질막(145) 즉, 제2상태의 상변화 물질막으로 상변화된다. 이때, 결정질 상태에서 비정질 상태로 상변화 하는 영역의 한정은 주입되는 불순물의 도즈량 조절을 통해 이루어질 수 있다.
다음으로, 도 5에 도시된 바와 같이, 캡핑막(147) 및 비정질 상태의 상변화 물질막(145)을 제거한다. 이때, 비정질 상태의 상변화 물질막(145)과 결정질 상태의 상변화 물질막(143)은 서로 다른 식각비를 가짐에 따라 비정질 상태의 상변화 물질막(145)만 선택적으로 제거할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 비정질 상태의 상변화 물질막(145)을 선택적으로 제거하여 형성되는 상부전극 형성영역 내에 도전물질을 매립하여 상부전극(150)을 형성한다.
상기의 과정에서 프리 상변화 물질막 및 제2상태의 상변화 물질막이 비정질 상태이고 제1상태의 상변화 물질막이 결정질 상태인 것으로 예로 들어 설명하였으나. 프리 상변화 물질막 및 제2상태의 상변화 물질막이 결정질 상태이고 제1상태의 상변화 물질막이 비정질 상태일 수도 있다.
한편, 상술한 바와 같이 리셋 전류를 감소시킬 수 있는 상변화 물질막을 형성하기 위한 방법을 설명하면 다음과 같다.
도 7을 참조하면, 워드라인 및 스위칭 소자가 형성된 반도체 기판(110) 상에 층간 절연막(111)과 버퍼층(113)을 순차적으로 형성하고, 반도체 기판(110)의 예정된 부분이 노출되는 홀(H)을 형성한다. 그리고 홀(H)의 저부에 가열 전극(120)을 형성한다. 여기서, 층간 절연막(111)은 산화물을 이용하여 형성할 수 있고, 버퍼층(113)은 질화물을 이용하여 형성할 수 있다.
다음으로, 도 8에 도시된 바와 같이, 전체 구조 상에 라이너 절연막(131)을 형성한다. 여기서, 라이너 절연막(131)은 버퍼층(105)과 동일하거나 유사한 물질을 이용하여 형성할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 전체 구조 상에 제1갭필 절연막(133)을 형성하여 홀(H) 내부를 매립한 다음 평탄화 및 리세스하여, 홀(H) 저부에 지정된 높이의 제1갭필 절연막(133)이 잔류하도록 한다. 여기서, 제1갭필 절연막(133)은 버퍼층(105) 및 라이너 절연막(131)과 식각 특성이 다른 물질로 형성할 수 있다. 예를 들면, 제1갭필 절연막(133)은 SOD(spin On Dielectric)를 이용할 수 있다.
다음으로, 도 10에 도시된 바와 같이, 전체 구조 상에 스페이서 절연막을 형성하고 스페이서 식각하여 홀(H) 내측벽에 스페이서(135)를 형성한다. 이어서 도 11에 도시된 바와 같이, 제1갭필 절연막(133)을 제거한다.
다음으로, 도 12에 도시된 바와 같이, 전체 구조 상에 제2갭필 절연막(137)을 형성한다. 이때, 제2갭필 절연막(137)은 상부 구경이 좁고 하부 구경이 넓은 형태의 홀에 형성되기 때문에, 그 하단부에 보이드를 갖는 형태로 매립된다. 여기서, 제2갭필 절연막(137)은 버퍼층(105) 및 라이너 절연막(131)과 식각 특성이 동일하거나 유사한 물질을 이용하여 형성할 수 있다. 따라서 식각 공정에 의해 제2갭필 절연막(137)을 예정된 타겟으로 제거하면 도 1과 같은 키홀 구조를 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면, 상변화 물질막의 상부 영역에 불순물을 주입하여 식각비가 다른 상으로 변화시킴에 따라, 상변화 물질막의 에치백 시 식각비가 다른 상변화 물질막만 원활하게 제거할 수 있다.
이로 인해 본 발명의 실시예에서는 상변화 물질막의 에치백 시 서로 다른 식각비를 이용하여 상측의 상변화 물질막만 제거할 수 있으므로, 상변화 물질막이 노출되는 것을 방지할 수 있다. 그리고 상기와 같이 상변화 물질막이 노출되는 것을 방지할 수 있으므로 상변화 물질막의 소실을 방지할 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기의 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 반도체 기판 111: 제1,2,3층간 절연막
120: 가열 전극 131: 라이너 절연막
133: 제1갭필 절연막 137: 제2갭필 절연막
141: 프리 상변화 물질막 143: 제1상태의 상변화 물질막
145: 제2상태의 상변화 물질막 150: 상부전극

Claims (7)

  1. 하부 구조가 형성된 반도체 기판을 제공하는 단계; 및
    상기 하부 구조 상에 제1상태의 상변화 물질막을 형성하는 단계;
    상기 제1상태의 상변화 물질막의 상부 영역을 상기 제1상태의 상변화 물질막과 서로 다른 식각비를 갖는 제2상태의 상변화 물질막으로 변형하는 단계;
    상기 제2상태의 상변화 물질막을 제거하는 단계; 및
    상기 제2상태의 상변화 물질막이 제거된 상기 제1상태의 상변화 물질막 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1상태는 결정질 상태이고,
    상기 제2상태는 비정질 상태인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1상태는 비정질 상태이고,
    상기 제2상태는 결정질 상태인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1상태의 상변화 물질막을 상기 제2상태의 상변화 물질막으로 변형하는 단계는, 상기 제1상태의 상변화 물질막에 불순물을 주입하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1상태의 상변화 물질막을 형성하는 단계는,
    가열 전극이 형성된 상기 하부 구조 상에 상기 가열 전극 표면이 노출되도록 홀을 형성하고, 상기 홀에 프리(Pre) 상변화 물질막을 매립하고,
    상기 프리 상변화 물질막을 포함하는 전체 구조 상에 캡핑막을 형성하고,
    상기 프리 상변화 물질막을 어닐링하여 상기 제1상태의 상변화 물질막으로 상변화시키는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5에 있어서,
    상기 프리 상변화 물질막은 상기 가열 전극과 접촉되는 하단부가 상단부 보다 적은 폭을 갖는 구조인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2에 있어서,
    상기 제2상태의 상변화 물질막의 깊이는 상기 불순물의 도즈량을 통해 조절하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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