KR20160073864A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판에 결정화된 도핑층을 형성하는 단계; 상기 도핑층의 표면에 배리어층을 형성하는 단계; 상기 배리어층 상에 금속층을 형성하는 단계; 및 상기 배리어층과 금속층을 반응시키는 단계를 포함할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAM}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판에 결정화된 도핑층을 형성하는 단계; 상기 도핑층의 표면에 배리어층을 형성하는 단계; 상기 배리어층 상에 금속층을 형성하는 단계; 및 상기 배리어층과 금속층을 반응시키는 단계를 포함할 수 있다.
특히, 상기 결정화된 도핑층을 형성하는 단계는, 상기 기판에 불순물을 도핑하는 단계; 및 레이저 어닐로 상기 기판의 도핑된 영역 전체를 재결정화시키는 단계를 포함할 수 있다.
또한, 상기 배리어층을 형성하는 단계는, 상기 도핑층의 표면을 비정질화 시킬 수 있다. 또한, 상기 배리어층을 형성하는 단계는, 상기 도핑층의 표면에 이온주입을 진행할 수 있다. 또한, 상기 배리어층을 형성하는 단계는, 상기 불순물을 도핑하는 단계보다 낮은 깊이로 이온주입을 진행할 수 있다.
또한, 상기 금속층은 단층 또는 다층구조를 포함할 수 있다. 또한, 상기 금속층은 티타늄막과 티타늄질화막의 적층구조를 포함할 수 있다.
또한, 상기 배리어층과 금속층을 반응시키는 단계는 열처리로 진행할수 있다. 또한, 상기 배리어층과 금속층을 반응시키는 단계를 통해 상기 기판의 표면에 실리사이드층이 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판에 매립게이트를 형성하는 단계; 상기 매립게이트 사이의 상기 기판을 식각하여 리세스영역을 형성하는 단계; 상기 리세스영역 하부 기판에 결정화된 도핑층을 형성하는 단계; 상기 리세스영역에 실리사이드층과 금속층이 적층된 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함하는 기판 상에 층간절연층을 형성하는 단계; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택을 형성하는 단계; 및 상기 층간절연층 상에 상기 하부전극콘택과 연결되는 가변저항소자를 형성하는 단계를 포함할 수 있다.
특히, 상기 결정화된 도핑층을 형성하는 단계는, 상기 리세스영역 하부 기판에 불순물을 도핑하는 단계; 및 레이저 어닐로 상기 도핑된 영역 전체를 재결정화시키는 단계를 포함할 수 있다.
또한, 상기 랜딩플러그를 형성하는 단계는, 상기 도핑층 상에 배리어층을 형성하는 단계; 상기 배리어층 상에 상기 리세스영역을 매립하는 금속층을 형성하는 단계; 및 상기 배리어층과 금속층의 일부를 반응시키는 단계를 포함할 수 있다.
또한, 상기 배리어층을 형성하는 단계는, 상기 도핑층 표면을 비정질화 시킬 수 있다. 또한, 상기 배리어층을 형성하는 단계는, 상기 도핑층에 이온주입을 진행할 수 있다.
또한, 상기 금속층은 단층 또는 다층구조를 포함할 수 있다. 또한, 상기 금속층은 티타늄막과 티타늄질화막의 적층구조를 포함할 수 있다.
또한, 상기 배리어층과 금속층을 반응시키는 단계는 열처리로 진행할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다.
특히, 상기 실리사이드층은 티타늄실리사이드층을 포함할 수 있고, 상기 금속층은 티타늄질화막을 포함할 수 있다.
또한, 상기 가변저항소자는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 다중막을 포함할 수 있다.
또한, 상기 가변저항소자 상부에 도전라인 및 상기 도전라인과 가변저항소자를 연결하는 상부전극콘택을 더 포함할 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 전자 장치 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 제2실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 전자 장치 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 전자 장치 제조 방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 불순물을 도핑하여 도핑영역(12A)을 형성할 수 있다. 도핑영역(12A)은 후속 공정에 의해 형성될 실리사이드층과의 계면저항 감소를 위해 기판(11)에 일정깊이로 불순물을 도핑하여 형성할 수 있다. 이때, 고농도의 불순물을 기판(11)에 일정 깊이로 이온주입함에 따라 도핑영역(12A)이 비정질화 될 수 있다. 도핑영역(12A)이 비정질화 된 상태로 후속 공정을 진행하는 경우 후속 열공정 등에서 결함이 발생하며, 이로 인해 후속 공정에서 실리사이드층이 불균일하게 형성될 수 있기 때문에 본 실시예에서는 레이저 어닐을 통해 도핑영역(12A) 전체를 균일하게 재결정화시킬 수 있다.
도 1b에 도시된 바와 같이, 본 실시예에서는 레이저 어닐을 통해 도핑영역(12A, 도 1a 참조) 전체를 재결정화시킬 수 있다. 레이저 어닐은 비정질화된 도핑영역이 모두 재결정화되는 조건으로 진행할 수 있다. 예컨대, 레이저 어닐은 적어도 1100도 이상의 온도에서 진행할 수 있다.
따라서, 기판(11)에 일정깊이의 도핑층(12)이 형성될 수 있다. 도핑층(12)은 후속 실리사이드층과의 계면 저항을 감소시킬 만큼 충분한 도즈(dose)의 불순물을 포함하여 낮은 저항을 확보할 수 있다. 더욱이, 레이저 어닐은 통해 비정질화된 도핑영역이 모두 재결정화되므로, 도핑층(12)의 비정질화로 인한 결함 발생을 방지할 수 있다.
도 1c에 도시된 바와 같이, 도핑층(12)의 일부 즉, 기판(11) 표면을 일정깊이 비정질화시킨다. 비정질영역(12B)의 깊이는 도핑층(12)의 깊이보다 얕게 조절할 수 있다. 비정질영역(12B)의 깊이는 후속 공정에서 실리사이드를 형성하기 위한 최소한의 깊이로 조절할 수 있다. 비정질영역(12B)은 이온주입을 통해 형성할 수 있다. 비정질영역(12B)을 형성하기 위한 이온주입은 도핑층(12)을 형성하는 공정보다 낮은 깊이로 이온주입을 진행할 수 있다. 비정질영역(12B)을 위한 이온주입은 가벼운 원자(예컨대, P)를 이용할 수 있으며, 예컨대 50Å∼100Å의 이온주입 깊이를 타겟으로 진행할 수 있다.
비정질영역(12B)은 후속 공정에서 금속층과 반응하여 실리사이드층이 형성되는 영역으로, 실리사이드층의 영역을 정의하는 배리어층으로 작용할 수 있다. 이하, 비정질영역(12B)을 "배리어층(12B)"이라고 한다.
도 1d에 도시된 바와 같이, 배리어층(12B) 상에 금속층(13, 14)을 형성할 수 있다. 금속층(13, 14)은 단층 또는 다층으로 형성할 수 있다. 금속층(13, 14)은 금속층(13) 및 금속질화층(14)의 적층구조를 포함할 수 있다. 예컨대, 금속층(13, 14)은 티타늄막 및 티타늄질화막의 적층구조를 포함할 수 있다.
도 1e에 도시된 바와 같이, 배리어층(12B, 도 1d 참조) 및 금속층(13, 도 1d 참조)을 반응시킬 수 있다. 이에 따라, 배리어층과 금속층은 실리사이드층(15)으로 바뀔 수 있다. 실리사이드층(15)은 예컨대, 티타늄실리사이드층을 포함할 수 있다. 실리사이드층을 형성하기 위해서는 열처리를 통해 배리어층과 금속층의 반응을 유도할 수 있다. 이때, 열처리는 급속열처리(Rapid Thermal Anneal)를 포함할 수 있다.
도 2는 본 발명의 제2실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전자 장치는 기판(31)에 게이트전극(33) 및 실링층(34)을 포함하는 스위칭소자(BG), 스위칭소자(BG) 사이의 기판(31)에 도핑층(35) 및 실리사이드층(36)과 금속층(37)이 적층된 랜딩플러그(P), 랜딩플러그(P)를 포함하는 기판(31) 상에 형성된 제1층간절연층(38), 제1층간절연층(38)을 관통하고 랜딩플러그(P)에 접하는 하부전극콘택(39), 제1층간절연층(38) 상에 형성되고 하부전극콘택(39)에 접하는 가변저항소자(43), 가변저항소자(43) 사이를 매립하는 제2층간절연층(44), 제2층간절연층(44) 상에 형성된 도전라인(46) 및 제2층간절연층(44)을 관통하여 도전라인(46)과 가변저항소자(43)를 전기적으로 연결하는 상부전극콘택(45)을 포함할 수 있다.
스위칭소자(BG)는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭 소자의 일단은 하부전극콘택(39)과 전기적으로 연결될 수 있고, 타단은 소스라인콘택(Source line contact, 미도시)을 통해 소스라인(Source line)과 전기적으로 연결될 수 있다.
특히, 본 실시예는 스위칭소자(BG) 사이의 기판(31)에 충분한 도즈(dose)량을 갖는 도핑층(35)과 균일한 두께로 형성된 실리사이드층(36) 및 금속층(37)이 적층된 랜딩플러그(P)를 포함할 수 있다.
제1 및 제2층간절연층(38, 44)은 절연물질을 포함할 수 있다. 제1 및 제2층간절연층(38, 44)은 산화층, 질화층 및 산화질화층으로 이루어진 그룹 중에서 선택된 어느 하나의 단일층 또는 이들이 적층된 적층구조를 포함할 수 있다.
하부전극콘택(39)은 가변저항소자 아래에서 가변저항소자로 전압 또는 전류를 공급하는 통로로서, 다양한 도전물질 예컨대, 금속, 금속질화물 등을 포함할 수 있다.
가변저항소자(43)는 양단에 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 물질을 포함할 수 있다. 예컨대, 가변저항소자(43)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(Perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(Chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변저항소자(43)는 단일막 구조 또는 둘 이상의 막이 조합하여 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다.
일례로서, 가변저항소자(43)는 제1자성층(40), 제2자성층(42), 및 제1자성층(40)과 제2자성층(42) 사이에 개재된 터널배리어층(41)을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다.
제1자성층(40) 및 제2자성층(42)은 다양한 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 제1 및 제2자성층(40, 42) 중 어느 하나는 변경 가능한 자화 방향을 가짐으로써 자유층 또는 스토리지층으로 기능할 수 있고, 다른 하나는 고정된 자화 방향을 가짐으로써 고정층 또는 레퍼런스층으로 기능할 수 있다. 터널 베리어층(41)은 전자를 터널링시킴으로써 자유층의 자화 방향 변화를 가능하게 할 수 있다. 터널배리어층(41)은 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
이러한 가변저항소자(43)에서는 제1 및 제2자성층(40, 42)의 자화방향이 서로 평행한 경우, 저저항 상태로서 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 제1 및 제2자성층(40, 42)의 자화 방향이 서로 반평행한 경우, 고저항 상태로서, 예컨대, 데이터 '1'을 저장할 수 있다. 가변저항소자(43)는 이러한 MTJ 구조물 외에도 MTJ 구조물의 특성 확보를 위한 다양한 막들을 더 포함할 수 있다.
또는, 다른 일례로서, 가변저항소자(43)는 산소 공공을 포함하고 산소 공공의 거동에 의해 저항이 변화할 수 있는 금속 산화물을 포함할 수 있다.
상부전극콘택(45)은 도전라인(46)과 가변저항소자(43) 사이를 전기적으로 연결하는 역할을 수행함과 동시에 가변저항소자(43)에 대한 전극으로 작용할 수 있다. 상부전극콘택(45)은 하부전극콘택(39)과 동일한 물질로 형성할 수 있다.
도전라인(46)은 금속층을 포함할 수 있다. 금속층은 금속원소를 포함하는 도전층을 의미하며, 금속층, 금속산화층, 금속질화층, 금속산화질화층, 금속실리사이드층 등을 포함할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 전자 장치 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3e는 도 2와 동일한 도면부호를 사용하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(31)에 스위칭소자(BG)를 형성할 수 있다. 스위칭소자(BG)는 매립게이트 형태를 포함할 수 있다. 스위칭소자(BG)는 트렌치(32)에 매립게이트전극(33) 및 실링층(34)이 적층된 구조를 포함할 수 있다.
도 3b에 도시된 바와 같이, 스위칭소자(BG) 사이의 기판에 도핑층(35)을 형성할 수 있다. 이어서, 도핑층(35) 상에 실리사이드층(36) 및 금속층(37)이 적층된 랜딩플러그(P)를 형성할 수 있다.
도핑층(35) 및 랜딩플러그(P)는 도 1a 내지 도 1f에 도시된 방법과 동일한 방법을 통해 형성될 수 있다. 따라서, 충분한 도즈량을 갖는 도핑층(35)과 함께 균일한 두께의 실리사이드층(36)을 포함하는 랜딩플러그(P)를 형성할 수 있다.
도 3c에 도시된 바와 같이, 랜딩플러그(P)를 포함하는 기판(31) 상에 제1층간절연층(38)을 형성할 수 있다. 제1층간절연층(38)은 산화층, 질화층 및 산화질화층으로 이루어진 그룹 중에서 선택된 어느 하나의 단일층 또는 이들이 적층된 적층구조를 포함할 수 있다.
이어서, 제1층간절연층(38)을 관통하여 랜딩플러그(P)에 접하는 하부전극콘택(39)을 형성할 수 있다. 하부전극콘택(39)은 제1층간절연층(38)을 관통하여 랜딩플러그(P)를 노출시키는 콘택홀을 형성한 후, 콘택홀이 갭필되도록 전면에 도전물질을 형성하고, 인접한 하부전극콘택(39) 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 제1층간절연층(38)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 3d에 도시된 바와 같이, 제1층간절연층(38) 상에 하부전극콘택(39)에 접하는 가변저항소자(43)를 형성할 수 있다. 가변저항소자(43)는 하부전극콘택(39)의 선폭보다 큰 선폭으로 도시하고 있으나, 필요에 따라서 하부전극콘택(39)의 선폭보다 작거나 동일하게 조절할 수 있다. 가변저항소자(43)는 상하부에 전극(미도시)층을 더 포함할 수 있다.
가변저항소자(43)는 상부전극 또는/및 하부전극을 통해 인가되는 바이어스(예컨대, 전압 또는 전류)에 따라 서로 다른 저항상태(또는, 서로 다른 저항값) 사이를 스위칭하는 특성을 가질 수 있다. 이러한 특성은 다양한 분야에서 활용이 가능하다. 일례로, 데이터를 저장하는 데이터 스토리지(Data Storage)로 사용할 수 있다.
가변저항소자(43)는 상부전극 또는/및 하부전극을 통해 인가되는 바이어스에 의하여 가변저항 특성을 나타낼 수 있다. 예컨대, 가변저항소자(43)는 상변화물질을 포함할 수 있다. 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다. 상변화물질은 외부 자극(예컨대, 전압 또는 전류)에 의해 결정상태가 비정질상태(Amorphous state) 또는 결정질상태(Crystal state)로 변화하는 것으로 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항소자(43)는 금속산화물을 포함할 수 있다. 금속산화물은 전이금속산화물(Transistion Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다. 금속산화물은 막내 공공(Vacancy)을 포함하고, 외부 자극에 의한 공공의 거동에 따른 도전경로(conductive path)의 생성 및 소멸에 의하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항소자(43)는 두 자성체(40, 42) 사이에 터널배리어층(Tunnel Barrier layer, 41)이 개재된 적층막을 포함할 수 있다. 두 자성체 사이에 터널배리어층이 개재된 적층구조를 자기터널접합(Magnetic Tunnel Junction, MTJ)이라 지칭하기도 한다. 두 자성체(40, 42)의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성체의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다. 그러나, 본 실시예는 이에 한정되는 것이 아니며, 가변저항소자(43)로는 상부전극 또는/및 하부전극에 인가되는 바이어스에 서로 다른 저항 상태 사이를 스위칭 할 수 있는 가변 저항 특성을 만족하는 모든 물질을 적용할 수 있다.
이어서, 가변저항소자(43)의 측벽에 스페이서(미도시)를 형성할 수 있다.
도 3e에 도시된 바와 같이, 제1층간절연층(38) 상에 제2층간절연층(44)을 형성할 수 있다. 제2층간절연층(44)은 가변저항소자(43) 사이를 매립하기 충분한 두께로 형성할 수 있다. 예컨대, 제2층간절연층(44)은 상부전극콘택의 높이를 고려하여 가변저항소자(43)의 상부면보다 높은 표면두께를 갖도록 형성할 수 있다. 제2층간절연층(44)은 예컨대, 산화층, 질화층 및 산화질화층으로 이루어진 그룹 중에서 선택된 어느 하나의 단일층 또는 이들이 적층된 구조로 형성할 수 있다.
이어서, 가변저항소자(43) 상부의 제2층간절연층(44)을 관통하여 가변저항소자(43)에 연결되는 상부전극콘택(45)을 형성한다. 상부전극콘택(45)은 가변저항소자(43) 상부가 노출되도록 제2층간절연층(44)을 식각하여 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 형성할 수 있다. 상부전극콘택(45)은 후속 공정을 통해 형성될 제1금속배선(46)과 가변저항소자(43) 사이를 전기적으로 연결하는 역할을 수행함과 동시에 가변저항소자(43)에 대한 전극으로 작용할 수 있다. 상부전극콘택(45)은 하부전극콘택(39)과 동일한 물질로 형성할 수 있다.
이어서, 제2층간절연층(44) 상에 도전라인(46)을 형성할 수 있다. 도전라인(46)은 상부전극콘택(45)을 통해 가변저항소자(43)에 전기적으로 연결될 수 있다. 가변저항소자(43)에 연결되는 도전라인(46)은 비트라인(Bit line) 역할을 할 수 있다. 도전라인(46)은 금속층을 포함할 수 있다. 금속층은 금속원소를 포함하는 도전층을 의미하며, 금속층, 금속산화층, 금속질화층, 금속산화질화층, 금속실리사이드층 등을 포함할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판에 형성된 매립게이트; 상기 매립게이트 사이에 위치하는 리세스영역; 상기 리세스영역 하부 기판에 형성된 결정화된 도핑층; 상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그; 상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층; 상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및 상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
31 : 기판 33 : 게이트전극
34 : 실링층 BG : 스위칭소자
35 : 불순물영역 36 : 실리사이드층
37 : 금속층 P : 랜딩플러그
38 : 제1층간절연층 39 : 하부전극콘택
40 : 제1자성층 41 : 터널배리어층
42 : 제2자성층 43 : 가변저항소자
44 : 제2층간절연층 45 : 상부전극콘택
46 : 도전라인

Claims (27)

  1. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판에 결정화된 도핑층을 형성하는 단계;
    상기 도핑층의 표면에 배리어층을 형성하는 단계;
    상기 배리어층 상에 금속층을 형성하는 단계; 및
    상기 배리어층과 금속층을 반응시키는 단계
    를 포함하는 전자 장치 제조 방법.
  2. 제1항에 있어서,
    상기 결정화된 도핑층을 형성하는 단계는,
    상기 기판에 불순물을 도핑하는 단계; 및
    레이저 어닐로 상기 기판의 도핑된 영역 전체를 재결정화시키는 단계
    를 포함하는 전자 장치 제조 방법.
  3. 제1항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 도핑층의 표면을 비정질화 시키는 전자 장치 제조 방법.
  4. 제1항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 도핑층의 표면에 이온주입을 진행하는 전자 장치 제조 방법.
  5. 제2항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 불순물을 도핑하는 단계보다 낮은 깊이로 이온주입을 진행하는 전자 장치 제조 방법.
  6. 제1항에 있어서,
    상기 금속층은 단층 또는 다층구조를 포함하는 전자 장치 제조 방법.
  7. 제1항에 있어서,
    상기 금속층은 티타늄막과 티타늄질화막의 적층구조를 포함하는 전자 장치 제조 방법.
  8. 제1항에 있어서,
    상기 배리어층과 금속층을 반응시키는 단계는 열처리로 진행하는 전자 장치 제조 방법.
  9. 제1항에 있어서,
    상기 배리어층과 금속층을 반응시키는 단계를 통해 상기 기판의 표면에 실리사이드층이 형성되는 전자 장치 제조 방법.
  10. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판에 매립게이트를 형성하는 단계;
    상기 매립게이트 사이의 상기 기판을 식각하여 리세스영역을 형성하는 단계;
    상기 리세스영역 하부 기판에 결정화된 도핑층을 형성하는 단계;
    상기 리세스영역에 실리사이드층과 금속층이 적층된 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그를 포함하는 기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택을 형성하는 단계; 및
    상기 층간절연층 상에 상기 하부전극콘택과 연결되는 가변저항소자를 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  11. 제10항에 있어서,
    상기 결정화된 도핑층을 형성하는 단계는,
    상기 리세스영역 하부 기판에 불순물을 도핑하는 단계; 및
    레이저 어닐로 상기 도핑된 영역 전체를 재결정화시키는 단계
    를 포함하는 전자 장치 제조 방법.
  12. 제10항에 있어서,
    상기 랜딩플러그를 형성하는 단계는,
    상기 도핑층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 상기 리세스영역을 매립하는 금속층을 형성하는 단계; 및
    상기 배리어층과 금속층의 일부를 반응시키는 단계
    를 포함하는 전자 장치 제조 방법.
  13. 제12항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 도핑층 표면을 비정질화 시키는 전자 장치 제조 방법.
  14. 제12항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 도핑층에 이온주입을 진행하는 전자 장치 제조 방법.
  15. 제10항에 있어서,
    상기 금속층은 단층 또는 다층구조를 포함하는 전자 장치 제조 방법.
  16. 제10항에 있어서,
    상기 금속층은 티타늄막과 티타늄질화막의 적층구조를 포함하는 전자 장치 제조 방법.
  17. 제12항에 있어서,
    상기 배리어층과 금속층을 반응시키는 단계는 열처리로 진행하는 전자 장치 제조 방법.
  18. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판에 형성된 매립게이트;
    상기 매립게이트 사이에 위치하는 리세스영역;
    상기 리세스영역 하부 기판에 형성된 결정화된 도핑층;
    상기 리세스영역에 형성되고 실리사이드층과 금속층이 적층된 랜딩플러그;
    상기 랜딩플러그를 포함하는 기판 상에 형성된 층간절연층;
    상기 층간절연층을 관통하여 상기 랜딩플러그에 접하는 하부전극콘택; 및
    상기 층간절연층 상에 형성되고 상기 하부전극콘택에 접하는 가변저항소자
    를 포함하는 전자 장치.
  19. 제18항에 있어서,
    상기 실리사이드층은 티타늄실리사이드층을 포함하는 전자 장치.
  20. 제18항에 있어서,
    상기 금속층은 티타늄질화막을 포함하는 전자 장치.
  21. 제18항에 있어서,
    상기 가변저항소자는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 다중막을 포함하는 전자 장치.
  22. 제18항에 있어서,
    상기 가변저항소자 상부에 도전라인 및 상기 도전라인과 가변저항소자를 연결하는 상부전극콘택을 더 포함하는 전자 장치.
  23. 제18항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  24. 제18항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  25. 제18항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  26. 제18항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  27. 제18항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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