KR20220137438A - 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 - Google Patents

메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 Download PDF

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Abstract

하나의 메모리 셀의 두께를 감소시킴으로써 메모리 셀 스트링의 전체 두께를 감소시키고 적층 단수를 증가시킨 수직형 비휘발성 메모리 장치가 개시된다. 개시된 비휘발성 메모리 장치는 복수의 메모리 셀 스트링을 포함하며, 각각의 메모리 셀 스트링은: 제1 방향을 따라 각각 연장되는 복수의 절연성 스페이서; 제1 방향을 따라 각각 연장되며 제1 방향에 수직한 제2 방향을 따라 상기 복수의 절연성 스페이서와 번갈아 배치된 복수의 게이트 전극; 및 상기 복수의 게이트 전극 중에서 대응하는 게이트 전극의 측면과 각각 접촉하도록 배치된 복수의 컨택;을 포함할 수 있다.

Description

메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 {Vertical nonvolatile Memory Device including memory cell string}
개시된 실시예들은 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 복수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치의 일 예로서, 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에는 때 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다. 특히, 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구된다.
하나의 메모리 셀의 두께를 감소시킴으로써 메모리 셀 스트링의 전체 두께를 감소시키고 적층 단수를 증가시킨 수직형 비휘발성 메모리 장치를 제공한다.
일 실시예에 따른, 비휘발성 메모리 장치는 복수의 메모리 셀 스트링을 포함하며, 각각의 메모리 셀 스트링은: 제1 방향을 따라 각각 연장되는 복수의 절연성 스페이서; 제1 방향을 따라 각각 연장되며 제1 방향에 수직한 제2 방향을 따라 상기 복수의 절연성 스페이서와 번갈아 배치된 복수의 게이트 전극; 및 상기 복수의 게이트 전극 중에서 대응하는 게이트 전극의 측면과 각각 접촉하도록 배치된 복수의 컨택;을 포함할 수 있다.
예를 들어, 각각의 게이트 전극의 두께는 0.3 nm 내지 15 nm의 범위 내에 있을 수 있다.
상기 번갈아 배치된 복수의 절연성 스페이서와 복수의 게이트 전극의 제1 방향 폭이 제2 방향을 따라 점차 작아지고, 상기 복수의 절연성 스페이서와 복수의 게이트 전극은 경사진 단부 측면을 가질 수 있다.
일 예에서, 상기 번갈아 배치된 복수의 절연성 스페이서와 복수의 게이트 전극의 단부 측면은 연속적으로 연장되는 경사면을 가질 수 있다.
각각의 게이트 전극의 상부 표면의 제1 방향 폭은 그 위에 배치된 절연성 스페이서의 하부 표면의 제1 방향 폭과 일치하고, 각각의 게이트 전극의 하부 표면의 제1 방향 폭은 그 아래 배치된 절연성 스페이서의 상부 표면의 제1 방향 폭과 일치할 수 있다.
상기 복수의 컨택은 그에 각각 대응하는 게이트 전극의 경사진 단부 측면과 접촉하고 대응하는 게이트 전극의 상부 표면에는 접촉하지 않도록 배치될 수 있다.
다른 예에서, 각각의 절연성 스페이서의 경사진 단부 측면의 경사도가 각각의 게이트 전극의 경사진 단부 측면의 경사도보다 더 크며, 상기 복수의 게이트 전극의 상부 표면의 일부 가장자리가 노출될 수 있다.
각각의 게이트 전극의 바로 위에 배치된 절연성 스페이서의 하부 표면의 제1 방향 폭은 각각의 게이트 전극의 상부 표면의 제1 방향 폭보다 작을 수 있다.
상기 복수의 컨택은 그에 대응하는 게이트 전극의 노출된 상부 표면과 경사진 측면을 모두 덮도록 배치될 수 있다.
상기 복수의 컨택은 제2 방향을 따라 연장될 수 있다.
각각의 메모리 셀 스트링은 상기 복수의 컨택 주변을 채우도록 배치된 패시베이션층을 더 포함할 수 있다.
각각의 게이트 전극은 도전성 이차원 물질층을 포함할 수 있다.
상기 도전성 이차원 물질층은, 예를 들어, 그래핀, AuSe, MoTe2, NbSe2, NbS2, NbTe2, PdTe2, PtTe2, TaS2, TaSe2, VSe2 중에서 적어도 하나를 포함할 수 있다.
도전성 이차원 물질층의 결정입도는, 예를 들어, 약 1 nm 내지 10 cm의 범위 내에 있을 수 있다.
각각의 게이트 전극은 상기 도전성 이차원 물질층 내에 도핑된 금속 물질을 더 포함할 수 있다.
상기 도전성 이차원 물질층 내의 금속 물질의 도핑 농도는, 예를 들어, 1018/cm3 내지 1022/cm3 의 범위 내에 있을 수 있다.
상기 금속 물질은, 예를 들어, 은(Ag), 금(Au), 백금(Pt), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 및 크롬(Cr) 중에서 적어도 포함할 수 있다.
각각의 게이트 전극은 금속 물질층, 및 상기 금속 물질층의 하부 표면 또는 상부 표면에 배치된 도전성 이차원 물질층을 포함할 수 있다.
각각의 게이트 전극은 금속 물질층, 상기 금속 물질층의 하부 표면 또는 상부 표면에 배치된 제1 도전성 이차원 물질층, 및 상기 금속 물질층의 측면에 배치된 제2 도전성 이차원 물질층을 포함할 수 있다.
상기 제1 도전성 이차원 물질층의 층 방향과 상기 제2 도전성 이차원 물질층의 층 방향이 서로 수직할 수 있다.
개시된 실시예에 따르면 메모리 셀 스트링 내에서 수직 방향으로 적층되는 게이트 전극들 또는 워드 라인들의 두께를 줄임으로써 하나의 메모리 셀의 두께를 감소시킬 수 있다. 따라서 메모리 셀 스트링의 전체 두께를 감소시킬 수 있으며 메모리 셀 스트링 내의 적층 단수를 증가시킬 수 있다.
또한, 게이트 전극들의 단부 측면에 컨택을 형성함으로써 게이트 전극들의 두께를 줄이더라도 게이트 전극들을 손상시키지 않고 안정적으로 컨택을 형성하는 것이 가능하다.
또한, 도전성 이차원 물질로 각각의 게이트 전극의 일부 또는 전부를 형성함으로써 게이트 전극의 두께 감소로 인한 비저항의 증가 문제를 개선할 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 1에 도시된 메모리 셀 어레이를 보이는 블록도이다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 등가 회로를 나타내는 도면이다.
도 5는 일 실시예에 따른 각각의 메모리 셀 스트링의 구조를 개략적으로 보이는 단면도이다.
도 6은 복수의 게이트 전극과 복수의 컨택 사이의 전기적 연결을 위한 일 실시예에 따른 구조를 개략적으로 보이는 단면도이다.
도 7은 복수의 게이트 전극과 복수의 컨택 사이의 전기적 연결을 위한 다른 실시예에 따른 구조를 개략적으로 보이는 단면도이다.
도 8은 일 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다.
도 9는 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다.
도 10은 또 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다.
도 11은 또 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다.
도 12는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽(Neuromorphic) 장치를 개략적으로 보인다.
이하, 첨부된 도면들을 참조하여, 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 일 실시예에 따른 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일 예로서 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 수행할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다. 메모리 장치(200)는 독출 데이터에 대한 독출 결과에 따라 합격/불합격 신호(pass/fail signal)를 메모리 콘트롤러(100)에 제공할 수 있으며, 메모리 콘트롤러(100)는 합격/불합격 신호를 참조하여 메모리 셀 어레이(210)의 기입/독출 동작을 제어할 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 워드 라인과 복수의 비트 라인이 교차하는 영역들에 배치되는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들을 포함할 수 있으며, 비휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이(210) 또는 노어(NOR) 플래시 메모리 셀 어레이(210) 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이(210)를 포함하고, 이에 따라 메모리 장치(200)가 비휘발성 메모리 장치임을 가정하여 본 개시의 실시예들을 상술하기로 한다.
메모리 콘트롤러(100)는 기록/독출 제어부(110), 전압 제어부(120) 및 데이터 판별부(130)를 포함할 수 있다.
기록/독출 제어부(110)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 비휘발성 메모리 장치(200) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 예를 들어, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 독출하거나, 메모리 셀 어레이(210)에 데이터를 프로그램하기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
데이터 판별부(130)는 메모리 장치(200)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 메모리 셀들로부터 독출된 데이터를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 복수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.
전술한 바와 같이 메모리 셀 어레이(210)는 비휘발성 메모리 셀들을 포함할 수 있으며, 예를 들어, 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 장치(200)의 일 구현예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 로우 디코더(230), 입출력 회로(240), 및 제어 로직(250)을 더 포함할 수 있다.
메모리 셀 어레이(210)는 하나 이상의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1~WLm) 및 하나 이상의 공통 소스 라인(CSLs)에 연결될 수 있으며, 또한 복수의 비트 라인(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드 라인 전압(V1~Vi)을 발생시킬 수 있으며, 상기 워드 라인 전압(V1~Vi)들은 로우 디코더(230)로 제공될 수 있다. 비트 라인(BL1~BLn)들을 통해 프로그램/독출/소거 동작을 위한 신호가 메모리 셀 어레이(210)에 인가될 수 있다.
또한, 프로그램될 데이터는 입출력 회로(240)를 통해 메모리 셀 어레이(210)에 제공될 수 있으며, 독출된 데이터는 입출력 회로(240)를 통해 외부(예를 들어, 메모리 컨트롤러)에 제공될 수 있다. 제어 로직(250)은 메모리 동작과 관련된 각종 제어 신호들을 로우 디코더(230) 및 전압 발생부(220)에 제공할 수 있다.
로우 디코더(230)의 디코딩 동작에 따라, 워드 라인 전압(V1~Vi)들이 각종 라인(SSLs, WL1~WLm, CSLs)들에 제공될 수 있다. 예컨대, 워드 라인 전압(V1~Vi)들은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 하나 이상의 워드 라인(WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 공통 소스 라인(CSLs)에 제공될 수 있다.
도 3은 도 1에 도시된 메모리 셀 어레이를 보이는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들어, 각각의 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함할 수 있다. 예를 들면, 각각의 메모리 블록(BLK)은 제 2 방향을 따라 연장된 복수의 메모리 셀 스트링을 포함할 수 있다. 또한, 복수의 메모리 셀 스트링은 제 1 및 제 3 방향들을 따라 2차원 배열될 수 있다. 각각의 메모리 셀 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인들(WL), 및 공통 소스 라인(CSL)에 연결된다. 따라서, 각각의 메모리 블록(BLK1~BLKz)은 복수의 비트 라인(BL), 복수의 스트링 선택 라인(SSLs). 복수의 워드 라인(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 이러한 메모리 블록(BLK1~BLKz)들은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 등가 회로를 나타내는 도면이다. 예시적으로, 도 3의 메모리 셀 어레이(210)의 메모리 블록(BLK1~BLKz)들 중 하나가 도 4에 도시된다. 도 3 및 도 4를 참조하면, 메모리 블록(BLK1~BLKz)은 각각 복수의 메모리 셀 스트링(CS11~CSkn)을 포함한다. 복수의 메모리 셀 스트링(CS11~CSkn)은 행 방향 및 열 방향을 따라 2차원 배열되어 행들 및 열들을 형성할 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)은 복수의 메모리 셀(MC) 및 복수의 스트링 선택 트랜지스터(SST)를 포함한다. 각각의 메모리 셀 스트링(CS11~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 높이 방향으로 적층될 수 있다.
복수의 메모리 셀 스트링(CS11~CSkn)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 메모리 셀 스트링(CS11~CS1n)들의 스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 메모리 셀 스트링(CSk1~CSkn)의 스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
또한, 복수의 메모리 셀 스트링(CS11~CSkn)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 메모리 셀 스트링(CS11~CSk1)들의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 메모리 셀 스트링(CS1n~CSkn)들의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 비트 라인(BLn)에 공통으로 연결될 수 있다.
또한, 복수의 메모리 셀 스트링(CS11~CSkn)의 행들은 서로 다른 공통 소스 라인(CSL1~CSLk)들에 각각 연결될 수 있다. 예를 들어, 복수의 메모리 셀 스트링(CS11~CS1n)들의 스트링 선택 트랜지스터(SST)들은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 복수의 메모리 셀 스트링(CSk1~CSkn)들의 스트링 선택 트랜지스터(SST)들은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(또는 스트링 선택 트랜지스터(SST)들)으로부터 동일한 높이에 위치한 메모리 셀(MC)들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도 4에 도시된 메모리 블록은 예시적인 것이다. 본 개시의 기술적 사상은 도 4에 도시된 메모리 블록에 한정되지 않는다. 예를 들어, 복수의 메모리 셀 스트링(CS11~CSkn)들의 행들의 수는 증가 또는 감소될 수 있다. 복수의 메모리 셀 스트링(CS11~CSkn)의 행들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 메모리 셀 스트링(CS11~CSkn)의 수 또한 변경될 수 있다. 메모리 셀 스트링(CS11~CSkn)의 행들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다. 또한, 메모리 셀 스트링(CS11~CSkn)의 열들의 수가 증가 또는 감소될 수 있다. 메모리 셀 스트링(CS11~CSkn)의 열들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 메모리 셀 스트링(CS11~CSkn)의 수 또한 변경될 수 있다.
각각의 메모리 셀 스트링(CS11~CSkn)의 높이는 증가 또는 감소될 수 있다. 예를 들어, 각각의 메모리 셀 스트링(CS11~CSkn)에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 각각의 메모리 셀 스트링(CS11~CSkn)에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 메모리 셀 스트링(CS11~CSkn)들의 행의 단위로 수행될 수 있다. 공통 소스 라인들(CSLs)에 의해 메모리 셀 스트링(CS11~CSkn)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSLs)에 의해 메모리 셀 스트링(CS11~CSkn)들이 하나의 행 단위로 선택될 수 있다. 그리고, 메모리 셀 스트링(CS11~CSkn)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 예를 들어, 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀(MC)들의 하나의 행일 수 있다. 메모리 셀 스트링(CS11~CSkn)의 선택된 행에서, 메모리 셀(MC)들은 워드 라인들(WL)에 의해 페이지의 단위로 선택될 수 있다.
한편, 각각의 메모리 셀 스트링(CS11~CSkn) 내의 메모리 셀(MC)들은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다. 예를 들어, 도 5는 일 실시예에 따른 각각의 메모리 셀 스트링의 구조를 개략적으로 보이는 단면도이다. 도 5를 참조하면, 메모리 셀 스트링(CS)은 기판(301)을 포함할 수 있다. 기판(301)은, 예를 들어, 도핑된 실리콘 물질을 포함할 수 있다. 또한, 상세히 도시되지는 않았지만, 기판(301)은 복수의 스트링 선택 트랜지스터(SST) 및 주변 회로 등을 포함할 수 있다.
기판(301) 위에는 수평 방향, 다시 말해 기판(301)의 표면에 평행한 방향을 따라 연장된 복수의 절연성 스페이서(311) 및 수평 방향을 따라 연장된 복수의 게이트 전극(312)이 번갈아 배열될 수 있다. 다시 말해, 메모리 셀 스트링(CS)은 수평 방향에 직교하는 수직 방향을 따라 서로 번갈아 적층된 복수의 절연성 스페이서(311) 및 복수의 게이트 전극(312)을 포함할 수 있다. 예를 들어, 게이트 전극(312)은 금속 물질 및 도전성 이차원 물질 중 적어도 하나를 포함하고, 절연성 스페이서(311)는 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다. 각각의 게이트 전극(312)은 워드 라인(WL)에 연결될 수 있으며, 또는 각각의 게이트 전극(312)은 그 자체로 워드 라인(WL)일 수 있다.
또한, 메모리 셀 스트링(CS)은 복수의 절연성 스페이서(311)와 복수의 게이트 전극(312)을 수직 방향으로 관통하는 채널 홀(channel hole)을 포함할 수 있다. 채널 홀 내에는 채널과 저항을 형성하기 위한 복수의 층들이 배치될 수 있다. 예를 들어, 메모리 셀 스트링(CS)은 채널 홀 내에 배치된 배리어 유전체층(321), 전하 트랩층(charge trap layer)(322), 터널링 유전체층(323), 채널 반도체층(324), 및 절연성 지지체(325)를 포함할 수 있다.
배리어 유전체층(321)은 복수의 절연성 스페이서(311)와 복수의 게이트 전극(312)에 콘포말(conformal)하게 증착되어 수직 방향을 따라 연장될 수 있다. 전하 트랩층(322)은 배리어 유전체층(321)의 표면을 따라 콘포말하게 증착되어 수직 방향을 따라 연장될 수 있다. 터널링 유전체층(323)은 전하 트랩층(322)의 표면을 따라 콘포말하게 증착되어 수직 방향을 따라 연장될 수 있다. 채널 반도체층(324)은 터널링 유전체층(323)의 표면을 따라 콘포말하게 증착되어 수직 방향을 따라 연장될 수 있다. 절연성 지지체(325)는 채널 홀 중심의 남은 공간을 채우도록 배치되어 수직 방향을 따라 연장될 수 있다. 배리어 유전체층(321), 전하 트랩층(322), 및 터널링 유전체층(323)은 함께 게이트 절연막을 구성할 수 있다.
메모리 셀 스트링(CS) 위에는 적어도 전하 트랩층(322), 터널링 유전체층(323), 및 채널 반도체층(324)을 덮도록 드레인(330)이 배치될 수 있다. 드레인(330)은 도핑된 실리콘 물질을 포함할 수 있다. 기판(301)과 드레인(330)은 전기적으로 상반되도록 도핑될 수 있다. 예를 들어, 기판(301)이 p 타입으로 도핑된 경우, 드레인(330)은 n 타입으로 도핑될 수 있다. 또한, 드레인(330) 위에는 비트 라인(340)이 배치될 수 있다.
도 5에서 점선 박스로 표시된 바와 같이, 어느 하나의 게이트 전극(312), 및 상기 하나의 게이트 전극(312)에 대해 수평 방향으로 인접하는 유전체층(321)의 일부분, 전하 트랩층(322)의 일부분, 터널링 유전체층(323)의 일부분, 및 채널 반도체층(324)의 일부분은 하나의 메모리 셀(MC)의 구성요소이다. 이러한 복수의 메모리 셀(MC)이 수직 적층 구조로 배열되어 각각의 메모리 셀 스트링(CS)을 형성한다. 도 5에는 메모리 셀(MC)이 상변화(phase change) 물질을 이용한 전하 트랩 플래시(CTF; charge trap flash) 메모리를 기반으로 구성된 것으로 예시되었으나, 반드시 이에 한정되는 것은 아니다. 따라서, 채널 홀 내에 배치되는 층들의 구성은 단지 예시적인 것이고 도 5에 도시된 구조에 한정되지 않는다.
본 실시예에서, 각각의 게이트 전극(312)의 두께(t)는, 예컨대, 약 0.3 nm 내지 약 15 nm의 범위를 가질 수 있다. 게이트 전극(312)을 이렇게 얇게 형성하는 경우에, 컨택을 형성하기 위하여 게이트 전극(312)의 상부 표면을 노출시킬 때 게이트 전극(312)이 손상될 수 있다. 이러한 게이트 전극(312)의 손상을 방지하기 위하여, 게이트 전극(312)의 상부 표면을 노출시키지 않고 컨택을 형성할 수 있다.
예를 들어, 도 6은 복수의 게이트 전극과 복수의 컨택 사이의 전기적 연결을 위한 일 실시예에 따른 구조를 개략적으로 보이는 단면도이다. 도 6은 도 5에 도시된 메모리 셀 스트링(CS) 중에서 절연성 스페이서(311)들과 게이트 전극(312)들이 배치되어 있는 일부 영역만을 부분적으로 보인다. 도 6을 참조하면, 절연성 스페이서(311)들과 게이트 전극(312)들은 경사진 단부 측면을 갖도록 에칭될 수 있다. 도 5에는 편의상 절연성 스페이서(311)와 게이트 전극(312)의 단부 측면이 기판(301)에 수직하게 연장된 것으로 도시되었으나, 실제로는 도 6에 도시된 바와 같이 절연성 스페이서(311)와 게이트 전극(312)은 경사진 단부 측면을 가질 수 있다.
예를 들어, 기판(301) 바로 위에 배치된 가장 아래의 절연성 스페이서(311)가 수평 방향으로 가장 큰 폭을 가지며, 그 위에 번갈아 적층된 게이트 전극(312)들과 절연성 스페이서(311)들의 폭은 위쪽으로 갈수록 점차 작아지게 된다. 절연성 스페이서(311)들과 게이트 전극(312)들의 단부 측면은 연속적으로 연장되는 경사면을 가질 수 있다. 다시 말해, 어느 한 게이트 전극(312)의 상부 표면의 수평 방향 폭은 그 위에 배치된 절연성 스페이서(311)의 하부 표면의 수평 방향 폭과 일치하고, 그 게이트 전극(312)의 하부 표면의 수평 방향 폭은 그 아래 배치된 절연성 스페이서(311)의 상부 표면의 수평 방향 폭과 일치할 수 있다. 이 경우, 게이트 전극(312)들의 상부 표면은 노출되지 않고 경사진 단부 측면만이 외부에 노출될 수 있다. 복수의 컨택(313)은 그에 각각 대응하는 게이트 전극(312)의 경사진 단부 측면과 접촉하고 게이트 전극(312)의 상부 표면에는 접촉하지 않도록 배치될 수 있다. 예를 들어, 복수의 컨택(313)은 그에 각각 대응하는 게이트 전극(312)의 경사진 단부 측면으로부터 기판(301)의 표면에 수직한 방향으로 연장될 수 있다. 복수의 컨택(313) 주변에는 패시베이션층(314)이 채워질 수 있다.
도 6에 도시된 구조를 형성하기 위하여, 먼저 절연성 스페이서(311)와 게이트 전극(312)들을 경사지게 에칭할 수 있다. 그런 후, 절연성 스페이서(311)와 게이트 전극(312)들의 경사면 위에 패시베이션층(314)을 형성하고, 게이트 전극(312)들의 경사진 단부 측면이 노출되도록 패시베이션층(314)에 복수의 컨택홀을 형성할 수 있다. 그런 후, 복수의 컨택홀에 도전성 물질을 채워 복수의 컨택(313)을 형성할 수 있다.
도 6에 도시된 구조에 따르면, 게이트 전극(312)들의 상부 표면을 노출시키지 않고 게이트 전극(312)들의 단부 측면만을 경사지게 노출시키기 때문에, 절연성 스페이서(311)와 게이트 전극(312)들을 에칭하는 과정에서 게이트 전극(312)들의 상부 표면에 손상되는 것을 방지할 수 있다. 따라서, 게이트 전극(312)들의 두께를 줄이더라도 게이트 전극(312)들을 손상시키지 않고 안정적으로 컨택(313)을 형성하는 것이 가능하다. 또한, 개시된 실시예에 따르면, 메모리 셀 스트링(CS) 내에서 수직 방향으로 적층되는 게이트 전극(312)들의 두께를 줄임으로써 하나의 메모리 셀(MC)의 두께를 감소시킬 수 있다. 따라서 메모리 셀 스트링(CS)의 전체 두께를 감소시킬 수 있으며, 하나의 메모리 셀 스트링(CS) 내에서 메모리 셀(MC)의 적층 단수를 증가시킬 수 있다.
도 7은 복수의 게이트 전극과 복수의 컨택 사이의 전기적 연결을 위한 다른 실시예에 따른 구조를 개략적으로 보이는 단면도이다. 절연성 스페이서(311)와 게이트 전극(312)들을 에칭하는 과정에서, 절연성 스페이서(311)가 조금 더 빠르게 에칭되도록 절연성 스페이서(311)와 게이트 전극(312) 사이의 선택비(selectivity)를 약간 다르게 선택할 수 있다. 그러면, 도 7에 도시된 바와 같이, 에칭 완료 후에, 절연성 스페이서(311)의 경사진 단부 측면의 경사도가 게이트 전극(312)의 경사진 단부 측면의 경사도보다 약간 더 클 수 있다. 그러면, 게이트 전극(312) 바로 위에 배치된 절연성 스페이서(311)의 하부 표면의 수평 방향 폭은 그 아래의 게이트 전극(312)의 상부 표면의 수평 방향 폭보다 약간 작을 수 있다. 이에 따라 게이트 전극(312)의 상부 표면의 일부 가장자리가 절연성 스페이서(311)에 대해 약간 노출될 수도 있다. 이 경우, 컨택(313)은 대응하는 게이트 전극(312)의 노출된 상부 표면과 경사진 단부 측면을 모두 덮도록 배치될 수 있다.
한편, 게이트 전극(312)의 두께가 작아지면, 금속 내의 전자가 원자에 충돌 없이 이동할 수 있는 거리인 평균 자유 행로(mean free path)가 짧아지면서 게이트 전극(312)의 저항 및 비저항이 높아지게 된다. 게이트 전극(312)의 두께 감소에 의한 저항 증가를 억제 또는 완화하기 위하여, 게이트 전극(312)의 재료로서 도전성 이차원 물질을 사용하거나 또는 도전성 이차원 물질과 금속을 함께 사용할 수 있다.
예를 들어, 도 8은 일 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다. 도 8에는 편의상 하나의 메모리 셀만이 도시되었으며, 도 8에 도시된 메모리 셀이 반복적으로 적층되어 메모리 셀 스트링을 구성할 수 있다. 도 8을 참조하면, 메모리 셀은 절연성 스페이서(311) 및 절연성 스페이서(311) 사이에 배치된 게이트 전극(315)을 포함할 수 있다. 게이트 전극(315)은 도전성 이차원 물질로 이루어질 수 있다. 예를 들어, 게이트 전극(315)을 구성하는 도전성 이차원 물질은 그래핀, AuSe, MoTe2, NbSe2, NbS2, NbTe2, PdTe2, PtTe2, TaS2, TaSe2, VSe2 중에서 적어도 하나를 포함할 수 있다.
도전성 이차원 물질은 이차원 결정 구조를 갖는 층상 구조로 형성될 수 있다. 이러한 도전성 이차원 물질은 기존에 알려진 금속 물질과 달리 0.34 nm 또는 1 nm 수준의 두께에서도 전하의 산란이 매우 적으며, 이로 인해 수 nm 두께에서는 기존의 금속보다 더 낮은 저항을 가지는 것이 가능하다. 따라서, 게이트 전극(315)으로서 도전성 이차원 물질을 사용함으로써 게이트 전극(315)의 두께 감소에 의한 저항 증가를 억제하거나 완화할 수 있다. 게이트 전극(315) 내에서 전하의 산란을 더욱 저감하기 위하여 도전성 이차원 물질은 비교적 큰 크기의 결정립을 가질 수 있다. 예컨대, 게이트 전극(315)을 형성하는 도전성 이차원 물질의 결정입도(grain size)는 약 1 nm 내지 10 cm의 범위를 가질 수 있다.
도전성 이차원 물질은 화학기상증착(CVD; chemical vapor deposition) 또는 원자층증착(ALD; atomic layer deposition)으로 형성될 수 있다. 메모리 셀의 제조시, 절연성 스페이서(311)와 게이트 전극(315)을 반복적으로 증착함으로써 메모리 셀을 제조할 수 있다. 또는, 절연성 스페이서(311)와 희생층을 반복적으로 증착한 후에, 에칭을 통해 희생층을 제거하고, 도전성 이차원 물질을 증착하여 절연성 스페이서(311) 사이의 공간에 게이트 전극(315)을 형성하는 방식으로 메모리 셀을 제조할 수도 있다. 도전성 이차원 물질이 층상 구조를 가지므로, 1층 이상의 도전성 이차원 물질을 적층하여 게이트 전극(315)을 형성할 수 있다. 따라서, 도전성 이차원 물질을 사용함으로써 게이트 전극(315)의 두께를 더욱 줄일 수 있다.
도 9는 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다. 도 8에서는 게이트 전극(315)이 도전성 이차원 물질만으로 형성되었지만, 도전성 이차원 물질과 일반적인 금속 물질을 함께 사용할 수도 있다. 도 9를 참조하면, 메모리 셀의 게이트 전극(316)은 금속 물질층(316a), 및 금속 물질층(316a)의 하부 표면 또는 상부 표면에 배치된 도전성 이차원 물질층(316b)을 포함할 수 있다. 도 9에는 도전성 이차원 물질층(316b)이 금속 물질층(316a)의 하부 표면과 상부 표면에 모두 배치된 것으로 도시되었지만, 금속 물질층(316a)의 하부 표면에만 배치되거나 상부 표면에만 배치될 수도 있다. 도 9에 도시된 메모리 셀은, 절연성 스페이서(311), 도전성 이차원 물질층(316b), 희생층, 도전성 이차원 물질층(316b)을 순차적으로 적층한 후에, 희생층을 제거하고, 도전성 이차원 물질층(316b) 사이에 금속 물질층(316a)을 증착하는 방식으로 제조될 수 있다.
도 10은 또 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다. 도 10을 참조하면, 메모리 셀의 게이트 전극(317)은 금속 물질층(317a), 금속 물질층(317a)의 하부 표면 또는 상부 표면에 배치된 제1 도전성 이차원 물질층(317b), 및 금속 물질층(317a)의 측면에 배치된 제2 도전성 이차원 물질층(317c)을 포함할 수 있다. 금속 물질층(317a)의 측면에 배치된 제2 도전성 이차원 물질층(317c)은 금속 물질층(317a)의 측면과 게이트 절연막 사이, 특히 메모리 셀이 전하 트랩 플래시 메모리 기반인 경우에 금속 물질층(317a)의 측면과 배리어 유전체층(321) 사이에 배치될 수 있다.
금속 물질층(317a)의 하부 표면 또는 상부 표면에 각각 배치된 제1 도전성 이차원 물질층(317b)의 층 방향과 금속 물질층(317a)의 측면에 배치된 제2 도전성 이차원 물질층(317c)의 층 방향은 서로 수직할 수 있다. 예를 들어, 금속 물질층(317a)의 하부 표면 또는 상부 표면에 각각 배치된 제1 도전성 이차원 물질층(317b)의 층 방향은 수평 방향, 다시 말해 금속 물질층(317a)의 하부 표면 또는 상부 표면에 평행한 방향으로 연장될 수 있다. 반면, 금속 물질층(317a)의 측면에 배치된 제2 도전성 이차원 물질층(317c)의 층 방향은 수직 방향, 다시 말해 금속 물질층(317a)의 측면에 평행한 방향으로 연장될 수 있다.
도 11은 또 다른 실시예에 따른 메모리 셀의 구조를 개략적으로 보이는 단면도이다. 도 11을 참조하면, 메모리 셀의 게이트 전극(318)은 2개의 절연성 스페이서(311) 사이에 배치된 도전성 이차원 물질층(318a) 및 이차원 물질층(318a) 내에 도핑된 금속 물질(318b)을 포함할 수 있다. 예를 들어, 절연성 스페이서(311) 위에 도전성 이차원 물질층(318a)을 증착하는 과정에서 금속 물질(318b)을 함께 증착함으로써 도전성 이차원 물질층(318a) 내에 금속 물질(318b)이 도핑될 수 있다. 이 경우, 도전성 이차원 물질층(318a)의 결정들 사이에 금속 원소가 분포하게 될 수 있다. 도전성 이차원 물질층(318a) 내의 금속 물질(318b)의 도핑 농도는, 예컨대, 약 1018/cm3 내지 약 1022/cm3 일 수 있다. 도핑에 사용되는 금속 물질(318b)은, 예컨대, 도전성이 우수한 은(Ag), 금(Au), 백금(Pt), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 및 크롬(Cr) 중에서 적어도 하나를 포함할 수 있다. 도전성 이차원 물질층(318a) 내에 금속 물질(318b)을 도핑함으로써 게이트 전극(318)의 저항이 더욱 낮아질 수 있다. 도시되지는 않았지만, 도 9 및 도 10에 도시된 도전성 이차원 물질층(316b, 317b, 317c)도 금속 물질로 도핑될 수 있다.
지금까지 설명한 실시예에 따른 메모리 블록은 칩 형태로 구현되어 뉴로모픽 컴퓨팅 플랫폼으로 사용될 수 있다. 예를 들어, 도 12는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽 장치를 개략적으로 보인다. 도 12를 참조하면, 뉴로모픽 장치(1000)는 프로세싱 회로(1010) 및/또는 메모리(1020)를 포함할 수 있다. 뉴로모픽 장치(1000)의 메모리(1020)는 실시예에 따른 메모리 시스템(10)을 포함할 수 있다.
프로세싱 회로(1010)는 뉴로모픽 장치(1000)를 구동시키기 위한 기능들을 제어하도록 구성될 수 있다. 예를 들어, 프로세싱 회로(1010)는 뉴로모픽 장치(1000)의 메모리(1020)에 저장된 프로그램을 실행시킴으로써 뉴로모픽 장치(1000)를 제어할 수 있다. 프로세싱 회로(1010)는 논리 회로와 같은 하드웨어, 소프트웨어를 실행시키는 프로세서와 같은 하드웨어와 소프트웨어의 조합, 또는 이들의 결합을 포함할 수 있다. 예를 들어, 프로세서는 중앙처리 유닛(CPU, central processing unit), 그래픽 처리 유닛(GPU, graphics processing unit), 뉴로모픽 장치(1000) 내의 응용 프로세서(AP, application processor), 산술 논리 유닛(ALU, arithmetic logic unit), 디지털 프로세서, 마이크로 컴퓨터, FPGA(field programmable gate array), SoC(System-on-Chip), 프로그램가능 논리 유닛(programmable logic unit), 마이크로 프로세서(microprocessor), 주문형 반도체(ASIC, application-specific integrated circuit) 등을 포함할 수 있다. 또한, 프로세싱 회로(1010)는 외부 장치(1030)에서 다양한 데이터를 읽고 쓰며 그 데이터를 이용해 뉴로모픽 장치(1000) 를 실행시킬 수 있다. 외부 장치(1030)는 외부의 메모리 및/또는 이미지 센서(예컨대, CMOS 이미지 센서 회로)를 구비한 센서 어레이를 포함할 수 있다.
도 12에 도시된 뉴로모픽 장치(1000)는 머신 러닝 시스템에 적용될 수 있다. 머신 러닝 시스템은, 예컨대, 합성곱 신경망(CNN, convolutional neural network), 역합성곱 신경망(deconvolutional neural network), 장단기 메모리(long short-term memory, LSTM) 및/또는 GRU(gated recurrent unit)를 선택적으로 포함하는 순환 신경망(RNN, recurrent neural network), SNN(stacked neural network), SSDNN(state-space dynamic neural network), DBN(deep belief network), GANs(generative adversarial networks), 및/또는 RBM(restricted Boltzmann machines) 등을 포함하는 다양한 인공 신경망 조직과 처리 모델을 활용할 수 있다.
이러한 머신 러닝 시스템은, 예컨대, 선형 회귀분석(linear regression) 및/또는 로지스틱 회귀분석(logistic regression), 통계적 군집화(statistical clustering), 베이즈 분류(Bayesian classification), 의사결정 나무(decision trees), 주성분 분석(principal component analysis)과 같은 차원 축소(dimensionality reduction), 및 전문가 시스템과 같은 다른 종류의 머신 러닝 모델, 및/또는 랜덤 포레스트(random forest)와 같은 앙상블 기법을 포함하는 이들의 조합을 포함할 수 있다. 이러한 머신 러닝 모델은, 예컨대, 영상 분류 서비스, 생체 정보 또는 생체 데이터에 기반한 사용자 인증 서비스, 첨단 운전자 지원 시스템(ADAS, advanced driver assistance system), 음성 인식 비서 서비스(voice assistant service), 자동 음성 인식(ASR, automatic speech recognition) 서비스 등과 같은 다양한 서비스를 제공하는 데 사용될 수 있으며, 다른 전자 장치에 장착되어 실행될 수 있다.
상술한 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
10......메모리 시스템 100.....메모리 콘트롤러
110.....기록/독출 제어부 120.....전압 제어부
130.....데이터 판별부 200.....메모리 장치
210.....메모리 셀 어레이 220.....전압 발생부
230.....로우 디코더 240.....입출력 회로
250.....제어 로직 301.....기판
311.....절연성 스페이서
312, 315, 316, 317, 318.....게이트 전극
313.....컨택 314.....패시베이션층
321.....배리어 유전체층 322.....전하 트랩층
323.....터널링 유전체층 324.....채널 반도체층
325.....절연성 지지체 330.....드레인
340.....비트 라인

Claims (20)

  1. 복수의 메모리 셀 스트링을 포함하며, 각각의 메모리 셀 스트링은:
    제1 방향을 따라 각각 연장되는 복수의 절연성 스페이서;
    제1 방향을 따라 각각 연장되며 제1 방향에 수직한 제2 방향을 따라 상기 복수의 절연성 스페이서와 번갈아 배치된 복수의 게이트 전극; 및
    상기 복수의 게이트 전극 중에서 대응하는 게이트 전극의 측면과 각각 접촉하도록 배치된 복수의 컨택;을 포함하는, 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    각각의 게이트 전극의 두께는 0.3 nm 내지 15 nm의 범위 내에 있는, 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 번갈아 배치된 복수의 절연성 스페이서와 복수의 게이트 전극의 제1 방향 폭이 제2 방향을 따라 점차 작아지고, 상기 복수의 절연성 스페이서와 복수의 게이트 전극은 경사진 단부 측면을 갖는, 비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 번갈아 배치된 복수의 절연성 스페이서와 복수의 게이트 전극의 단부 측면은 연속적으로 연장되는 경사면을 갖는, 비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    각각의 게이트 전극의 상부 표면의 제1 방향 폭은 그 위에 배치된 절연성 스페이서의 하부 표면의 제1 방향 폭과 일치하고, 각각의 게이트 전극의 하부 표면의 제1 방향 폭은 그 아래 배치된 절연성 스페이서의 상부 표면의 제1 방향 폭과 일치하는, 비휘발성 메모리 장치.
  6. 제4 항에 있어서,
    상기 복수의 컨택은 그에 각각 대응하는 게이트 전극의 경사진 단부 측면과 접촉하고 대응하는 게이트 전극의 상부 표면에는 접촉하지 않도록 배치되는, 비휘발성 메모리 장치.
  7. 제3 항에 있어서,
    각각의 절연성 스페이서의 경사진 단부 측면의 경사도가 각각의 게이트 전극의 경사진 단부 측면의 경사도보다 더 크며, 상기 복수의 게이트 전극의 상부 표면의 일부 가장자리가 노출되어 있는, 비휘발성 메모리 장치.
  8. 제7 항에 있어서,
    각각의 게이트 전극의 바로 위에 배치된 절연성 스페이서의 하부 표면의 제1 방향 폭은 각각의 게이트 전극의 상부 표면의 제1 방향 폭보다 작은, 비휘발성 메모리 장치.
  9. 제7 항에 있어서,
    상기 복수의 컨택은 그에 대응하는 게이트 전극의 노출된 상부 표면과 경사진 측면을 모두 덮도록 배치되는, 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 복수의 컨택은 제2 방향을 따라 연장되어 있는, 비휘발성 메모리 장치.
  11. 제1 항에 있어서,
    각각의 메모리 셀 스트링은 상기 복수의 컨택 주변을 채우도록 배치된 패시베이션층을 더 포함하는, 비휘발성 메모리 장치.
  12. 제1 항에 있어서,
    각각의 게이트 전극은 도전성 이차원 물질층을 포함하는, 비휘발성 메모리 장치.
  13. 제12 항에 있어서,
    상기 도전성 이차원 물질층은 그래핀, AuSe, MoTe2, NbSe2, NbS2, NbTe2, PdTe2, PtTe2, TaS2, TaSe2, VSe2 중에서 적어도 하나를 포함하는, 비휘발성 메모리 장치.
  14. 제12 항에 있어서,
    도전성 이차원 물질층의 결정입도는 약 1 nm 내지 10 cm의 범위 내에 있는, 비휘발성 메모리 장치.
  15. 제12 항에 있어서,
    각각의 게이트 전극은 상기 도전성 이차원 물질층 내에 도핑된 금속 물질을 더 포함하는, 비휘발성 메모리 장치.
  16. 제15 항에 있어서,
    상기 도전성 이차원 물질층 내의 금속 물질의 도핑 농도는 1018/cm3 내지 1022/cm3 의 범위 내에 있는, 비휘발성 메모리 장치.
  17. 제15 항에 있어서,
    상기 금속 물질은 은(Ag), 금(Au), 백금(Pt), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 및 크롬(Cr) 중에서 적어도 포함하는, 비휘발성 메모리 장치.
  18. 제1 항에 있어서,
    각각의 게이트 전극은 금속 물질층, 및 상기 금속 물질층의 하부 표면 또는 상부 표면에 배치된 도전성 이차원 물질층을 포함하는, 비휘발성 메모리 장치.
  19. 제1 항에 있어서,
    각각의 게이트 전극은 금속 물질층, 상기 금속 물질층의 하부 표면 또는 상부 표면에 배치된 제1 도전성 이차원 물질층, 및 상기 금속 물질층의 측면에 배치된 제2 도전성 이차원 물질층을 포함하는, 비휘발성 메모리 장치.
  20. 제19 항에 있어서,
    상기 제1 도전성 이차원 물질층의 층 방향과 상기 제2 도전성 이차원 물질층의 층 방향이 서로 수직한, 비휘발성 메모리 장치.
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