KR20240023922A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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우명훈
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Abstract

비휘발성 메모리 장치 및 그 동작 방법을 제공한다. 비휘발성 메모리 장치는, 전도성 필라(conductive pillar), 전도성 필라의 측면을 감싸는 저항 변화층, 저항 변화층의 측면을 감싸는 반도체층, 반도체층의 측면을 감싸는 게이트 절연층, 게이트 절연층의 측면을 감싸면서 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극을 포함한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 개시는 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 다수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다.
전도성 필라를 포함하는 비휘발성 메모리 장치 및 그 동작 방법을 제공한다.
반도체층에 세기가 작은 전압을 인가할 수 있는 비휘발성 메모리 장치 및 그 동작 방법을 제공한다.
일 실시예에 따른 비휘발성 메모리 장치는, 전도성 필라(conductive pillar); 상기 전도성 필라의 측면을 감싸는 저항 변화층; 상기 저항 변화층의 측면을 감싸는 반도체층; 상기 반도체층의 측면을 감싸는 게이트 절연층; 상기 게이트 절연층의 측면을 감싸면서 상기 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극; 상기 전도성 필라에 전기적으로 연결되어 상기 전도성 필라에 제1 전압을 제공하는 제1 비트 라인; 및 상기 제1 비트 라인과는 전기적으로 절연되면서 상기 반도체층과 전기적으로 연결되어 상기 반도체층에 제2 전압을 제공하는 제2 비트 라인;을 포함한다.
그리고, 상기 제1 전압과 상기 제2 전압은 서로 다를 수 있다.
또한, 상기 제1 전압은, 상기 제2 전압보다 클 수 있다.
그리고, 상기 제1 전압과 상기 제2 전압간의 차이는, 상기 제2 전압의 절대값보다 작을 수 있다.
또한, 상기 제2 전압의 절대값은 5V이하일 수 있다.
그리고, 상기 복수 개의 게이트 전극 중 선택 메모리 셀에 대응하는 게이트 전극에는 턴-오프 전압이 인가되고, 상기 복수 개의 게이트 전극 중 비선택 메모리 셀에 대응하는 게이트 전극에는 턴-온 전압이 인가될 수 있다.
또한, 상기 턴-오프 전압은, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 작을 수 있다.
그리고, 상기 턴-온 전압은, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 클 수 있다.
또한, 상기 제1 전압과 상기 제2 전압간의 차이는, 상기 턴-온 전압과 상기 턴-오프 전압간의 차이보다 작을 수 있다.
그리고, 상기 전도성 필라의 모든 영역은, 상기 반도체층의 모든 영역과 공간적으로 이격 배치될 수 있다.
또한, 상기 저항 변화층과 상기 전도성 필라 사이에 배치되는 절연층;을 더 포함할 수 있다.
그리고, 상기 절연층은, 실리콘 산화물을 포함할 수 있다.
또한, 상기 전도성 필라 내에 삽입된 절연층;을 더 포함할 수 있다.
그리고, 상기 전도성 필라 내에 삽입된 절연층은, 상기 저항 변화층과 접할 수 있다.
한편, 일 실시에에 따른 전도성 필라(conductive pillar)와 상기 전도성 필라의 측면을 따라 순차적으로 배열된 메모리 셀 어레이를 포함하는 비휘발성 메모리 소자의 동작 방법은, 상기 메모리 셀 어레이 중 선택 메모리 셀에 턴-오프 전압을 인가하고, 상기 메모리 셀 어레이 중 비선택 메모리 셀에 턴-온 전압을 인가하는 단계; 및 상기 선택 메모리 셀을 동작시키기 위해 상기 전도성 필라에 제1 전압을 인가하고, 메모리 셀 어레이에 상기 제1 전압과 다른 제2 전압을 인가하는 단계;를 포함한다.
그리고, 상기 제1 전압은, 상기 제2 전압보다 클 수 있다.
또한, 상기 제1 전압과 상기 제2 전압간의 차이는, 상기 제2 전압의 절대값보다 작을 수 있다.
그리고, 상기 제2 전압의 절대값은 5V이하일 수 있다.
또한, 상기 턴-오프 전압은, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 작을 수 있다.
그리고, 상기 턴-온 전압은, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 클 수 있다.
또한, 상기 제1 전압과 상기 제2 전압간의 차이는, 상기 턴-온 전압과 상기 턴-오프 전압간의 차이보다 작을 수 있다.
일 실시예에 따른 반도체 장치는 선택 메모리 셀의 저항 변화층에 수평 방향의 전기장의 형성할 수 있는 전도성 필라를 포함하기 때문에 반도체층에 인가되는 전압의 절대값을 줄일 수 있다.
전도성 필라 및 반도체층에 독립적으로 전압이 인가되기 때문에 반도체 장치의 물성 특성에 따라 전압 범위를 용이하게 조절할 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 1에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 나타내는 도면이다.
도 5는 일 실시예에 따른 쓰기 동작시 저항 변화층에서 산소 공공의 이동과 관련된 도면이다.
도 6a 및 도 6b는 비교예에서, 전도성 필라가 없는 반도체 장치의 저항 변화층에서 산소 공공의 이동과 관련된 도면이다.
도 7은 일 실시예에 따른 지우기 동작시 저항 변화층에서 산소 공공의 이동과 관련된 도면이다.
도 8은 일 실시예에 따른 제1 절연층을 포함하는 메모리 장치를 도시한 도면이다.
도 9는 일 실시예에 따른 제2 절연층을 포함하는 메모리 장치를 도시한 도면이다.
도 10은 일 실시예에 따른 제1 및 제2 절연층을 포함하는 반도체 장치를 도시한 도면이다.
도 11a 내지 11g는 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명하는 참조도면이다.
도 12는 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명하는 참조도면이다.
도 13은 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 14는 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 15는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽 장치를 개략적으로 나타내는 도면이다.
본 명세서에서 다양한 곳에 등장하는 "일부 실시예에서" 또는 "일 실시예에서" 등의 어구는 반드시 모두 동일한 실시예를 가리키는 것은 아니다.
본 개시의 일부 실시예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들의 일부 또는 전부는, 특정 기능들을 실행하는 다양한 개수의 하드웨어 및/또는 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 본 개시의 기능 블록들은 마이크로프로세서에 의해 구현되거나, 소정의 기능을 위한 회로 구성들에 의해 구현될 수 있다. 본 개시의 기능 블록들은 다양한 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능 블록들은 프로세서에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 개시는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단” 및 “구성”등과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다.
또한, 도면에 도시된 구성 요소들 간의 연결 선 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것일 뿐이다. 실제 장치에서는 대체 가능하거나 추가된 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들에 의해 구성 요소들 간의 연결이 나타내어질 수 있다.
본 명세서에서 사용되는 “구성된다” 또는 “포함한다” 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다. 이하 첨부된 도면을 참조하면서 오로지 예시를 위한 실시예에 의해 상세히 설명하기로 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하 첨부된 도면을 참고하여 본 개시를 상세히 설명하기로 한다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일 예로서 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 쓰기(program)(또는 기입), 읽기(read) 및 지우기(erase) 동작을 수행할 수 있다. 또한, 쓰기 동작을 위한 데이터와 읽어진 데이터가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수 개의 워드 라인들과 복수 개의 비트 라인들이 교차하는 영역들에 배치되는 복수 개의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들을 포함할 수 있으며, 비휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이(210) 또는 노어(NOR) 플래시 메모리 셀 어레이(210) 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이(210)를 포함하고, 이에 따라 메모리 장치(200)가 비휘발성 메모리 장치임을 가정하여 본 개시의 실시예들을 상술하기로 한다.
메모리 컨트롤러(100)는 쓰기/읽기(WR/RD) 제어부(110), 전압 제어부(120) 및 데이터 판별부(130)를 포함할 수 있다.
쓰기/읽기 제어부(110)는 메모리 셀 어레이(210)에 대한 쓰기/읽기 및 지우기 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 비휘발성 메모리 장치(200) 내에서 이용되는 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 일예로서, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 읽기하거나, 메모리 셀 어레이(210)에 데이터를 쓰기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
한편, 데이터 판별부(130)는 메모리 장치(200)로부터 읽혀진 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 메모리 셀들로부터 읽혀진 데이터를 판별하여, 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 다수의 메모리 셀들에 대해 쓰기가 수행되면, 소정의 읽기 전압을 이용하여 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 쓰기가 완료되었는지 여부가 판별될 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210) 및 제어 로직(220)을 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(210)는 비휘발성 메모리 셀들을 포함할 수 있으며, 일예로서 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 2에 도시된 바와 같이, 메모리 장치(200)의 제어 로직(220)은 전압 발생부 및 로우 디코더를 더 포함할 수 있다.
메모리 셀 어레이(210)는 스트링 선택 라인들(SSL), 복수 개의 워드 라인)들(WL1~WLm, 노멀 워드 라인 및 더미 워드 라인을 포함) 및 공통 소스 라인들(CSLs)에 연결될 수 있으며, 또한 복수 개의 비트 라인들(BL1~BLn)에 연결될 수 있다.
전압 발생부(220)는 워드 라인 전압들(V1~Vi)을 발생시킬 수 있으며, 워드 라인 전압들(V1~Vi)은 로우 디코더(224)로 제공될 수 있다. 비트 라인들을 통해 쓰기/읽기/지우기 동작을 위한 신호가 메모리 셀 어레이(210)에 인가될 수 있다.
또한, 쓰여질 데이터는 입출력 회로(230)를 통해 메모리 셀 어레이(210)로 제공될 수 있으며, 또한 읽혀진 데이터는 입출력 회로(230)를 통해 외부(예를 들어, 메모리 컨트롤러(100))로 제공될 수 있다. 제어 로직(220)은 메모리 컨트롤러(100)의 제어하에 메모리 동작과 관련된 각종 제어신호들을 로우 디코더(224), 전압 발생부(220)로 제공할 수 있다.
로우 디코더(224)의 디코딩 동작에 따라, 워드 라인 전압들(V1~Vi)은 각종 라인(WL)들(SSLs, WL1~WLm, CSLs)에 제공될 수 있다. 예컨대, 워드 라인 전압들(V1~Vi)은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 워드 라인(WL)에 제공되며, 접지 선택 전압은 공통 소스 라인(CSLs)에 제공될 수 있다.
도 3은 도 1에 따른 메모리 셀 어레이(210)를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(210)는 복수 개의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함한다.
각 셀 스트링(CS)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인들(WLs), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록들(BLK1~BLKz)은 복수 개의 비트 라인들(BL), 복수 개의 스트링 선택 라인들(SSLs). 복수 개의 워드 라인들(WLs), 그리고 복수 개의 공통 소스 라인(CSLs)에 연결될 것이다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 나타내는 도면이다.
도 4를 참조하면, 기판(501)이 제공된다. 기판(501)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(501)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서, 기판(501)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(501)은 p 타입 실리콘으로 한정되지 않는다.
기판(501)상에 공통 소스 영역(510)이 제공된다. 예를 들면, 공통 소스 영역(510)은 기판(501)과 상이한 제2 타입을 가질 수 있다. 예를 들면, 공통 소스 영역(510)은 n-타입을 가질 수 있다. 이하에서, 공통 소스 영역(510)은 n-타입인 것으로 가정한다. 그러나 공통 소스 영역(510)은 n-타입인 것으로 한정되지 않는다.
기판(501)상에는 복수 개의 게이트 전극(531) 및 복수 개의 절연 소자(532)가 교번적으로 배열될 수 있다. 복수 개의 게이트 전극(531) 및 복수 개의 절연 소자(532)는 기판(501)의 두께 방향으로 교차하면서 순차적으로 적층될 수 있다. 게이트 전극(531)은 예를 들어, 금속 물질 (예를 들어, 구리, 은 등)을 포함하고, 복수 개의 절연 소자(532)는 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다. 각 게이트 전극(531)은 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
교번적으로 배열된 복수 개의 게이트 전극(531) 및 복수 개의 절연 소자(532)를 수직방향으로 관통하는 채널홀(520)가 제공된다.
채널홀(520)(pillar)는 복수 개의 층을 포함할 수 있다. 일 실시예에서, 채널홀(520)의 최외각층은 게이트 절연층(521)일 수 있다. 예를 들어, 게이트 절연층(521)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다. 게이트 절연층(521)은 채널홀(520)에 콘포말(conformal)하게 증착될 수 있다. 게이트 절연층(521)은 약 1nm 내지 약 15nm의 두께를 가질 수 있다.
또한, 게이트 절연층(521)의 내부 측면을 따라 반도체층(522)이 콘포말하게 증착될 수 있다. 일 실시예에서 반도체층(522)은 실리콘 물질을 포함할 수 있다. 또는 반도체층(522)는 Ge, IGZO, GaAs 등의 물질도 포함될 수 있다. 반도체층(522)은 도펀트가 도핑되지 않을 수 있다. 게이트 전극(531)에 인가된 전압에 따라 반도체층(522)의 페르미 레벨이 변경될 수 있다. 그러나, 이에 한정되지 않는다. 반도체층(522)는 제 1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체층(522)은 기판(501)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(501)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 반도체층(522) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체층(522)은 약 1nm 내지 약 15nm의 두께를 가질 수 있다.
반도체층(522)의 내부 측면을 따라 저항 변화층(523)이 배치될 수 있다. 저항 변화층(523)은 반도체층(522)에 콘포말하게 증착될 수 있다. 일 실시예에서 저항 변화층(523)은 인가된 전압에 따라 저항이 달라지는 물질로 형성될 수 있다. 저항 변화층(523)은 게이트 전극(531)에 인가된 전압에 따라 고저항 상태에서 저저항 상태 또는 저저항 상태에서 고저항 상태로 변할 수 있다. 저항 변화는 저항 변화층(523)의 산소 공공(Oxygen vacancies)에 의한 현상일 수 있다.
저항 변화층(523)은 히스테리시스(hysteresis) 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 저항 변화층(523)은 전이금속 산화물 또는 전이금속 질화물을 포함할 수 있다. 구체적으로, 저항 변화층(523)은 아연(Zn), 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca) 및 프라세오디뮴(Praseodymium, Pr)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물 또는 질화물을 포함할 수 있다. 또한, 저항 변화층(523)은 GeSbTe을 포함할 수도 있다. 저항 변화층(523)는 약 1nm 내지 약 15nm의 두께를 가질 수 있다.
저항 변화층(523)의 내부면을 따라 전도성 필라(524)가 배치될 수 있다. 전도성 필라(524)는 저항 변화층(523)과 접할 수 있다. 전도성 필라(524)는 저항 변화층(523)에 콘포말하게 증착될 수 있다. 전도성 필라(524)는 전기적 전도성이 우수한 물질로 형성될 수 있다. 예를 들어, 전도성 필라(524)는 W, Ti, TiN, Ru, RuO2, Ta, TaN 중 적어도 하나를 포함할 수 있다. 전도성 필라(524)는 게이트 전극(531)과 동일한 물질로 형성될 수 있다.
전도성 필라(524)의 모든 영역은 저항 변화층(523)에 의해 반도체층(522)의 모든 영역과 공간적으로 이격 배치될 수 있다. 전도성 필라(524)와 반도체층(522)은 전기적으로 절연되어 있기 때문에 전도성 필라(524)와 반도체층(522)에는 독립적으로 전압이 인가될 수 있다.
반도체층(522) 및 저항 변화층(523)은 공통 소스 영역(510)과 접할 수 있다.
제1 반도체층(522)상에는 제1 드레인(541)이 제공되고, 전도성 필라(524)상에는 제2 드레인(542)이 제공될 수 있다. 제1 드레인(541)과 제2 드레인(542)은 전기적으로 절연될 수 있다. 예를 들어, 제1 드레인(541)과 제2 드레인(542)은 공간적으로 이격 배치될 수 있으며, 제1 드레인(541)과 제2 드레인(542) 사이에는 공기 또는 절연 물질로 채워질 수 있다.
제1 드레인(541)과 제2 드레인(542) 중 적어도 하나는 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 제1 드레인(541)과 제2 드레인(542)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
제1 드레인(541)에는 제1 비트 라인(551)이 제공되고, 제2 드레인(542)에는 제2 비트 라인(552)이 제공될 수 있다. 제1 드레인(541)과 제1 비트 라인(551), 제2 드레인(542)과 제2 비트 라인(552) 각각은 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 제1 비트 라인(551)과 제2 비트 라인(552)은 금속 물질을 포함할 수 있다. 하나의 셀 스트링에는 제1 및 제2 비트 라인(551, 552)은 세트로 비트 라인(BL)이 될 수 있다.
다시 말해, 일 실시예에 따른 셀 스트링 형태의 메모리 소자는, 전도성 필라(conductive pillar)(524), 전도성 필라(524)의 측면을 감싸는 저항 변화층(523), 저항 변화층(523)의 측면을 감싸는 반도체층(522), 반도체층(522)의 측면을 감싸는 게이트 절연층(521), 게이트 절연층(521)의 측면을 감싸면서 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 게이트 전극(531)과 복수 개의 절연 소자(532)를 포함한다. 또한, 메모리 소자는 전도성 필라(524)에 전기적으로 연결되어 전도성 필라에 전압을 제공하는 제1 비트 라인(551) 및 제1 비트 라인(551)과는 전기적으로 절연되면서 반도체층(522)과 전기적으로 연결되어 반도체층(522)에 전압을 제공하는 제2 비트 라인(552)을 포함할 수 있다.
게이트 전극(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 저항 변화층(523)은 저항이 될 수 있다. 트랜지스터의 반도체층(522)과 저항 변화층(523)이 직접 접합될 수 있고, 저항 변화층(523)은 고저항 또는 저저항 상태를 가질 수 있다. 각 메모리 셀(MC)은 트랜지스터의 반도체층(522)와 저항 변화층(523)이 병렬 연결되어 있으며, 이러한 병렬 구조가 수직방향으로 연속적으로 배열됨으로서 셀 스트링(CS)이 구성될 수 있다.
셀 스트링(CS)의 양단에 각각 공통 소스 라인(CSL), 제1 및 제2 비트 라인(551, 552)이 연결될 수 있다. 그리고, 제1 및 제2 비트 라인(551, 552)에 전압이 인가됨으로써 복수 개의 메모리 셀(MCs)에 쓰기, 읽기, 지우기 동작이 이루어질 수 있다.
본 개시에 따르면, 상변화(phase change) 물질을 이용하여 메모리 블록을 구성하는 대신 저항 변화층(523)을 이용하여 메모리 블록을 구성함으로써, 상변화 물질을 이용함에 따른 열발생, 응력(압력) 문제를 해결할 수 있다. 또한, 상술한 바와 같이 메모리 블록을 구성하고, 메모리 블록을 동작시킴으로써, 메모리 블록에 포함된 메모리 셀(MC)들을 반복하여 동작시키는 경우에도 인접 메모리 셀 간의 이온(ion) 이동 및 그에 따른 누설 전류, 동작 실패를 방지할 수 있다. 또한, 본 개시에 따른 메모리 블록은 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 비약적으로 증가시킬 수 있다.
한편, 본 개시에 따른 메모리 블록은 칩 형태로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있다. 또한, 본 개시에 따른 블록은 chip 형태로 구현되어 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
메모리 컨트롤러(100)는 쓰기, 읽기 및 지우기 중 적어도 하나로 동작하도록 메모리 셀(MC)을 제어할 수 있다.
도 5는 일 실시예에 따른 쓰기 동작시 저항 변화층(523)에서 산소 공공의 이동과 관련된 도면이다.
도 5에 도시된 바와 같이, 기판(501)(미도시) 상에는 게이트 전극(531), 절연 소자(532), 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 전도성 필라(524)를 포함할 수 있다. 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 전도성 필라(524)는 제 1 방향을 따라 연장될 수 있다. 게이트 전극(531)과 절연 소자(532)는 교번적으로 제 1 방향과 수직인 제 2 방향을 따라 연장될 수 있다.
한편, 게이트 전극(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 저항 변화층(523)은 저항에 대응될 수 있다.
제어 로직(250)은 선택 메모리 셀(710)의 게이트 전극(531a)에 턴-오프 전압(Voff)를 인가하고, 비선택 메모리 셀(720)의 게이트 전극(531b)에 턴-온 전압(Von)를 인가하도록 제어할 수 있다. 턴-오프 전압(Voff)은 트랜지스터를 턴-오프시키는 전압으로서, 선택 메모리 셀(710)에 포함된 트랜지스터의 반도체층(522a)에 전류가 흐르지 않도록 하는 전압이다. 턴-온 전압(Von)은 트랜지스터를 턴-온시키는 전압으로서, 비선택 메모리 셀(720)에 포함된 트랜지스터의 반도체층(522b)에 전류가 흐르도록 하는 전압이다. 그리하여, 선택 메모리 셀(710)의 게이트 전극(531a)에 대응하는 반도체층(522a)은 절연 특성을 갖고, 비선택 메모리 셀(720)의 게이트 전극(531b)에 대응하는 반도체층(522b)은 도체 특성을 가질 수 있다.
턴-오프 전압(Voff) 및 턴-온 전압(Von)은 게이트 전극(531), 게이트 절연층(521), 반도체층(522), 저항 변화층(523), 전도성 필라(524)를 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 예를 들어, 턴-오프 전압(Voff)이 음의 전압인 경우, 턴-오프 전압(Voff)은 -10V이상 -2V이하일 수 있다. 턴-온 전압(Von)이 양의 전압인 경우, 턴-온 전압(Von)은 0V 이상 10V이하일 수 있다. 비선택 메모리 셀(720)에는 동일한 값의 턴-온 전압(Von)이 인가될 수도 있고, 서로 다른 값의 턴-온 전압(Von)이 인가될 수도 있다.
쓰기 동작시, 메모리 컨트롤러(100)는 제 1 비트 라인(551)을 통해 전도성 필라(524)에 제1 전압(V1)을 인가하고, 제2 비트 라인(552)을 통해 반도체층(522)에 제2 전압(V2)을 인가할 수 있다. 메모리 컨트롤러(100)는 제1 전압(V1) 및 제2 전압(V2)을 순차적으로 하나씩 인가할 수도 있고, 동시에 인가할 수도 있다.
제1 전압(V1) 및 제2 전압(V2)은 게이트 전극(531), 게이트 절연층(521), 반도체층(522), 저항 변화층(523), 전도성 필라(524)를 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 제1 전압(V1)은 제2 전압(V2)과 서로 다를 수 있다. 또는, 제1 전압(V1)은 제2 전압(V2)이상일 수 있다. 또는 제1 전압(V1)은 제2 전압(V2)보다 클 수 있다. 제1 전압(V1)과 제2 전압(V2)간의 차이는 제2 전압(V2)의 절대값보다 작을 수 있으며, 제2 전압(V2)의 절대값은 약 5V이하일 수 있다.
선택 메모리 셀(710)에 대응하는 저항 변화층(523a) 내부에는 제1 전압(V1), 제2 전압(V2) 및 턴-오프 전압(Voff)에 의해 수평 방향의 전기장(E1)이 발생하고, 제2 전압(V2)에 의해 수직 방향의 전기장(E2)이 발생할 수 있다. 수직 방향의 전기장(E2)의 세기 및 방향은 제2 전압(V2)에 의해 결정되고, 수평 방향의 전기장(E1)에 대한 방향 및 세기는 턴-오프 전압(Voff), 제1 전압(V1) 및 제2 전압(V2)에 의해 결정될 수 있다. 수평 방향의 전기장(E1)은 전도성 필라(524)에서 반도체층(522)으로 향하도록, 턴-오프 전압(Voff), 제1 전압(V1) 및 제2 전압(V2)이 설정될 수 있다. 턴-오프 전압(Voff)이 음의 전압이고, 제1 전압(V1) 및 제2 전압(V2)이 양의 전압일 수 있다. 예를 들어, 제1 전압(V1)이 제2 전압(V2)이상인 경우, 수평 방향의 전기장(E1)에 대한 세기는 더 강할 수 있다.
수평 방향의 전기장(E1) 및 수직 방향의 전기장(E2)에 의해 선택 메모리 셀(710)에 대응하는 저항 변화층(523a) 내부의 산소 공공은 반도체층(522a)과 저항 변화층(523a)의 계면에 집중될 수 있으며, 반도체층(522a)과 저항 변화층(523a)의 계면에서 산소 공공의 밀도가 증가할 수 있다. 그리하여, 반도체층(522)과 저항 변화층(523)의 계면에서 전도성 필라멘트가 용이하게 형성될 수 있다. 전도성 필라멘트는 저항 변화층(523a)을 저저항 상태로 변화시켜 저항 변화층(523a)에 제2 전압(V2)에 의한 전류가 흐르는 바, 선택 메모리 셀(710)은 쓰기 동작이 수행될 수 있다.
앞서 기술한 바와 같이, 일 실시예에 따른 선택 메모리 셀(710)의 저항 변화층(523a)에는 수평 방향의 전기장(E1)과 수직 방향의 전기장(E2)이 형성되어 산소 공공을 특정 영역, 즉, 반도체층(522)과 저항 변화층(523)의 계면에 집중시키는 바, 제2 전압(V2)이 작더라도 쓰기 동작이 용이하게 수행될 수 있다. 또한, 수평 방향의 전기장(E1)에 대한 세기는 턴-오프 전압(Voff), 제1 전압(V1) 및 제2 전압(V2)의 조절로 용이하게 조절될 수 있다. 예를 들어, 제1 전압(V1) 및 제2 전압(V2)은 각각은 제1 비트 라인(551)과 제2 비트 라인(552)을 통해 독립적으로 인가될 수 있는 바, 반도체층(522), 저항 변화층(523)의 물성 특성을 고려하여 제1 전압(V1) 및 제2 전압(V2)의 조절이 용이하다.
도 6a 및 도 6b는 비교예에서, 전도성 필라가 없는 반도체 장치의 저항 변화층에서 산소 공공의 이동과 관련된 도면이다.
도 6a 및 도 6b의 셀 스트링은 전도성 필라를 포함하지 않는다. 예를 들어, 셀 스트링은 기판(501)(미도시) 상에는 게이트 전극(531), 절연 소자(532), 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 절연층(610)을 포함할 수 있다. 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 절연층(610)은 제 1 방향을 따라 연장될 수 있다. 게이트 전극(531)과 절연 소자(532)는 교번적으로 제 1 방향과 수직인 제 2 방향을 따라 연장될 수 있다. 셀 스트링(CS)에는 반도체층(522)에 전압을 인가하는 제2 비트 라인(552)만 존재할 수 있다.
쓰기 동작시, 메모리 컨트롤러(100)는 선택 메모리 셀(710)의 게이트 전극(531a)에 턴-오프 전압(Voff)를 인가하고, 비선택 메모리 셀(720)의 게이트 전극(531b)에 턴-온 전압(Von)를 인가하도록 제어할 수 있다.
선택 메모리 셀(710)에 전기적으로 연결된 제2 비트 라인(552)을 통해 제2 전압(V2)이 인가될 수 있다. 선택 메모리 셀(710)에 대응하는 저항 변화층(523a)에는 수직 방향의 전기장(E2)이 형성될 수 있다. 선택 메모리 셀(710)에 대응하는 저항 변화층(523A) 내부에서 산소 공공은 수직 방향으로 이동할 뿐 수평 방향으로 이동이 어려울 수 있다. 도 6a에 도시된 바와 같이, 수직 방향으로 산소 공공의 밀도가 낮아, 수직 방향으로 전도성 필라멘트가 형성되지 않을 수 있다.
한편, 수직 방향으로 전도성 필라멘트를 형성하기 위해, 도 6b에 도시된 바와 같이, 제2 비트 라인(552)을 통해 제2 전압(V2)보다 큰 전압(V22)을 선택 메모리 셀(710)에 인가될 수 있다. 제2 전압보다 큰 전압(V22)은 선택 메모리 셀(710)에 대응하는 저항 변화층(523a) 내부에 산소 공공의 밀도를 증가시키고, 수직 방향으로 전도성 필라멘트를 형성할 수 있다. 전도성 필라멘트는 저항 변화층(523)을 저저항 상태로 만들기 때문에 저항 변화층(523a)에 전류가 흐를 수 있다. 그리하여, 메모리 장치는 세기가 큰 전압에서 비로소 쓰기 동작을 수행하고, 세기가 작은 전압에서는 쓰기 동작을 수행하기 어렵다
전도성 필라(524)가 없는 메모리 장치도 쓰기 동작을 수행할 수 있다. 그러나, 선택 메모리 셀(710)의 저항 변화층(523a)에 제공되는 수직 방향의 전도성 필라멘트를 형성하기 위해서는 산소 공공의 밀도를 증가시켜야 한다. 산소 공공의 밀도를 증가시키기 위해 상대적으로 큰 동작 전압이 제2 비트 라인(552)에 인가되어야 할 것이다. 일반적으로 전도성 필라(524)가 없는 반도체 장치에는 약 10V이상의 쓰기 전압이 인가될 수 있다. 이는 반도체층(522)의 열화를 불러일으켜 반도체 장치의 오동작을 유발할 수 있다.
한편, 일 실시예에 따른 반도체 장치는 전도성 필라(524)를 포함하고 있고, 전도성 필라(524)에도 독립적으로 전압이 인가될 수 있다. 전도성 필라(524)와 선택 메모리 셀(710)의 게이트 전극(531)간의 전기장에 의해 선택 메모리 셀(710)에는 수평 방향으로 힘이 발생할 수 있다. 상기한 힘은 산소 공공을 반도체층(522)과 저항 변화층(523)간의 계면에 집중시킬 수 있다. 그리하여, 선택 메모리 셀(710)에 대응하는 반도체층(522)에 인가되는 제2 전압의 절대값이 작더라도 전도성 필라멘트 형성이 용이할 수 잇다. 또한, 제2 전압의 절대값이 작기 때문에 반도체층(522)이 열화되는 것을 방지할 수 있다.
도 7은 일 실시예에 따른 지우기 동작시 저항 변화층에서 산소 공공의 이동과 관련된 도면이다.
메모리 컨트롤러(100)는 선택 메모리 셀(710)의 게이트 전극(531a)에 턴-오프 전압(Voff)를 인가하고, 비선택 메모리 셀(720)의 게이트 전극(531b)에 턴-온 전압(Von)를 인가하도록 제어할 수 있다. 그리하여, 선택 메모리 셀(710)의 게이트 전극(531a)에 대응하는 반도체층(522a)은 절연 특성을 갖고, 비선택 메모리 셀(720)의 게이트 전극(531b)에 대응하는 반도체층(522b)은 도체 특성을 가질 수 있다.
지우기 동작시, 메모리 컨트롤러(100)는 제1 비트 라인(551)을 통해 전도성 필라(524)에 제3 전압(V3)을 인가하고, 제2 비트 라인(552)을 통해 반도체층(522)에 제4 전압(V4)을 인가할 수 있다. 메모리 컨트롤러(100)는 제3 전압(V3) 및 제4 전압(V4)을 순차적으로 하나씩 인가할 수도 있고, 동시에 인가할 수도 있다.
제3 전압(V3) 및 제4 전압(V4)은 게이트 전극(531), 게이트 절연층(521), 반도체층(522), 저항 변화층(523), 전도성 필라(524)를 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 예를 들어, 제4 전압(V4)은 제2 전압(V2)과 절대값은 같고 부호가 반대일 수 있다. 제2 전압(V2)이 +3V인 경우, 제4 전압(V4)은 -3V일 수 있다. 제3 전압(V3)과 제4 전압(V4)간의 차이는 제4 전압(V4)의 절대값보다 작을 수 있으며, 제4 전압(V4)의 절대값은 약 5V이하일 수 있다.
제3 전압(V3)은 제4 전압(V4)과 같을 수도 있고, 다를 수도 있다. 예를 들어, 제3 전압(V3)은 제4 전압(V4) 이상일 수 있다. 제3 전압(V3)과 제4 전압(V4)간의 차이는 제1 전압(V1)과 제2 전압(V2) 간의 차이와 같을 수 있다.
전도성 필라(524)에 제3 전압(V3)이 인가되고, 반도체층(522)에 제4 전압(V4)이 인가되면, 선택 메모리 셀(710)에 대응하는 저항 변화층(523a) 내부에는 제3 전압(V3), 제4 전압(V4) 및 턴-오프 전압(Voff)에 의해 수평 방향의 전기장(E3)이 발생하고, 제4 전압(V4)에 의해 수직 방향으로 전기장(E4)이 발생할 수 있다.
지우기 동작시의 수직 방향의 전기장(E4)에 대한 방향은 쓰기 동작시의 수직 방향의 전기장(E2)에 대한 방향과 반대일 수 있다.
지우기 동작시의 수평 방향의 전기장(E3)에 대한 방향은 쓰기 동작시의 수평 방향의 전기장(E1)에 대한 방향과 같을 수도 있고, 다를 수도 있다. 예를 들어, 턴-오프 전압(Voff) 및 제4 전압(V4)이 음이고, 제3 전압(V3)이 제4 전압(V4)이상이면, 지우기 동작시의 수평 방향의 전기장(E3)에 대한 방향은 쓰기 동작시의 수평 방향의 전기장(E1)에 대한 방향과 같을 수 있다. 그러나, 지우기 동작시의 수평 방향의 전기장(E3)에 대한 세기는 쓰기 동작시의 수평 방향의 전기장(E1)에 대한 작을 수 있다. 그리하여, 지우기 동작에서의 산소 공공에는, 쓰기 동작에서의 산소 공공보다, 상대적으로 반도체층(522)에서 전도성 필라(524) 방향으로 변경된 힘이 작용될 수 있다. 또는 제3 전압(V3)이 제4 전압(V4) 미만인 경우, 지우기 동작시의 수평 방향의 전기장(E3)에 대한 방향은 쓰기 동작시의 수평 방향의 전기장(E1)에 대한 방향과 다를 수 있다. 그리하여 산소 공공에는 반도체층(522)에서 전도성 필라(524) 방향으로 힘이 작용될 수 있다.
지우기 동작에서 수평 방향의 전기장(E3) 및 수직 방향의 전기장(E4)에 의해 저항 변화층(523a) 내부의 산소 공공은 쓰기 동작에서의 이동 방향과 다른 방향으로 이동할 수 있다. 그리하여 형성된 전도성 필라멘트가 끊어짐으로써 선택 메모리 셀(710)은 지우기 동작을 수행할 수 있다.
지우도 동작에서 선택 메모리 셀(710)의 저항 변화층(523a)에는 수평 방향의 전기장(E3)과 수직 방향의 전기장(E4)이 형성되는 바, 산소 공공의 이동 방향이 다양해져 전도성 필라멘트를 용이하게 끊을 수 있다. 그리하여, 반도체층(522)에 인가되는 제4 전압(V4)의 크기를 줄일 수 있다. 또한, 전도성 필라(524) 및 반도체층(522)에 독립적으로 제3 전압(V3) 및 제4 전압(V4)이 인가되기 때문에 때문에 메모리 장치의 물성을 고려하여 제3 전압(V3) 및 제4 전압(V4)의 조절이 용이하다.
도 8은 일 실시예에 따른 제1 절연층(525)을 포함하는 메모리 장치를 도시한 도면이다. 도 4와 도 8을 비교하면, 도 8의 메모리 장치는 저항 변화층(523)과 전도성 필라(524) 사이에 제1 절연층(525)을 더 포함할 수 있다. 제1 절연층(525)은 전도성 필라(524)의 측면 및 하부면을 감쌀 수 있다.
제1 절연층(525)은 절연 물질로 형성될 수 있다. 예를 들어, 제1 절연층(525)은 실리콘 산화물을 포함할 수 있다. 저항 변화층(523)이 형성된 후 저항 변화층(523)의 내부에 제1 절연층(525)이 콘포말하게 증착될 수 있다. 제1 절연층(525)은 전도성 필라(524)와 반도체층(522)사이의 전위차에 의해 저항 변화층(523)에 산소 공공이 이동하는 것을 방지할 수 있다. 또한, 제1 절연층(525)은 전도성 필라(524)와 게이트 전극(531) 사이의 전위차에 의해 저항 변화층(523)이 영구적으로 브레이크다운(breakdown)되는 것을 방지할 수 있다.
도 9는 일 실시예에 따른 제2 절연층(526)을 포함하는 메모리 장치를 도시한 도면이다. 도 4와 도 9를 비교하면, 도 9의 메모리 장치는 전도성 필라(524)내에 함침된(embedded) 제2 절연층(526)을 더 포함할 수 있다. 제2 절연층(526)은 전도성 필라(524)의 내부 벽면상에 배치될 수 있다. 제2 절연층(526)의 바닥면은 저항 변화층(523)과 접할 수 있다. 전도성 필라(524)가 형성된 후 전도성 필라(524)의 내부에 제2 절연층(526)이 콘포말하게 증착될 수 있다.
제2 절연층(526)은 절연 물질로 형성될 수 있다. 예를 들어, 제2 절연층(526)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(526)은 전도성 필라(524)와 저항 변화층(523), 특히, 저항 변화층(523) 중 공통 소스 영역(510)상에 배치된 영역간의 접촉 면적을 줄일 수 있다. 제2 절연층(526)은 전도성 필라(524)와 공통 소스 영역(510)간의 전위차에 의해 저항 변화층(523)에 산소 공공이 이동하는 것을 방지할 수 있고, 전도성 필라(524)와 공통 소스 영역(510) 간의 전위차에 의해 저항 변화층(523)이 영구적으로 브레이크다운(breakdown)되는 것을 방지할 수 있다.
도 10은 일 실시예에 따른 제1 및 제2 절연층을 포함하는 반도체 장치를 도시한 도면이다. 도 4와 도 10를 비교하면, 반소체 소자는 저항 변화층(523)과 전도성 필라(524) 사이에 제1 절연층(525) 및 전도성 필라(524)내에 함침된(embedded) 제2 절연층(526)을 더 포함할 수 있다. 제1 절연층(525) 및 제2 절연층(526)의 특성은 앞서 설명하였는 바, 구체적인 설명은 생략한다.
도 11a 내지 11g, 도 12는 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명하는 참조도면이다.
도 11a에 도시된 바와 같이, 기판(501)에 제1 절연 물질층(810) 및 제2 절연 물질층(820)을 교대로 적층할 수 있다. 제1 절연 물질층(810) 및 제2 절연 물질층(820)은 기판(501)의 표면에 대해 수직인 방향으로 교대로 적층될 수 있다. 제1 및 제2 절연 물질층(810, 820)은 서로 다른 물질로 형성될 수 있다. 제1 및 제2 절연 물질층(810, 820)은 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있지만 이에 한정되는 것은 아니다.
도 11b에 도시된 바와 같이, 제1 및 제2 절연 물질층(810, 820)을 관통하도록 홀(830)을 형성한다. 여기서, 홀(830)은 기판(501)의 표면에 대해 수직인 방향으로 연장되도록 형성될 수 있다. 이러한 홀(830)은 원형의 단면을 가지도록 형성될 수 있다. 이 홀(830)은 제1 절연 물질층(810) 및 제2 절연 물질층(820)을 이방성 식각함으로써 형성될 수 있다. 채널홀에 의해 기판(501)의 표면이 노출될 수 있다.
도 11c에 도시된 바와 같이, 홀(830)의 내벽에 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 전도성 필라(524)를 순차적으로 형성할 수 있다. 게이트 절연층(521)은 기판(501)의 표면에 대해 수직한 방향으로 연장되도록 형성될 수 있다. 게이트 절연층(521)은 제1 및 제2 절연 물질층(810, 820)과 접하도록 홀(830)의 내벽에 형성될 수 있다. 반도체층(522)은 게이트 절연층(521)의 내부 측면에 접하게 형성될 수 있다. 저항 변화층(523)은 반도체층(522)의 내부 측면과 홀(830)에 의해 노출된 기판(501)의 상부 표면상에 형성될 수 있다. 저항 변화층(523)내에 전도성 필라(524)가 더 형성될 수 있다. 도 11c에서 전도성 필라(524)가 형성된다고 하였으나 이에 한정되지 않는다. 전도성 필라(524)는 후술하는 게이트 전극(531) 형성시 함께 형성될 수도 있다.
도 11d에 도시된 바와 같이, 제1 및 제2 절연 물질층(810, 820)을 관통하는 개구(840)를 형성하고, 제2 절연 물질층(820)을 제거하여 게이트 절연층(521)을 노출시킬 수 있다. 제2 절연 물질층(820)은 습식 식각 공정에 의해 식각될 수 있다.
도 11e에 도시된 바와 같이, 제2 절연 물질층(820)이 제거된 영역에 게이트 전극(531)을 형성할 수 있다. 게이트 전극(531) 형성시 전도성 필라(524)도 함께 형성될 수도 있다. 남아 있는 제1 절연 물질층(810)은 절연 소자(532)가 될 수 있다. 게이트 전극(531) 형성시 전도성 필라(524)도 형성될 수도 있다.
도 11f에 도시된 바와 같이, 개구(840)에 의해 노출된 기판(501)의 상부에 공통 소스 영역(510)을 형성할 수 있다. 공통 소스 영역(510)은, 예를 들어, 인(P)과 같은 n형 불순물을 도핑함으로써 형성될 수 있다.
도 11g 및 도 12에 도시된 바와 같이, 전도성 필라(524)상에 제1 드레인(541)을 형성하고, 반도체층(522)상에 제2 드레인(542)을 형성하며, 제1 드레인(541) 및 제2 드레인(542)에 접하는 제1 비트 라인(551) 및 제2 비트 라인(552)을 형성할 수 있다.
일 실시예에 따른 메모리 장치는 선택 메모리 셀(710)의 저항 변화층(523)에 수평 방향의 전기장을 형성할 수 있는 전도성 필라(524)를 포함하기 때문에 반도체층(522)에 인가되는 전압의 절대값을 줄일 수 있다. 전도성 필라(524) 및 반도체층(522)에 독립적으로 전압이 인가되기 때문에 메모리 장치의 물성에 따라 인가되는 전압을 용이하게 조절할 수 있다.
도 13은 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치(1000)를 도식적으로 설명한 블록도이다.
도 13을 참조하면, 일 실시에에 따른 전자 장치(1000)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1000)는 버스(1010)를 통해서 서로 결합한 제어기(1020), 키패드, 키보드, 화면(display) 같은 입출력 장치(1030), 메모리(1040), 무선 인터페이스(1050)를 포함할 수 있다.
제어기(1020)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1040)는 예를 들면 제어기(1020)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다.
메모리(1040)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1040)는 일 실시예에 따른 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다.
전자 장치(1000)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1050)를 사용할 수 있다. 예를 들어 무선 인터페이스(1050)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1000)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 14는 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(1100)을 도식적으로 설명한 블록도이다.
도 14를 참조하면, 일 실시예에 따른 비휘발성 메모리 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1100)은 대용량의 데이터를 저장하기 위한 메모리(1110) 및 메모리 컨트롤러(1120)를 포함할 수 있다. 메모리 컨트롤러(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 메모리(1110)로부터 저장된 데이터를 읽기 또는 기입하도록 메모리(1110)를 제어한다. 메모리 컨트롤러(1120)는 호스트(1130), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리(1110)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1110)는 일 실시예에 따른 반도체 메모리 장치들 중에서 적어도 하나를 포함할 수 있다.
지금까지 설명한 실시예에 따른 비휘발성 메모리 장치는 칩 형태로 구현되어 뉴로모픽 컴퓨팅 플랫폼으로 사용될 수 있다. 예를 들어, 도 15는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽 장치를 개략적으로 보인다. 도 15를 참조하면, 뉴로모픽 장치(1200)는 프로세싱 회로(1210) 및/또는 메모리(1220)를 포함할 수 있다. 뉴로모픽 장치(1200)의 메모리(1220)는 실시예에 따른 메모리 시스템을 포함할 수 있다.
프로세싱 회로(1210)는 뉴로모픽 장치(1200)를 구동시키기 위한 기능들을 제어하도록 구성될 수 있다. 예를 들어, 프로세싱 회로(1210)는 뉴로모픽 장치(1200)의 메모리(1220)에 저장된 프로그램을 실행시킴으로써 뉴로모픽 장치(1200)를 제어할 수 있다.
프로세싱 회로(1210)는 논리 회로와 같은 하드웨어, 소프트웨어를 실행시키는 프로세서와 같은 하드웨어와 소프트웨어의 조합, 또는 이들의 결합을 포함할 수 있다. 예를 들어, 프로세서는 중앙처리 유닛(CPU, central processing unit), 그래픽 처리 유닛(GPU, graphics processing unit), 뉴로모픽 장치(1200) 내의 응용 프로세서(AP, application processor), 산술 논리 유닛(ALU, arithmetic logic unit), 디지털 프로세서, 마이크로 컴퓨터, FPGA(field programmable gate array), SoC(System-on-Chip), 프로그램가능 논리 유닛(programmable logic unit), 마이크로 프로세서(microprocessor), 주문형 반도체(ASIC, application-specific integrated circuit) 등을 포함할 수 있다.
또한, 프로세싱 회로(1210)는 외부 장치(1230)에서 다양한 데이터를 읽고 쓰며 그 데이터를 이용해 뉴로모픽 장치(1200)를 실행시킬 수 있다. 외부 장치(1230)는 외부의 메모리 및/또는 이미지 센서(예컨대, CMOS 이미지 센서 회로)를 구비한 센서 어레이를 포함할 수 있다.
도 15에 도시된 뉴로모픽 장치(1200)는 머신 러닝 시스템에 적용될 수 있다. 머신 러닝 시스템은, 예컨대, 합성곱 신경망(CNN, convolutional neural network), 역합성곱 신경망(deconvolutional neural network), 장단기 메모리(long short-term memory, LSTM) 및/또는 GRU(gated recurrent unit)를 선택적으로 포함하는 순환 신경망(RNN, recurrent neural network), SNN(stacked neural network), SSDNN(state-space dynamic neural network), DBN(deep belief network), GANs(generative adversarial networks), 및/또는 RBM(restricted Boltzmann machines) 등을 포함하는 다양한 인공 신경망 조직과 처리 모델을 활용할 수 있다.
이러한 머신 러닝 시스템은, 예컨대, 선형 회귀분석(linear regression) 및/또는 로지스틱 회귀분석(logistic regression), 통계적 군집화(statistical clustering), 베이즈 분류(Bayesian classification), 의사결정 나무(decision trees), 주성분 분석(principal component analysis)과 같은 차원 축소(dimensionality reduction), 및 전문가 시스템과 같은 다른 종류의 머신 러닝 모델, 및/또는 랜덤 포레스트(random forest)와 같은 앙상블 기법을 포함하는 이들의 조합을 포함할 수 있다. 이러한 머신 러닝 모델은, 예컨대, 영상 분류 서비스, 생체 정보 또는 생체 데이터에 기반한 사용자 인증 서비스, 첨단 운전자 지원 시스템(ADAS, advanced driver assistance system), 음성 인식 비서 서비스(voice assistant service), 자동 음성 인식(ASR, automatic speech recognition) 서비스 등과 같은 다양한 서비스를 제공하는 데 사용될 수 있으며, 다른 전자 장치에 장착되어 실행될 수 있다.
전술한 비휘발성 메모리 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
510: 공통 소스 영역
521: 게이트 절연층
522: 반도체층
523: 저항 변화층
524: 전도성 필라
525: 제1 절연층
526: 제2 절연층
531: 게이트 전극
532: 절연 소자
541: 제1 드레인
542: 제2 드레인
551: 제1 비트 라인
552: 제2 비트 라인

Claims (21)

  1. 전도성 필라(conductive pillar);
    상기 전도성 필라의 측면을 감싸는 저항 변화층;
    상기 저항 변화층의 측면을 감싸는 반도체층;
    상기 반도체층의 측면을 감싸는 게이트 절연층;
    상기 게이트 절연층의 측면을 감싸면서 상기 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극;
    상기 전도성 필라에 전기적으로 연결되어 상기 전도성 필라에 제1 전압을 제공하는 제1 비트 라인; 및
    상기 제1 비트 라인과는 전기적으로 절연되면서 상기 반도체층과 전기적으로 연결되어 상기 반도체층에 제2 전압을 제공하는 제2 비트 라인;을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 전압과 상기 제2 전압은 서로 다른 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 전압은,
    상기 제2 전압보다 큰 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 전압과 상기 제2 전압간의 차이는,
    상기 제2 전압의 절대값보다 작은 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제2 전압의 절대값은
    5V이하인 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 복수 개의 게이트 전극 중 선택 메모리 셀에 대응하는 게이트 전극에는 턴-오프 전압이 인가되고,
    상기 복수 개의 게이트 전극 중 비선택 메모리 셀에 대응하는 게이트 전극에는 턴-온 전압이 인가되는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 턴-오프 전압은,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 작은 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 턴-온 전압은,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 큰 비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    상기 제1 전압과 상기 제2 전압간의 차이는,
    상기 턴-온 전압과 상기 턴-오프 전압간의 차이보다 작은 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 전도성 필라의 모든 영역은,
    상기 반도체층의 모든 영역과 공간적으로 이격 배치되는 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 저항 변화층과 상기 전도성 필라 사이에 배치되는 절연층;을 더 포함하는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 절연층은,
    실리콘 산화물을 포함하는 비휘발성 메모리 장치.
  13. 제 1항에 있어서,
    상기 전도성 필라 내에 삽입된 절연층;을 더 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 전도성 필라 내에 삽입된 절연층은,
    상기 저항 변화층과 접하는 비휘발성 메모리 장치.
  15. 전도성 필라(conductive pillar)와 상기 전도성 필라의 측면을 따라 순차적으로 배열된 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀 어레이 중 선택 메모리 셀에 턴-오프 전압을 인가하고, 상기 메모리 셀 어레이 중 비선택 메모리 셀에 턴-온 전압을 인가하는 단계; 및
    상기 선택 메모리 셀을 동작시키기 위해 상기 전도성 필라에 제1 전압을 인가하고, 메모리 셀 어레이에 상기 제1 전압과 다른 제2 전압을 인가하는 단계;를 포함하는 비휘발성 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 제1 전압은,
    상기 제2 전압보다 큰 비휘발성 메모리 장치의 동작 방법.
  17. 제 15항에 있어서,
    상기 제1 전압과 상기 제2 전압간의 차이는,
    상기 제2 전압의 절대값보다 작은 비휘발성 메모리 장치의 동작 방법.
  18. 제 15항에 있어서,
    상기 제2 전압의 절대값은
    5V이하인 비휘발성 메모리 장치의 동작 방법.
  19. 제 15항에 있어서,
    상기 턴-오프 전압은,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 작은 비휘발성 메모리 장치의 동작 방법.
  20. 제 15항에 있어서,
    상기 턴-온 전압은,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나보다 큰 비휘발성 메모리 장치의 동작 방법.
  21. 제 15항에 있어서,
    상기 제1 전압과 상기 제2 전압간의 차이는,
    상기 턴-온 전압과 상기 턴-오프 전압간의 차이보다 작은 비휘발성 메모리 장치의 동작 방법.
KR1020220102228A 2022-08-16 2022-08-16 비휘발성 메모리 장치 및 이의 동작 방법 KR20240023922A (ko)

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