KR20090132886A - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 셀 영역과 주변 영역을 포함하는 기판을 제공하고, 상기 셀 영역의 기판에는 증착막을 포함하는 터널 절연막을 형성하고, 그리고 상기 주변 영역의 기판에는 저전압 게이트 절연막 및 고전압 게이트 절연막을 형성하되 상기 고전압 게이트 절연막은 제1 산화막과 상기 저전압 게이트 절연막을 적층시켜 상기 저전압 게이트 절연막에 비해 두껍게 형성하는 것을 포함한다. 상기 저전압 게이트 절연막은 상기 터널 절연막과 동일한 막질로 형성할 수 있는 것을 특징으로 한다.
Figure P1020080059077
반도체, 불휘발성 메모리 소자, CTF

Description

불휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 메모리 셀 영역과 주변회로 영역을 갖는 것이 일반적이다. 특히, 쓰기 및 지우기 동작에서 고전압을 요구하는 플래시 메모리 소자는 주변회로 영역에 저전압 영역과 고전압 영역을 가지며, 저전압 영역에서의 게이트 절연막에 비해 고전압 영역에서의 게이트 절연막이 더 두꺼운 것이 통상적이다. 따라서, 주변회로 영역에서는 상이한 게이트 절연막을 형성하는 공정이 필요하다.
이와 더불어 최근의 전자 제품은 경박단소화를 넘어서 대량의 정보를 빠른 속도로 저장 및 지우거나 신뢰성있게 보존할 수 있는 능력 등 메모리 소자의 고성능화를 요구하고 있다. 따라서, 빠른 동작 속도와 데이터 보존 능력 향상 등 전기적 특성이 향상된 개선된 메모리 소자의 제조 공정이 필요하다.
본 발명의 목적은 소자분리막의 식각 손상을 피할 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 게이트 절연막의 두께를 공정 불량없이 상이하게 형성할 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 빠른 동작이 가능하고 데이터 보존 능력이 향상된 불휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 소자 및 그 제조방법은 상이한 두께를 갖는 게이트 절연막을 형성한 이후에 소자분리막을 형성하는 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 소자 및 그 제조방법은 저전압 게이트 절연막을 형성하기 위한 습식 식각 공정을 진행하지 아니하고 셀 영역의 터널링 절연막을 저전압 게이트 절연막으로 활용하는 것을 발명의 다른 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 소자 및 그 제조방법은 터널 절연막 구조를 개선시켜 빠른 동작이 가능하고, 향상된 데이터 보존 능력을 구현하는 것을 발명의 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 셀 영역과 주변 영역을 포함하는 기판을 제공하고; 상기 셀 영역의 기판에는 증착막을 포함하는 터널 절연막을 형성하고; 그리고 상기 주변 영역 의 기판에는 저전압 게이트 절연막 및 고전압 게이트 절연막을 형성하되, 상기 고전압 게이트 절연막은 제1 산화막과 상기 저전압 게이트 절연막을 적층시켜 상기 저전압 게이트 절연막에 비해 두껍게 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 저전압 게이트 절연막은 상기 터널 절연막과 상기 제1 산화막 중 어느 하나로 형성할 수 있다.
본 일 실시예의 방법에 있어서, 상기 터널 절연막을 형성하는 것은 상기 증착막으로서 질화막, 상기 질화막에 비해 고유전율을 가지는 고유전막, 또는 이들의 조합을 형성하는 것을 포함할 수 있다. 상기 터널 절연막을 형성하는 것은 제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막을 적층시키는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 터널 절연막을 형성하는 것은 상기 증착막 상에 제3 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막과 상기 제3 산화막을 순차 적층시키는 것을 포함할 수 있다. 상기 제2 및 제3 산화막 중 적어도 어느 하나는 산화 방식으로 SiO2를 형성하는 것을 포함하고, 상기 증착막은 증착 방식으로 SiN, SiON, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 제2 산화막은 열산화 방식으로 상기 SiO2를 형성하고, 상기 제3 산화막은 어닐링 방식으로 상기 SiO2를 형성하고, 그리고 상기 증착막은 원자층증착 방식으로 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 저전압 게이트 절연막은 상기 터널 절연막과 막질이 동일한 제1 막으로 형성하고, 상기 고전압 게이트 절연막은 상기 저전압 게이트 절연막과 막질이 상이한 제2 막으로 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 제1 막을 형성하는 것은 증착 방식으로 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을 포함하고, 상기 제2 막을 형성하는 것은 상기 제1 산화막 상에 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 적층시켜 형성하는 것을 포함할 수 있다. 상기 제1 막을 형성하는 것은 산화 방식으로 제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막은 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나와 더불어 적층 구조를 이루는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 터널 절연막을 형성하는 것은 SiON, SiN, 또는 SiO2를 포함하는 저유전막들 사이에 HfO2, Al2O3, HfSiON, 또는 ZrO2를 포함하는 고유전막이 개재된 다중막으로 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 메모리셀부와 저전압부와 고전압부를 포함하는 기판을 제공하고; 상기 고전압부 기판 상에 제1 절연막을 형성하고; 그리고 상기 기판 전면 상에 제2 절연막을 형성하는 것을 포함하여, 상기 메모리셀부 기판 상에는 상기 제2 절 연막으로 구성된 터널 절연막을 형성하고, 상기 저전압부 기판 상에는 상기 제2 절연막으로 구성된 저전압 게이트 절연막을 형성하고, 상기 고전압부 기판 상에는 상기 제1 절연막 상에 상기 제2 절연막이 적층된 고전압 게이트 절연막을 형성하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 절연막을 형성하는 것은 산화 방식으로 제1 산화막을 형성하는 것을 포함할 수 있다. 상기 제2 절연막을 형성하는 것은 원자층증착 방식으로 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 포함하는 증착막을 형성하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제2 절연막을 형성하는 것은 열산화 방식으로 제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막을 적층시키는 것을 포함할 수 있다. 상기 제2 절연막을 형성하는 것은 상기 증착막 상에 어닐링 방식으로 제3 산화막을 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제2 절연막을 형성하는 것은 저유전막들 사이에 고유전막을 개재시켜 형성하는 것을 포함할 수 있다. 상기 저유전막은 SiON, SiN, 또는 SiO2를 포함하고; 상기 고유전막은 HfO2, Al2O3 또는 ZrO2를 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 절연막을 형성한 이후에, 상기 기판에 소자분리막을 형성하는 것을 더 포함할 수 있다. 상기 제2 절연막을 형성하기 이전 또는 이후에, 상기 소자분리막을 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 메모리셀부와 저전압부와 고전압부를 포함하는 기판을 제공하고; 상기 메모리셀부에 증착막을 포함하는 터널 절연막과, 전하저장막과, 블록킹막과, 셀 게이트를 포함하는 셀 트랜지스터를 형성하고; 상기 저전압부에 저전압 게이트 절연막과, 저전압 게이트를 포함하는 저전압 트랜지스터를 형성하고; 그리고 상기 고전압부에 제1 산화막 상에 상기 저전압 게이트 절연막이 적층된 고전압 게이트 절연막과, 고전압 게이트를 포함하는 고전압 트랜지스터를 형성하는 것을 포함할 수 있다.
본 또 다른 실시예의 방법에 있어서, 상기 저전압 게이트 절연막은 상기 터널 절연막과 상기 제1 산화막 중 어느 하나와 동일한 막질로 형성하는 것을 포함할 수 있다. 상기 터널 절연막은 상기 증착막과 더불어 적층 구조를 이루는 산화 방식으로 형성된 제2 산화막을 적어도 하나 더 포함할 수 있다. 상기 증착막은 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 포함할 수 있다. 상기 터널 절연막은 상기 제2 산화막들 사이에 상기 증착막이 개재된 오엔오(ONO)막을 포함할 수 있다.
본 또 다른 실시예의 방법에 있어서, 상기 전하저장막은, 상기 터널 절연막을 터널링한 캐리어가 트랩되는 절연막을 포함하는 트랩막과, 상기 캐리어가 저장되는 전도체를 포함하는 플로팅 게이트 중 어느 하나로 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자는, 메모리셀부와 저전압부와 고전압부를 포함하는 기판과; 상기 메모리셀부에 배치되고, 증착막을 포함하는 터널 절연막과; 상기 저전압부에 배치되고, 상기 터널 절연막과 동일한 막질을 포함하는 저전압 게이트 절연막과; 그리고 상기 고전압부에 배치되고, 제1 산화막과 상기 저전압 게이트 절연막을 포함하며, 상기 저전압 게이트 절연막에 비해 두꺼운 고전압 게이트 절연막을 포함할 수 있다.
본 일 실시예의 소자에 있어서, 상기 증착막은 SiON 또는 SiN을 포함하는 질화막과; Al2O3, HfO2, HfSiON, ZrO2을 포함하는 고유전막과; 그리고 상기 질화막과 고유전막과의 조합 중 어느 하나를 포함할 수 있다. 상기 터널 절연막은 산화 방식으로 형성된 제2 산화막을 적어도 하나 더 포함할 수 있다. 상기 터널 절연막은 상기 제2 산화막과 상기 질화막과 상기 제2 산화막이 순차 적층된 오엔오(ONO)막을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 증착막을 포함하는 터널 절연막과, 전하저장막과, 블록킹막과, 셀 게이트가 적층된 셀 트랜지스터가 배치된 메모리셀부를 갖는 셀 영역과; 상기 터널 절연막과 동일한 막질을 포함하는 저전압 게이트 절연막과, 저전압 게이트가 적층된 저전압 트랜지스터가 배치된 저전압부, 그리고 제1 산화막 상에 상기 저전압 게이트 절연막이 적층된 고전압 게이트 절연막과, 고전압 게이트가 적층된 고전압 트랜지스터가 배치된 고전압부를 갖는 주변 영역을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 셀 트랜지스터는 접지 선택 트랜지스터와 스트링 선택 트랜지스터와의 사이에 직렬 연결된 복수개의 메모리 트랜지스터를 포함하여 스트링을 구성하는 것을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 증착막은 SiON 또는 SiN을 포함하는 질화막과; Al2O3, HfO2, HfSiON, ZrO2을 포함하는 고유전막과; 그리고 상기 질화막과 고유전막과의 조합 중 어느 하나를 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 터널 절연막은 산화 방식으로 형성된 제2 산화막을 적어도 하나 더 포함하며, 상기 증착막과 상기 제2 산화막은 적층 구조를 이루는 것을 포함할 수 있다. 상기 터널 절연막은 상기 제2 산화막과 상기 질화막과 상기 제2 산화막이 순차 적층된 오엔오(ONO)막을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 전하저장막은 상기 터널 절연막을 터널링한 캐리어가 트랩되는 절연막을 포함하는 트랩막과, 상기 캐리어가 저장되는 전도체를 포함하는 플로팅 게이트 중 어느 하나를 포함할 수 있다.
본 발명에 의하면, 소자분리막 덴트 현상을 피하면서도 상이한 두께를 가지는 게이트 절연막을 형성할 수 있어 공정 불량을 낮출 수 있는 효과가 있다. 또한, 터널 절연막의 구조의 개선으로 데이트 보존 능력을 향상시키고 동작 전압을 낮출 수 있어 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명에 따른 불휘발성 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 내지 도 1i는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자 및 그 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 메모리셀부(101A)와 저전압부(101B)와 고전압부(101C)로 구분 가능한 기판(101)을 제공한다. 메모리셀부(101A)는 셀 영역에 해당하고, 저전압부(101B) 및 고전압부(101C)는 주변 영역에 해당한다. 기판(101)은 가령 단결정 실리콘으로 구성된 반도체 기판일 수 있다. 기판(101) 중에서 고전압부(101C)에 제1 절연막(103)을 형성한다. 일례로, 기판(101) 상에 산화 방식(Oxidation)으로 제1 절연막을 형성하고, 메모리셀부(101A)와 저전압부(101B)에 형성된 제1 절연막을 포토 및 식각 공정을 사용하여 제거한다. 이에 따라, 기판(101) 중에서 고전압부(101C)에 제1 절연막(103)이 잔류한다. 제1 절연막(103)은 가령 SiO2일 수 있다.
도 1b를 참조하면, 기판(101) 상에 제2 절연막(105)을 형성한 후, 메모리셀부(101A)에 트랩막(107)을 형성한다. 예를 들어, 제2 절연막(105) 상에 트랩막(107)을 형성하고, 포토 및 식각 공정을 이용하여 저전압부(101B) 및 고전압부(101C)에 형성된 트랩막(107)을 선택적으로 제거한다. 편의상, 제2 절연막(105)은 메모리셀부(101A)에 국한된 터널 절연막(105a)과, 저전압부(101B)에 국한된 저전압부 절연막(105b)과, 고전압부(101C)에 국한된 고전압부 절연막(105c)으로 구분하기로 한다. 트랩막(107)은 캐리어가 트랩되는 곳으로서 가령 SiN, SiON, Si3N4, Al2O3, HfSiON, ZrO2, HfO2 또는 이들의 조합을 포함하는 절연막으로 형성할 수 있다.
메모리셀부(101A)에 있어서 캐리어는 터널 절연막(105a)을 터널링하여 트랩막(107)에 트랩되므로써 데이터가 저장된다. 저전압부 절연막(105b)은 저전압부(101B)의 게이트 절연막으로 활용되고, 고전압부 절연막(105c)과 제1 절연막(103)은 고전압부(101C)의 게이트 절연막으로 활용된다. 터널 절연막(105a)은 복합막 또는 단일막으로 형성할 수 있다. 터널 절연막(105a)의 구조는 도 6에서 자세히 도시된다.
도 6은 터널 절연막의 다양한 구조를 도시한 단면도이다. 도 6을 도 1b와 같이 참조하면, 터널 절연막(105a)은 3중막 구조일 수 있다. 예를 들어, 터널 절연막(105a)은 하부층으로서 SiO2, 상부층으로서 SiO2, 이들 사이에 중간층으로서 질화막 또는 질화막에 비해 고유전율을 가지는 고유전막이 개재된 것일 수 있다(Ⅰ). 예를 들어 질화막은 SiON 또는 SiN을 포함할 수 있고, 고유전막은 Al2O3, HfO2, HfSiON, ZrO2 등을 포함할 수 있다. 중간층은 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 중에서 2개 이상이 조합된 것일 수 있다. 어느 하나의 일례로서 터널 절연막(105a)은 ONO 구조, 가령 SiO2/SiON/SiO2 또는 SiO2/SiN/SiO2 적층 구조로 형성할 수 있다. 본 일례에서 SiO2은 산화 방식으로 형성할 수 있고; SiON, SiN, 고유전 물질, 또는 이들의 조합은 증착 방식으로 형성할 수 있다. 어느 하나의 일례로서, 하부층 SiO2는 열산화 방식(Thermal Oxidation)으로 형성하고, 중간층 SiON, SiN, 고유전 물질, 또는 이들의 조합은 원자층증착 방식(ALD)으로 형성하고, 상부층 SiO2는 어닐방식(Anneal)으로 형성할 수 있다.
다른 예로서, 터널 절연막(105a)은 2중막 구조일 수 있다. 예를 들어, SiO2와 여기에 적층되는 SiON, SiN, 상술한 고유전 물질, 또는 이들의 조합을 포함할 수 있다(Ⅱ). 어느 하나의 일례로서 터널 절연막(105a)은 ON 구조, 가령 SiO2/SiON 또는 SiO2/SiN 적층 구조로 형성할 수 있다. 본 다른 예에서 SiO2은 산화 방식으로 형성할 수 있고; SiON, SiN, 상술한 고유전 물질, 또는 이들의 조합은 증착 방식(예: ALD)으로 형성할 수 있다.
또 다른 예로서, 터널 절연막(105a)은 증착 방식(예: ALD)으로 형성된 SiON, SiN, 상술한 고유전 물질, 또는 이들의 조합으로 구성될 수 있다(Ⅲ).
상기 예 중에서 터널 절연막(105a)은 도 7a 및 7b를 참조하여 후술한 바와 같은 이유로 ONO 구조로 형성할 수 있다.
도 7a 및 7b는 ONO막의 에너지 밴드 다이어그램을 도시한 그래프이다. 도 7a를 참조하면, 전기장이 없거나 작은 경우에는 배리어가 높아 캐리어의 터널링이 일어나지 않는다. 반면에, 도 7b를 참조하면, 큰 전기장이 인가되면 밴드 오프셋이 일어나 배리어가 낮아지게 되어 캐리어의 터널링이 쉽게 이루어진다. 터널 절연막(105a)을 ONO 구조로 형성하면 이와 같은 이유로 리텐션(retension) 특성이 우수해져 신뢰성이 높아지고 빠른 동작을 구현할 수 있는 장점이 있다.
터널 절연막(105a)에 대해서는 상술한 바 이외에 미국공개특허 제2006/0198189호, 제2006/0198190호, 제2006/0202262호, 제2006/0202252호에 개시된 바를 참조로 하고, 이들 문헌은 본 명세서에 참조문헌으로 결합된다. 다른 예로서, 터널 절연막(105a)은 도 8을 참조하여 후술한 바와 같은 구조로 형성할 수 있다.
도 1b를 다시 참조하면, 저전압부 절연막(105b)과 고전압부 절연막(105c)은 터널 절연막(105a)과 동일한 구조로 형성할 수 있다. 이와 다르게, 저전압부 절연막(105b)과 고전압부 절연막(105c)은 산화막, 가령 SiO2를 산화 방식을 이용하여 형성할 수 있다.
상기 공정에 의하면, 메모리셀부(101A)에는 터널 절연막(105a)과 트랩막(107)이 적층된다. 저전압부(101B)에는 고전압부(101C)에 비해 얇은 저전압부 절연막, 즉 저전압 게이트 절연막(105b)이 형성된다. 고전압부(101C)에는 저전압 게 이트 절연막(105b)에 비해 두꺼운 2층 구조의 고전압 게이트 절연막(103,105c)이 형성된다. 저전압 게이트 절연막(105b)은 터널 절연막(105a)과 동일 유사한 두께를 가질 수 있고, 동종(예: ONO) 또는 이종 막질(예: SiO2)로 형성될 수 있다. 고전압부 절연막(105c)은 저전압 게이트 절연막(105b)과 동종 막질(예: ONO 또는 SiO2)로 형성될 수 있다. 일례로, 터널 절연막(105a) 및 저전압 게이트 절연막(105b)은 증착 방식의 질화막이 포함된 막으로 형성되고, 고전압 게이트 절연막(103,105c)은 산화 방식의 산화막(103)과 증착 방식의 질화막(105c)이 조합된 막으로 형성될 수 있다.
도 1c를 참조하면, 이른바 STI(shallow trench isolation) 공정을 이용하여 기판(101)의 일부를 제거하여 트렌치(112)를 형성하고, 트렌치(112)를 절연물로 채워 소자분리막(113)을 형성한다. 예를 들어, 기판(101) 상에 절연막(예: SiO2)을 증착하여 트렌치(112)가 절연막으로 채워지도록 한 후, 화학기계적 연마공정(CMP)을 진행하여 소자분리막(113)을 형성할 수 있다. 기판(101) 상에는 가령 질화막(예: SiON 또는 SiN)을 증착하여 CMP 스톱퍼막(111)을 형성할 수 있고, 스톱퍼막(111) 형성 이전에 기판(101) 상에 가령 열산화 방식으로 산화막(예: SiO2)으로 구성된 버퍼막(109)을 형성할 수 있다. 고전압부(101C)의 소자분리막(113)은 저전압부(101B)의 소자분리막(113)에 비해 더 깊게 형성할 수 있다.
도 1d를 참조하면, 스톱퍼막(111)과 버퍼막(109)을 제거한다. 종래에는 상이한 게이트 절연막을 형성하기 위하여 절연막의 선택적 제거를 위해 습식 식각 공정 을 채택하는 것이 일반적이었다. 그런데, 습식 식각 공정을 채택하게 되면 소자분리막이 식각액에 의해 손상받아 일정 부분이 제거되는 이른바 덴트(dent)가 발생할 수 있다. 게이트 형성시 덴트에 폴리실리콘이 채워지게 되면 인접하는 게이트 간에 쇼트가 일어나 반도체 소자에 있어서 치명적인 전기적 불량이 일어나게 된다. 그렇지만, 본 발명에 의하면, 상이한 두께를 갖는 게이트 절연막을 형성하면서도 덴트 현상이 일어나지 않는다.
소자분리막(113)은 기판(101) 위로 돌출된 형태로 형성될 수 있다. 그러므로, 설령 스톱퍼막(111)과 버퍼막(109)을 제거하는 경우 소자분리막(113)의 일부가 제거더라도 기판(101) 아래까지 제거되지 아니하므로 덴트가 형성되지 않는다.
도 1e를 참조하면, 저전압부(101B) 및 고전압부(101C)에 제1 전도체막(115)을 형성한다. 예를 들어, 버퍼막 증착과 포토 및 식각 공정으로 메모리셀부(101A)를 가리고 저전압부(101B) 및 고전압부(101C)을 열어놓은 상태에서 폴리실리콘을 증착한다. 이어서, 메모리셀부(101A)에 증착된 폴리실리콘과 버퍼막을 제거하여 저전압부(101B) 및 고전압부(101C)에 폴리실리콘으로 구성된 제1 전도체막(115)을 잔류시킬 수 있다.
도 1f를 참조하면, 메모리셀부(101A)에 블록킹막(117)을 형성한다. 예를 들어, 기판(101) 상에 버퍼막을 증착하고 포토 및 식각 공정으로 저전압부(101B) 및 고전압부(101C)를 가리고 메모리셀부(101A)를 열어놓은 상태에서 절연막을 증착한다. 이어서, 저전압부(101B) 및 고전압부(101C)에 증착된 절연막과 버퍼막을 제거하여 메모리셀부(101A)에 절연막으로 구성된 블록킹막(117)을 잔류시킬 수 있다. 블록킹막(117)은 SiO2, SiN, SiON, HfO2, ZrO2, Al2O3 또는 이들의 조합 등으로 형성할 수 있다.
도 1g를 참조하면, 기판(101) 상에 제2 전도체막(119)을 형성한다. 제2 전도체막(119)은 텅스텐과 같은 금속을 증착하여 형성할 수 있다. 제2 전도체막(119) 상에 게이트 마스크로 활용될 하드 마스크(121)를 형성한다. 하드 마스크(121)는 질화막의 증착과 포토 및 식각 공정으로 형성할 수 있다.
도 1h를 참조하면, 하드 마스크(121)를 마스크로 하는 식각 공정을 진행하여 게이트 패턴(120a,120b,120c)을 형성한다. 일례로, 메모리셀부(101A)에는 하드 마스크(121)와 제2 전도체막(119)이 적층된 셀 게이트 패턴(120a)을, 저전압부(101B) 및 고전압부(101C)에는 하드 마스크(121)와 제2 전도체막(119)과 제1 전도체막(115)이 적층된 저전압부 게이트 패턴(120b) 및 고전압부 게이트 패턴(120c)을 형성할 수 있다. 제2 전도체막(119)과 제1 전도체막(115)은 게이트로 활용된다. 게이트 패턴(120a-120c)은 동시에 형성할 수 있다. 이어서, 절연막(125)을 기판(101) 상에 증착한다. 절연막(125)은 산화막(예: SiO2) 또는 질화막(예: SiN, SiON)일 수 있다.
도 1i를 참조하면, 절연막(125)을 이방성 식각하여 게이트 패턴(120a-120c)의 양측벽에 스페이서(126)를 형성한다. 이어서, 이온 주입 공정으로 기판(101)의 일부를 불순물로 도핑시켜 접합 영역(128)을 형성한다. 상기 공정에 의하면, 메모리셀부(101A)에는 접지 선택 트랜지스터(130)와 스트링 선택 트랜지스터(132)와의 사이에 복수개의 메모리 트랜지스터(134)가 직렬 연결된 스트링(131)이 형성되고, 저전압부(101B)에는 저전압 게이트 절연막(105b)을 갖는 저전압 트랜지스터(136)가 형성되고, 고전압부(101C)에는 고전압 게이트 절연막(103,105c)을 갖는 고전압 트랜지스터(138)가 형성될 수 있다.
일례로, 메모리셀부(101A)에 있어서 블록킹막(117) 및 트랩막(107)은 스페이서(126) 형성시 일부 식각되어 스트링(131)내에서 연속적인 형태로 남고, 터널 절연막(105a)은 식각되지 아니할 수 있다. 이와 다르게, 터널 절연막(105a)도 스페이서(126) 형성시 일부 식각되어 스트링(131) 내에서 연속적인 형태로 남을 수 있다. 저전압 게이트 절연막(105b) 및 고전압 게이트 절연막(103,105b)은 스페이서(126) 형성시 일부 식각되거나 식각되지 않을 수 있다.
도면에는 자세히 도시되어 있지 아니하지만, 주지된 공정을 진행하여 접지 선택 트랜지스터(130)에 인접한 접합 영역(128: 공통 소오스)에 접하는 공통 소오스 라인과, 스트링 선택 트랜지스터(132)에 인접한 접합 영역(128: 공통 드레인)에 접하는 비트라인 플러그와, 비트라인 플러그와 접하는 비트라인을 형성하여 낸드(NAND) 구조를 가지는 전하 트랩형 플래시(CTF) 메모리 소자를 구현할 수 있다.
(제2 실시예)
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제2 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으 로 설명하거나 생략하기로 한다.
도 2a를 참조하면, 도 1a 내지 1h를 참조하여 상술한 바와 같이, 게이트 패턴(120a-120c)을 형성한 후, 기판(101) 상에 절연막(122)을 비교적 얇게 콘포말하게 증착한다. 절연막(122)은 산화막(예: SiO2) 또는 질화막(예: SiN, SiON)일 수 있다.
도 2b를 참조하면, 절연막(122)을 이방성 식각하여 게이트 패턴(120a-120c)의 제1 스페이서(124)로 형성할 수 있다. 일례로, 메모리셀부(101A)에 있어서 제1 스페이서(124) 형성시 블록킹막(117) 및 트랩막(107)이 일부 식각되어 셀 게이트 패턴(120a)에 비해 폭이 넓은 형태로 남을 수 있다. 이와 다르게, 블록킹막(117) 및 트랩막(107)은 식각되지 않을 수 있어서 라인 형태로 남을 수 있다. 터널 절연막(105a)은 스페이서(124) 형성시 블록킹막(117) 및 트랩막(107)과 동시에 일부 식각되거나 식각되지 않을 수 있다. 이어서, 기판(101) 상에 절연막(123)을 증착한다. 절연막(123)은 절연막(122)과 동종 또는 이종의 막질일 수 있다.
도 2c를 참조하면, 절연막(123)을 이방성 식각하여 제1 스페이서(124)를 덮는 제2 스페이서(127)를 형성한다. 제2 스페이서(127) 형성시 터널 절연막(105a)이 일부 식각되거나 식각되지 않을 수 있다. 저전압 게이트 절연막(105b) 및 고전압 게이트 절연막(103,105c)은 제2 스페이서(127) 형성시 일부 식각되거나 식각되지 않을 수 있다. 도면에선 일례로서 블록킹막(117) 및 트랩막(107)이 일부 식각되고 터널 절연막(105a)이 식각되지 않은 구조가 도시되어 있지만 본 실시예는 이에 한 정되지 않는다는 것에 유의하여야 할 것이다.
(제3 실시예)
도 3a 내지 3e는 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제3 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 3a를 참조하면, 예를 들어 단결정 실리콘으로 이루어진 기판(101)에 고전압부(101C)의 게이트 절연막으로 활용될 절연막(예: SiO2)을 산화 방식으로 성장시킨다. 이어서, 메모리셀부(101A) 및 저전압부(101B)에서 성장된 절연막을 포토 및 식각 공정으로 제거한다. 그 결과, 고전압부(101C)의 기판(101) 상에 제1 절연막(103)이 선택적으로 형성된다.
도 3b를 참조하면, 기판(101) 상에 버퍼막(109)과 스톱퍼막(111)을 증착한 다. 버퍼막(109) 및 스톱퍼막(111)의 패터닝 그리고 기판(101)의 선택적 식각으로 트렌치(112)를 형성하고, 절연막 증착 및 CMP로써 트렌치(112)를 채우는 소자분리막(113)을 형성한다. 소자분리막(113)은 형성 영역(101A-101C)에 따라 그 깊이가 다를 수 있다. 한편, 기판(101) 상에는 자연 산화막이 형성되어 있을 수 있는데, 자연 산화막을 제거하지 아니하고 버퍼막 대용으로 활용할 수 있다.
도 3c를 참조하면, 스톱퍼막(111) 및 버퍼막(109)을 제거한다. 이로써, 고전 압부(101C)에는 게이트 절연막으로 활용될 제1 절연막(103)이 남고, 메모리셀부(101A) 및 저전압부(101B)는 기판(101)이 드러난 상태로 된다.
도 3d를 참조하면, 기판(101) 상에 제2 절연막(105)을 형성한다. 제2 절연막(105)은 도 1b를 참조하여 설명한 바와 같이 메모리셀부(101A)에 국한된 터널 절연막(105a)과, 저전압부(101B)에 국한된 저전압부 절연막(105b)과, 고전압부(101C)에 국한된 고전압부 절연막(105c)으로 구분될 수 있다. 제2 절연막(105)은 도 6을 참조하여 설명한 바와 같이 형성할 수 있다.
일례로서, 터널 절연막(105a)은 상술한 증착 방식의 질화막, 고유전막, 또는 이들의 조합을 포함하고, 저전압부 절연막(105b) 및 고전압부 절연막(105c)은 터널 절연막(105a)과 같은 구조 또는 산화 방식으로 형성된 산화막을 포함할 수 있다. 구체적인 예로서, 터널 절연막(105a)은 ONO로 형성할 수 있고, 저전압부 절연막(105b) 및 고전압부 절연막(105c)은 ONO 또는 SiO2로 형성할 수 있다. 저전압부 절연막(105b)은 얇은 게이트 절연막으로, 고전압부 절연막(105c)과 제1 절연막(103)은 두꺼운 게이트 절연막으로 활용된다.
도 3e를 참조하면, 메모리셀부(101A)에 트랩막(117)을 형성한다. 예를 들어, 기판(101) 상에 버퍼막을 증착하고 포토 및 식각 공정을 사용하여 메모리셀부(101A)는 열어놓고 저전압부(101B) 및 고전압부(101C)를 가린 상태에서 SiN, Si3N4, Al2O3, ZrO2, HfO2 또는 이들의 조합을 포함하는 절연막을 증착한다. 이어서, 저전압부(101B) 및 고전압부(101C)에 증착된 절연막과 버퍼막을 제거하여 트랩 막(117)을 메모리셀부(101A)에 선택적으로 형성할 수 있다. 이 결과, 도 1d에 도시된 바와 동일한 구조가 구현될 수 있다.
이어서, 도 1e 내지 1i를 참조하여 설명한 공정 또는 도 2a 내지 2c를 참조하여 설명한 공정을 진행하여 낸드(NAND) 구조를 가지는 전하 트랩형 플래시(CTF) 메모리 소자를 제조할 수 있다.
(제4 실시예)
도 4a 내지 4e는 본 발명의 제4 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제4 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 기판(101)에 절연막(예: SiO2)을 산화 방식으로 성장시키고, 메모리셀부(101A) 및 저전압부(101B)에 성장된 절연막을 포토 및 식각 공정으로 제거한다. 그 결과, 고전압부(101C)의 기판(101) 상에 제1 절연막(103)이 선택적으로 형성된다.
도 4b를 참조하면, 기판(101) 상에 제2 절연막(105)을 형성한다. 제2 절연막(105)은 상술한 증착 방식의 질화막, 고유전막, 또는 이들의 조합을 포함하는 터널 절연막(105a)과, 터널 절연막(105a)과 동일한 막질로 구성되거나 또는 산화 방식의 산화막(SiO2)으로 구성된 저전압부 절연막(105b) 및 고전압부 절연막(105c)으 로 구분될 수 있다.
도 4c를 참조하면, 버퍼막(109) 및 스톱퍼막(111) 형성 및 식각 공정으로 기판(101)에 트렌치(112)를 형성하고, 절연막 증착 및 CMP 공정으로 트렌치(112)를 채우는 소자분리막(113)을 형성한다.
도 4d를 참조하면, 버퍼막(109) 및 스톱퍼막(111)을 제거한다. 이로써, 메모리셀부(101A)에는 터널 절연막(105a)이 남고, 저전압부(101B)에는 저전압 게이트 절연막(105b)이 남고, 고전압부(101C)에는 고전압 게이트 절연막(103,105c)이 남는다.
도 4e를 참조하면, 메모리셀부(101A)에 트랩막(117)을 형성하게 되면 도 1d에 도시된 구조가 구현될 수 있다. 이어서, 도 1e 내지 1i를 참조하여 설명한 공정 또는 도 2a 내지 2c를 참조하여 설명한 공정을 진행하여 낸드(NAND) 구조를 가지는 전하 트랩형 플래시(CTF) 메모리 소자를 형성할 수 있다.
(제5 실시예)
도 5a 내지 5i는 본 발명의 제5 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제5 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 5a를 참조하면, 기판(101)의 고전압부(101C)에 제1 절연막(103)을 선택적 으로 형성한다. 제1 절연막(103)은 산화 방식으로 SiO2를 성장시켜 형성할 수 있다.
도 5b를 참조하면, 기판(101) 상에 제2 절연막(105)을 형성한다. 제2 절연막(105)은 상술한 증착 방식의 질화막, 고유전막, 또는 이들의 조합을 포함하는 터널 절연막(105a)과, 터널 절연막(105a)과 동일한 막질로 구성되거나 또는 산화 방식의 산화막(SiO2)으로 구성된 저전압부 절연막(105b) 및 고전압부 절연막(105c)으로 구분될 수 있다.
도 5c를 참조하면, 버퍼막(109) 및 스톱퍼막(111) 형성 및 식각 공정으로 기판(101)에 트렌치(112)를 형성하고, 절연막 증착 및 CMP 공정으로 트렌치(112)를 채우는 소자분리막(113)을 형성한다.
도 5d를 참조하면, 버퍼막(109) 및 스톱퍼막(111)을 제거한다. 이로써, 메모리셀부(101A)에는 터널 절연막(105a)이 남고, 저전압부(101B)에는 저전압 게이트 절연막(105b)이 남고, 고전압부(101C)에는 고전압 게이트 절연막(103,105c)이 남는다. 터널 절연막(105a)과 저전압 게이트 절연막(105b)은 동일한 막질, 가령 증착 방식의 질화막을 포함할 수 있다. 고전압 게이트 절연막(103,105c)은 산화 방식의 산화막(103)과 증착 방식의 질화막(105c)이 조합된 구조를 포함할 수 있다. 터널 절연막(105a)은 도 6을 참조하여 설명한 바와 같은 구조로, 바람직하게는 도 7a 및 7b를 참조하여 설명한 바와 같은 이유로 ONO 구조로 형성할 수 있다.
다른 예로서, 터널 절연막(105a)은 도 8에 도시된 바와 같이 저유전막들 사이에 고유전막이 개재된 구조로 형성할 수 있다. 도 8은 터널 절연막의 일례를 도 시한 단면도이다. 도 8을 참조하면, 터널 절연막(105a)은 SiO2, SiON, SiN과 같은 저유전막들 사이에 Al2O3, ZrO2, HfO2, HfSiON과 같은 고유전막이 개재된 구조로 형성할 수 있다. 이에 대해선 미국특허 제6,784,484호 및 제7,026,686호에 개시된 바를 참조로 하고 이들 문헌은 본 명세서에 참조문헌으로 결합된다.
도 5e를 참조하면, 기판(101) 상에 제1 전도체막(115)을 형성한다. 제1 전도체막(115)은 폴리실리콘을 증착하여 형성할 수 있다. 제1 전도체막(115)은 터널 절연막(115a)을 터널링한 캐리어가 저장되는 플로팅 게이트로 활용된다.
도 5f를 참조하면, 제1 전도체막(115) 상에 절연막을 증착하여 블록킹막(118)을 형성하고, 그 일부를 제거하여 제1 전도체막(115)의 일부를 노출시키는 홀(118a)을 형성한다. 블록킹막(118)은 플로팅 게이트에 저장된 캐리어가 제어 게이트로 이동되지 못하도록 막는 절연막으로서 SiO2, SiN, SiON, HfO2, ZrO2, Al2O3, SiO2/SiN(또는 SiON)/SiO2, SiO2/고유전막(HfO2, ZrO2, 또는 Al2O3)/SiO2, 또는 이들의 조합 등으로 형성될 수 있다. 메모리 트랜지스터가 형성되지 않는 위치, 예를 들어 도 5i를 참조하여 후술한 바와 같이 접지 선택 트랜지스터(130), 스트링 선택 트랜지스터(132), 주변회로 트랜지스터(136,138)가 배치될 위치에 형성한다.
도 5g를 참조하면, 블록킹막(118) 상에 제2 전도체막(119)을 형성한다. 제2 전도체막(119)은 소자 동작 전압이 인가되는 제어 게이트로 활용된다. 일례로, 제2 전도체막(119)은 폴리실리콘을 증착하여 형성할 수 있다. 다른 예로서, 제2 전도체막(119)은 폴리실리콘과 금속이 적층된 구조로 형성할 수 있다. 제2 전도체막(119) 형성시 홀(118a)에는 제2 전도체막(119)의 일부가 매립되어 제1 전도체막(115)과 접촉되는 버팅 콘택(119a)이 형성된다. 제2 전도체막(119) 상에는 게이트 마스크로 활용될 하드 마스크(121)를 형성한다.
도 5h를 참조하면, 하드 마스크(121)를 마스크로 하는 식각 공정을 진행하여 게이트 패턴(120)을 형성한다. 게이트 패턴(120)은 하드 마스크(121), 제2 전도체막(119), 블록킹막(118) 및 제1 전도체막(115)이 포함될 수 있다. 게이트 패턴(120) 중 일부는 버팅 콘택(119a)을 통해 제2 전도체막(119)이 제1 전도체막(115)과 전기적으로 연결될 수 있다. 이어서, 기판(101) 상에 산화물 또는 질화물을 증착하여 절연막(125)을 형성한다.
도 5i를 참조하면, 절연막(125)을 이방성 식각하여 게이트 패턴(120)의 양측벽에 스페이서(126)를 형성한다. 이어서, 이온 주입 공정으로 기판(101)의 일부를 불순물로 도핑시켜 접합 영역(128)을 형성한다. 상기 공정에 의하면, 메모리셀부(101A)에는 접지 선택 트랜지스터(130)와 스트링 선택 트랜지스터(132)와의 사이에 복수개의 메모리 트랜지스터(134)가 직렬 연결된 스트링(131)이 형성되고, 저전압부(101B)에는 얇은 게이트 절연막(105b)을 갖는 주변회로용 저전압 트랜지스터(136)가 형성되고, 고전압부(101C)에는 두꺼운 게이트 절연막(103,105b)을 갖는 주변회로용 고전압 트랜지스터(138)가 형성될 수 있다.
다른 예로서, 도 2a 내지 도 2c를 참조하여 설명한 공정을 채택하여 스페이서(126)를 이중막 구조로 형성할 수 있다.
주지된 공정을 진행하여 접지 선택 트랜지스터(130)에 인접한 접합 영 역(128: 공통 소오스)에 접하는 공통 소오스 라인과, 스트링 선택 트랜지스터(132)에 인접한 접합 영역(128: 공통 드레인)에 접하는 비트라인 플러그와, 비트라인 플러그와 접하는 비트라인을 형성하여 낸드(NAND) 구조를 가지는 전하 저장형 플래시 메모리 소자를 구현할 수 있다.
(제6 실시예)
도 9a 내지 도 9f는 본 발명의 제6 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제6 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 9a를 참조하면, 기판(101)의 고전압부(101C)에 제1 절연막(103)을 선택적으로 형성한다. 제1 절연막(103)은 산화 방식으로 성장된 SiO2일 수 있다.
도 9b를 참조하면, 소자분리막(113)을 형성한다. 소자분리막(113)은 STI 공정을 이용하여 형성할 수 있다. 고전압부(101C)에 있어서 소자분리막(113)의 상면은 제1 절연막(103)의 상면과 공면(coplanar surface)을 이룰 수 있다.
도 9c를 참조하면, 기판(101) 상에 제2 절연막(105)을 형성한다. 제2 절연막(105)은 기판(101)은 물론 소자분리막(113)을 덮는 형태로 형성될 수 있다. 제2 절연막(105)은 메모리셀부(101A)의 터널 절연막(105a)과, 저전압부(101B)의 저전압부 절연막(105b)과, 고전압부(101C)의 고전압부 절연막(105c)으로 구분될 수 있다. 저전압부 절연막(105b)과 고전압부 절연막(105c)은 터널 절연막(105a)과 동종 막질로 구성되거나, 또는 이종 막질 예를 들어 산화 방식의 SiO2로 구성될 수 있다.
터널 절연막(105a)은 도 6 또는 도 8을 참조하여 설명한 바와 같이 증착 방식의 질화막 또는 고유전막을 포함할 수 있다. 따라서, 전기장이 없거나 작은 경우에는 캐리어의 터널링이 일어나지 않는 반면에 전기장이 큰 경우에는 캐리어의 터널링이 쉽게 일어날 수 있다.
도 9d를 참조하면, 메모리셀부(101A)에 트랩막(107)과 블록킹막(117)을 형성하고, 저전압부(101B) 및 고전압부(101C)에는 제1 전도체막(115)을 형성한다. 예를 들어, 도 1b를 참조하여 설명한 바와 같은 공정으로 가령 SiN, SiON, Si3N4, Al2O3, HfSiON, ZrO2, HfO2 또는 이들의 조합으로 구성된 트랩막(107)을 메모리셀부(101A)에 선택적으로 형성할 수 있다. 이어서, 가령 도 1e를 참조하여 설명한 바와 같은 공정으로 가령 폴리실리콘으로 구성된 제1 전도체막(115)을 저전압부(101B) 및 고전압부(101C)에 선택적으로 형성할 수 있다. 다음으로, 도 1f를 참조하여 설명한 바와 같은 공정으로 가령 SiO2, SiN, SiON, HfO2, ZrO2, Al2O3 또는 이들의 조합으로 구성된 블록킹막(117)을 메모리셀부(101A)에 선택적으로 형성할 수 있다.
다른 예로서, 저전압부(101B) 및 고전압부(101C)에 제1 전도체막(115)을 형성하고, 이후에 또는 이전에 메모리셀부(101A)에 트랩막(107)과 블록킹막(117)을 형성할 수 있다.
이상과 같은 일련의 공정에 의하면, 메모리셀부(101A)에는 터널 절연 막(105a)과 트랩막(107)과 블록킹막(117)이 순차 적층되고, 저전압부(101B)에는 저전압부 절연막(105b)과 제1 전도체막(115)이 순차 적층되고, 고전압부(101C)에는 고전압부 절연막(105c)과 제1 전도체막(115)이 순차 적층될 수 있다.
도 9e를 참조하면, 기판(101) 상에 제2 전도체막(119)을 형성하고, 제2 전도체막(119) 상에 하드 마스크(121)를 형성한다. 제2 전도체막(119)은 가령 텅스텐과 같은 금속으로 형성할 수 있고, 하드 마스크(121)는 질화막으로 형성할 수 있다.
도 9f를 참조하면, 도 1h 및 도 1i를 참조하여 설명한 공정을 진행하여 스페이서(126)와 접합 영역(128)을 형성하여, 메모리셀부(101A)에는 접지 선택 트랜지스터(130)와 스트링 선택 트랜지스터(132)와의 사이에 복수개의 메모리 트랜지스터(134)가 직렬 연결된 스트링(131)을 형성하고, 저전압부(101B)에는 저전압 게이트 절연막(105b)을 갖는 저전압 트랜지스터(136)를 형성하고, 고전압부(101C)에는 고전압 게이트 절연막(103,105c)을 갖는 고전압 트랜지스터(138)를 형성할 수 있다.
본 실시예에서는 트랩막(107)과 블록킹막(117)이 스트링(131) 내에서 연속적인 형태로 남을 수 있고, 터널 절연막(105a)은 메모리셀부(101A) 내에서 연속적인 형태로 남을 수 있다. 이에 따라, 터널 절연막(105a)은 소자분리막(113)을 덮으므로써 스트링(131) 형성을 위한 식각 공정시 손상을 받지않게 된다. 저전압 게이트 절연막(105b)은 저전압부(101B)에서 연속적인 형태로 남을 수 있어서 소자분리막(113)의 식각 손상을 방지할 수 있다. 고전압 게이트 절연막(103,105c)도 이와 마찬가지이다.
다른 예로서, 도 2a 내지 도 2c를 참조하여 설명한 공정을 진행하여 스페이서(126)를 이중막 구조로 형성할 수 있다.
(제7 실시예)
도 10a 내지 도 10f는 본 발명의 제7 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 제7 실시예는 제1 실시예와 유사하므로 이하에선 제1 실시예와 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 10a를 참조하면, 기판(101)의 고전압부(101C)에 고전압 게이트 절연막(103b)을 선택적으로 형성한다. 고전압 게이트 절연막(103)은 산화 방식으로 성장된 SiO2일 수 있다. 일례로, 메모리셀부(101A)와 저전압부(101B)를 포토레지스트 또는 버퍼막 등으로 가리고 고전압부(101C)를 노출시킨 상태에서 열산화공정으로써 고전압부(101C)에 SiO2로 구성된 고전압 게이트 절연막(103b)를 형성할 수 있다.
도 10b를 참조하면, 기판(101)의 저전압부(101B)에 저전압 게이트 절연막(103a)을 형성한다. 저전압 게이트 절연막(103a)은 산화 방식으로 성장된 SiO2일 수 있다. 그런다음, 가령 STI 공정으로써 소자분리막(113)을 형성할 수 있다.
일례로, 메모리셀부(101A)를 포토레지스트 또는 버퍼막 등으로 가리고, 저전압부(101B)와 고전압부(101C)를 노출시킨 상태에서 열산화공정으로써 저전압부(101B)에 SiO2로 구성된 저전압 게이트 절연막(103a)을 형성할 수 있다. 이때, 고 전압 게이트 절연막(103b)도 성장되어 저전압 게이트 절연막(103a)에 비해 두껍게 형성될 수 있다. 게이트 절연막(103a,103b)은 기판(101) 중에서 소자분리막(113) 사이의 활성영역에 형성될 수 있다.
다른 예로서, 소자분리막(113)을 가령 STI 공정을 이용하여 형성한 다음, 저전압부(101B)에 고전압 게이트 절연막(103b)에 비해 두께가 얇은 저전압 게이트 절연막(101B)을 선택적으로 형성할 수 있다.
상술한 예에 의하면, 식각 공정이 필요치 아니하므로 소자분리막(113)이 식각 손상을 받을 염려가 전혀 없게 되고, 이에 따라 소자분리막(113)의 일부가 제거되어 형성되는 이른바 덴트가 발생할 염려가 전혀 없게된다.
도 10c를 참조하면, 저전압부(101B) 및 고전압부(101C)에 제1 전도체막(115)을 형성한다. 제1 전도체막(115)은 폴리실리콘을 증착하여 형성할 수 있다. 일례로, 메모리셀부(101A)에 버퍼막을 형성하여 메모리셀부(101A)를 가리고 저전압부(101B) 및 고전압부(101C)를 노출시킨 상태에서 기판(101) 상에 폴리실리콘을 증착하고, 메모리셀부(101A)에 형성된 폴리실리콘과 버퍼막을 제거하므로써 폴리실리콘으로 구성된 제1 전도체막(115)을 저전압부(101B) 및 고전압부(101C)에 잔류시킬 수 있다.
도 10d를 참조하면, 메모리셀부(101A)에 터널 절연막(105a)과 트랩막(107)과 블로킹막(117)을 형성한다. 터널 절연막(105a)은 도 6 또는 도 8을 참조하여 설명한 바와 같이 증착 방식의 질화막 또는 고유전막을 포함할 수 있다. 트랩막(107)은 가령 SiN, SiON, Si3N4, Al2O3, HfSiON, ZrO2, HfO2 또는 이들의 조합으로 구성될 수 있다. 블록킹막(117)은 가령 SiO2, SiN, SiON, HfO2, ZrO2, Al2O3 또는 이들의 조합으로 구성될 수 있다.
다른 예로서, 먼저 메모리셀부(101A)에 터널 절연막(105a)과 트랩막(107)과 블로킹막(117)을 형성하고, 그 다음에 저전압부(101B) 및 고전압부(101C)에 제1 전도체막(115)을 형성할 수 있다.
또 다른 예로서, 메모리셀부(101A)에 터널 절연막(105a)과 트랩막(107)을 형성하고, 저전압부(101B) 및 고전압부(101C)에 제1 전도체막(115)을 형성하고, 메모리셀부(101A)에 블로킹막(117)을 형성하는 순으로 진행할 수 있다.
도 10e를 참조하면, 기판(101) 상에 텅스텐과 같은 금속으로 제2 전도체막(119)을 형성하고, 제2 전도체막(119) 상에 가령 질화막으로 하드 마스크(121)를 형성한다.
도 10f를 참조하면, 도 1h 및 도 1i를 참조하여 설명한 공정을 진행하여 스페이서(126)와 접합 영역(128)을 형성하여, 메모리셀부(101A)에는 접지 선택 트랜지스터(130)와 스트링 선택 트랜지스터(132)와의 사이에 복수개의 메모리 트랜지스터(134)가 직렬 연결된 스트링(131)을 형성하고, 저전압부(101B)에는 저전압 게이트 절연막(103a)을 갖는 저전압 트랜지스터(136)를 형성하고, 고전압부(101C)에는 고전압 게이트 절연막(103b)을 갖는 고전압 트랜지스터(138)를 형성할 수 있다.
본 실시예에서는 터널 절연막(105a)은 증착 방식으로 형성된 질화막이나 고 유전막을 포함하여 형성되고, 저전압 게이트 절연막(103a)과 고전압 게이트 절연막(103b)은 산화막(예: SiO2)으로 형성될 수 있다. 트랩막(107)과 블록킹막(117)은 스트링(131) 내에서 연속적인 형태로 남을 수 있고, 터널 절연막(105a)은 메모리셀부(101A) 내에서 연속적인 형태로 남을 수 있다.
다른 예로서, 도 2a 내지 도 2c를 참조하여 설명한 공정을 진행하여 스페이서(126)를 이중막 구조로 형성할 수 있다.
(응용예)
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도 11을 참조하면, 본 발명 실시예에 따른 반도체 메모리 장치(2000)는 데이타를 저장하는 메모리 셀 어레이(2110), 페이지 레지스터/센스앰프 블록(2120), 그리고 메모리 셀 어레이(2110)에 저장된 데이터를 전송하기 위한 Y-게이트 회로(2130)를 가질 수 있다. 페이지 레지스터/센스앰프 블록(2120)은 메모리 셀 어레이(2110)와 Y-게이트 회로(2130) 사이에 연결될 수 있다. 페이지 레지스터/센스앰프 블록(2120)은 페이지 버퍼(2122)를 포함할 수 있다. 페이지 버퍼(2122)는 듀얼 레지스터들을 포함할 수 있다. 메모리 셀 어레이(2110)는 상술한 불휘발성 메모리 소자, 가령 낸드 플래시 메모리 소자로 구성될 수 있다.
또한, 반도체 메모리 장치(2000)는 데이타, 어드레스 및 커맨드 신호들을 처리하기 위하여, X-버퍼 래치들 및 디코더들, Y-버퍼 래치들과 디코더들, 커맨드 레 지스터, 제어로직 및 고전압 발생기, 그리고 글로우벌 버퍼들을 포함할 수 있다. 반도체 메모리 장치(2000)에 관한 자세한 설명은 미국등록특허 제7,042,770호에 개시되어 있으며, 이 문헌은 본 명세서에 참조문헌으로 결합된다.
도 12는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 12를 참조하면, 메모리 카드(1200:MEMORY CARD)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 불휘발성 메모리 소자, 가령 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(HOST)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 13은 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도이다.
도 13을 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 상술한 불휘발성 메모리 소자, 일례로 플래시 메모리 소자(예: 낸드 플래시 메모리 소자)를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명에 따른 플래시 메모리 또는 플래시 메모리 시스템은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 또는 플래시 메모리 시스템은 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리 어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 프로세스 스택 패키지(Wafer Level Processed Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 산업 및 반도체를 응용하는 전자 및 전기 산업에 응용 가능하고, 본 발명에 의해 제조된 반도체 소자를 포함하는 제품을 제조하는 제조업 등에 유용하게 이용될 수 있다.
도 1a 내지 1i는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 2a 내지 2c는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 3a 내지 3e는 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 4a 내지 4e는 본 발명의 제4 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 5a 내지 5i는 본 발명의 제5 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 6 및 8은 터널 절연막의 다양한 구조를 도시한 단면도.
도 7a 및 7b는 ONO막의 에너지 밴드를 도시한 그래프.
도 9a 내지 도 9f는 본 발명의 제6 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 10a 내지 도 10f는 본 발명의 제7 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 블럭도.
도 12는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 구비한 메모리 카드를 도시한 블록도.
도 13은 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도.

Claims (35)

  1. 셀 영역과 주변 영역을 포함하는 기판을 제공하고;
    상기 셀 영역의 기판에는 증착막을 포함하는 터널 절연막을 형성하고; 그리고
    상기 주변 영역의 기판에는 저전압 게이트 절연막 및 고전압 게이트 절연막을 형성하되, 상기 고전압 게이트 절연막은 제1 산화막과 상기 저전압 게이트 절연막을 적층시켜 상기 저전압 게이트 절연막에 비해 두껍게 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 저전압 게이트 절연막은 상기 터널 절연막과 상기 제1 산화막 중 어느 하나로 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 터널 절연막을 형성하는 것은:
    상기 증착막으로서 질화막, 상기 질화막에 비해 고유전율을 가지는 고유전막, 또는 이들의 조합을 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  4. 제3항에 있어서,
    상기 터널 절연막을 형성하는 것은:
    제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막을 적층시키는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 터널 절연막을 형성하는 것은:
    상기 증착막 상에 제3 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막과 상기 제3 산화막을 순차 적층시키는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제2 및 제3 산화막 중 적어도 어느 하나는 산화 방식으로 SiO2를 형성하는 것을 포함하고;
    상기 증착막은 증착 방식으로 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제2 산화막은 열산화 방식으로 상기 SiO2를 형성하고;
    상기 제3 산화막은 어닐링 방식으로 상기 SiO2를 형성하고; 그리고
    상기 증착막은 원자층증착 방식으로 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 저전압 게이트 절연막은 상기 터널 절연막과 막질이 동일한 제1 막으로 형성하고;
    상기 고전압 게이트 절연막은 상기 저전압 게이트 절연막과 막질이 상이한 제2 막으로 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 막을 형성하는 것은 증착 방식으로 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 형성하는 것을 포함하고;
    상기 제2 막을 형성하는 것은 상기 제1 산화막 상에 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 적층시켜 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 막을 형성하는 것은:
    산화 방식으로 제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막은 상기 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나와 더불어 적층 구조를 이루는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  11. 제1항에 있어서,
    상기 터널 절연막을 형성하는 것은:
    SiON, SiN, 또는 SiO2를 포함하는 저유전막들 사이에 HfO2, Al2O3, HfSiON, 또는 ZrO2를 포함하는 고유전막이 개재된 다중막으로 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  12. 메모리셀부와 저전압부와 고전압부를 포함하는 기판을 제공하고;
    상기 고전압부 기판 상에 제1 절연막을 형성하고; 그리고
    상기 기판 전면 상에 제2 절연막을 형성하는 것을 포함하여,
    상기 메모리셀부 기판 상에는 상기 제2 절연막으로 구성된 터널 절연막을 형성하고, 상기 저전압부 기판 상에는 상기 제2 절연막으로 구성된 저전압 게이트 절연막을 형성하고, 상기 고전압부 기판 상에는 상기 제1 절연막 상에 상기 제2 절연막이 적층된 고전압 게이트 절연막을 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1 절연막을 형성하는 것은 산화 방식으로 제1 산화막을 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제2 절연막을 형성하는 것은:
    원자층증착 방식으로 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 포함하는 증착막을 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제2 절연막을 형성하는 것은:
    열산화 방식으로 제2 산화막을 형성하는 것을 더 포함하고, 상기 제2 산화막 상에 상기 증착막을 적층시키는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2 절연막을 형성하는 것은:
    상기 증착막 상에 어닐링 방식으로 제3 산화막을 형성하는 것을;
    더 포함하는 불휘발성 메모리 소자의 제조방법.
  17. 제12항에 있어서,
    상기 제2 절연막을 형성하는 것은:
    SiON, SiN, 또는 SiO2를 포함하는 저유전막들 사이에 HfO2, Al2O3, HfSiON, 또는 ZrO2를 포함하는 고유전막을 개재시켜 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  18. 제12항에 있어서,
    상기 제1 절연막을 형성한 이후에, 상기 기판에 소자분리막을 형성하는 것을 더 포함하는 불휘발성 메모리 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제2 절연막을 형성하기 이전 또는 이후에, 상기 소자분리막을 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  20. 메모리셀부와 저전압부와 고전압부를 포함하는 기판을 제공하고;
    상기 메모리셀부에 증착막을 포함하는 터널 절연막과, 전하저장막과, 블록킹막과, 셀 게이트를 포함하는 셀 트랜지스터를 형성하고;
    상기 저전압부에 저전압 게이트 절연막과, 저전압 게이트를 포함하는 저전압 트랜지스터를 형성하고; 그리고
    상기 고전압부에 제1 산화막 상에 상기 저전압 게이트 절연막이 적층된 고전압 게이트 절연막과, 고전압 게이트를 포함하는 고전압 트랜지스터를 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  21. 제20항에 있어서,
    상기 저전압 게이트 절연막은 상기 터널 절연막과 상기 제1 산화막 중 어느 하나와 동일한 막질로 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  22. 제20항에 있어서,
    상기 터널 절연막은 상기 증착막과 더불어 적층 구조를 이루는 산화 방식으 로 형성된 제2 산화막을 적어도 하나 더 포함하는 불휘발성 메모리 소자의 제조방법.
  23. 제22항에 있어서,
    상기 증착막은 SiON, SiN, Al2O3, HfO2, HfSiON, ZrO2 및 이들의 조합 중에서 선택된 어느 하나를 포함하는 불휘발성 메모리 소자의 제조방법.
  24. 제22항에 있어서,
    상기 터널 절연막은 상기 제2 산화막들 사이에 상기 증착막이 개재된 오엔오(ONO)막을 포함하는 불휘발성 메모리 소자의 제조방법.
  25. 제20항에 있어서,
    상기 전하저장막은, 상기 터널 절연막을 터널링한 캐리어가 트랩되는 절연막을 포함하는 트랩막과, 상기 캐리어가 저장되는 전도체를 포함하는 플로팅 게이트 중 어느 하나로 형성하는 것을 포함하는 불휘발성 메모리 소자의 제조방법.
  26. 메모리셀부와 저전압부와 고전압부를 포함하는 기판과;
    상기 메모리셀부에 배치되고, 증착막을 포함하는 터널 절연막과;
    상기 저전압부에 배치되고, 상기 터널 절연막과 동일한 막질을 포함하는 저 전압 게이트 절연막과; 그리고
    상기 고전압부에 배치되고, 제1 산화막과 상기 저전압 게이트 절연막을 포함하며, 상기 저전압 게이트 절연막에 비해 두꺼운 고전압 게이트 절연막을;
    포함하는 불휘발성 메모리 소자.
  27. 제24항에 있어서,
    상기 증착막은:
    SiN 또는 SiON을 포함하는 질화막과;
    Al2O3, HfO2, HfSiON, 또는 ZrO2을 포함하는 고유전막과; 그리고
    상기 질화막과 고유전막과의 조합 중 어느 하나를;
    포함하는 불휘발성 메모리 소자.
  28. 제27항에 있어서,
    상기 터널 절연막은 산화 방식으로 형성된 제2 산화막을 적어도 하나 더 포함하는 불휘발성 메모리 소자.
  29. 제28항에 있어서,
    상기 터널 절연막은 상기 제2 산화막과 상기 질화막과 상기 제2 산화막이 순차 적층된 오엔오(ONO)막을 포함하는 불휘발성 메모리 소자.
  30. 증착막을 포함하는 터널 절연막과, 전하저장막과, 블록킹막과, 셀 게이트가 적층된 셀 트랜지스터가 배치된 메모리셀부를 갖는 셀 영역과;
    상기 터널 절연막과 동일한 막질을 포함하는 저전압 게이트 절연막과, 저전압 게이트가 적층된 저전압 트랜지스터가 배치된 저전압부, 그리고 제1 산화막 상에 상기 저전압 게이트 절연막이 적층된 고전압 게이트 절연막과, 고전압 게이트가 적층된 고전압 트랜지스터가 배치된 고전압부를 갖는 주변 영역을;
    포함하는 불휘발성 메모리 소자.
  31. 제30항에 있어서,
    상기 셀 트랜지스터는 접지 선택 트랜지스터와 스트링 선택 트랜지스터와의 사이에 직렬 연결된 복수개의 메모리 트랜지스터를 포함하여 스트링을 구성하는 것을 포함하는 불휘발성 메모리 소자.
  32. 제30항에 있어서,
    상기 증착막은:
    SiN 또는 SiON을 포함하는 질화막과;
    Al2O3, HfO2, HfSiON, 또는 ZrO2을 포함하는 고유전막과; 그리고
    상기 질화막과 고유전막과의 조합 중 어느 하나를;
    포함하는 불휘발성 메모리 소자.
  33. 제32항에 있어서,
    상기 터널 절연막은 산화 방식으로 형성된 제2 산화막을 적어도 하나 더 포함하며, 상기 증착막과 상기 제2 산화막은 적층 구조를 이루는 것을 포함하는 불휘발성 메모리 소자.
  34. 제33항에 있어서,
    상기 터널 절연막은 상기 제2 산화막과 상기 질화막과 상기 제2 산화막이 순차 적층된 오엔오(ONO)막을 포함하는 불휘발성 메모리 소자.
  35. 제30항에 있어서,
    상기 전하저장막은:
    상기 터널 절연막을 터널링한 캐리어가 트랩되는 절연막을 포함하는 트랩막과, 상기 캐리어가 저장되는 전도체를 포함하는 플로팅 게이트 중 어느 하나를 포함하는 불휘발성 메모리 소자.
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