DE102020118748A1

DE102020118748A1 - Nicht-flüchtiges halbleiterspeicherbauteil

Info

Publication number: DE102020118748A1
Application number: DE102020118748.3A
Authority: DE
Inventors: Toshiyuki Kanaya
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-07-18
Filing date: 2020-07-15
Publication date: 2021-01-21
Also published as: US20210020646A1; JP7462389B2; JP2021019029A

Abstract

Ein nicht-flüchtiges Halbleiterspeicherbauteil (1) ist versehen mit: einem Halbleitersubstrat (10); einer ersten Isolierschicht (18), die auf dem Halbleitersubstrat (10) angeordnet ist; einer ersten leitfähigen Schicht (20), die auf der ersten Isolierschicht (18) angeordnet ist und ein erstes Floating-Gate (FG1, 20) von einer von Speicherzellen (3, 31, 32und 33) bildet, die benachbart zueinander sind; einer zweiten leitfähigen Schicht (22), die auf der ersten Isolierschicht (18) angeordnet ist und ein zweites Floating-Gate (FG2, 22) der anderen der Speicherzellen (3, 31, 32und 33) bildet, die benachbart zueinander sind; einer dritten Isolierschicht (26), die die erste leitfähige Schicht (20) und die zweite leitfähige Schicht (22) bedeckt; und einer vierten Isolierschicht (28), die auf der dritten Isolierschicht (26) angeordnet ist, wobei elektrische Ladungen in jeder der ersten leitfähigen Schicht (20) und der zweiten leitfähigen Schicht (22) gehalten sind, und zwar elektrisch isoliert durch Trennen der vierten Isolierschicht (28) in der Distanz von der ersten leitfähigen Schicht (20) und der zweiten leitfähigen Schicht (22).

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung basiert auf und beansprucht den Vorteil der Priorität der japanischen Patentanmeldung Nr. 2019-132451 , die am 18. Juli 2019 eingereicht wurde, wobei deren gesamter Offenbarungsgehalt durch Bezugnahme vorliegend enthalten ist.
TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft ein nicht-flüchtiges Halbleiterspeicherbauteil.
HINTERGRUND
Ein mehrfach programmierbarer ROM („multi time programmable“, MTP) als ein nicht-flüchtiger Speicher, der mehrfach überschrieben werden kann, ist ein nicht-flüchtiger Speicher, der viele Male überschrieben und gelöscht werden kann, und wird für das solide Halten von Information eines Chips, initiale Einstellungen („initial setting“), Feineinstellung („fine adjustment“) von Charakteristika oder dergleichen verwendet. In dem MTP ändert sich ein elektrischer Zustand eines Floating Gate (FG), und zwar durch den Zugang und den Abgang von Elektronen zu dem elektrisch isolierten FG und weg hiervon, um als ein Speicher zu arbeiten.
ÜBERBLICK
Einige Ausführungsformen der vorliegenden Offenbarung stellen ein nicht-flüchtiges Halbleiterbauteil bereit, das exzellente Datenhaltecharakteristika hat.
Gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein nicht-flüchtiges Halbleiterspeicherbauteil bereitgestellt, mit: einem Halbleitersubstrat; einer ersten Isolierschicht, die auf dem Halbleitersubstrat angeordnet ist; einer ersten leitfähigen Schicht, die auf der ersten Isolierschicht angeordnet ist und die ein erstes Floating-Gate von einer von zueinander benachbarten Speicherzellen darstellt bzw. bildet; einer zweiten leitfähigen Schicht, die auf der ersten leitfähigen Schicht angeordnet ist und die ein zweites Floating-Gate der anderen der zueinander benachbarten Speicherzellen bildet; einer dritten Isolierschicht, die die erste leitfähige Schicht und die zweite leitfähige Schicht bedeckt; und einer vierten Isolierschicht, die auf der dritten Isolierschicht angeordnet ist, wobei elektrische Ladungen in jeder der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht, die elektrisch dadurch isoliert sind, dass die vierte Isolierschicht hinsichtlich der Distanz bzw. mit Abstand von der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht getrennt ist, gehalten werden.
Figurenliste
Die beigefügten Zeichnungen, die in die Spezifikation aufgenommen sind und einen Teil hiervon bilden, stellen Ausführungsformen der vorliegenden Offenbarung dar und dienen zusammen mit der allgemeinen obigen Beschreibung und der detaillierten Beschreibung von Ausführungsformen, die nachstehend angegeben ist, dazu, die Prinzipien der vorliegenden Offenbarung zu erläutern.

1 ist ein schematisches Ersatzschaltungskonfigurationsdiagramm einer Speicherzelle eines nicht-flüchtigen Halbleiterspeicherbauteils gemäß einer Ausführungsform der vorliegenden Offenbarung.
2 ist ein Diagramm, das Betriebsparameter von jeweiligen Teilen in 1 darstellt, wobei ein Beispiel von Spannungen, die an jeweilige Verdrahtungen während eines Datenschreibvorganges, eines Datenlesevorganges und eines Datenlöschvorganges angelegt werden, gezeigt ist.
3 ist ein Erläuterungsdiagramm eines Löschvorgangs („erase operation“) der Speicherzelle des nicht-flüchtigen Halbleiterspeicherbauteils gemäß der vorliegenden Ausführungsform.
4 ist ein Erläuterungsdiagramm eines Schreibvorganges der Speicherzelle des nicht-flüchtigen Halbleiterspeicherbauteils gemäß der vorliegenden Ausführungsform.
5 ist ein Erläuterungsdiagramm eines Lesevorganges der Speicherzelle des nicht-flüchtigen Halbleiterspeicherbauteils gemäß der vorliegenden Ausführungsform.
6 ist ein schematisches Konfigurationsdiagramm eines Ebenenmusters („plan pattern“) des nicht-flüchtigen Halbleiterspeicherbauteils gemäß der vorliegenden Ausführungsform.
7 ist ein schematisches Querschnittsstrukturdiagramm entlang einer Linie I-I in 6.
8 ist ein schematisches Querschnittsstrukturdiagramm entlang einer Linie II-II in 6, wobei ein Beispiel gezeigt ist, bei dem eine Dummy-Gate-(DG)-Struktur benachbart zu relativ schmalen FGs von benachbarten Speicherzellen vorgesehen ist.
9 ist ein weiteres schematisches Konfigurationsdiagramm eines Ebenenmusters des nicht-flüchtigen Halbleiterspeicherbauteils gemäß der vorliegenden Ausführungsform.
10 ist ein schematisches Querschnittsstrukturdiagramm entlang einer Linie III-III in 9, wobei ein Beispiel gezeigt ist, bei dem eine Dummy-Gate-(DG)-Struktur benachbart zu relativ breiten FGs von benachbarten Speicherzellen vorgesehen ist.
11 ist ein schematisches Querschnittsstrukturdiagramm eines Beispiels, bei dem eine Leerstruktur („void structure“) zwischen relativ breiten FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform vorgesehen ist.
12 ist ein schematisches Querschnittsstrukturdiagramm eines weiteren Beispiels, bei dem eine Leerstruktur zwischen relativ breiten FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform vorgesehen ist.
13 ist ein Querschnittsstrukturbeispiel einer Struktur mit Leerstellen („voids“) zwischen FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform.
14 ist ein Querschnittsstrukturbeispiel einer Struktur, die keine Leerstelle zwischen FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform hat.
15 ist ein schematisches Konfigurationsdiagramm eines Ebenenmusters von FGs, Dummy-Gates DGs und aktiven Regionen von drei benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform.
16 ist ein Schaltungskonfigurationsdiagramm entsprechend 15 in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform.
17 ist ein Verdrahtungskonfigurationsbeispiel für eine Speicherzelle in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform.
18 ist ein Diagramm, das eine periphere Schaltungskonfiguration in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform darstellt.

DETAILLIERTE BESCHREIBUNG
Es wird nunmehr im Detail Bezug genommen auf verschiedene Ausführungsformen, von denen Beispiele in den beigefügten Zeichnungen dargestellt sind. In der nachstehenden detaillierten Beschreibung sind eine Vielzahl von spezifischen Details ausgeführt, um ein gründliches Verständnis der vorliegenden Offenbarung zu vermitteln. Für Fachleute ergibt sich jedoch, dass die vorliegende Offenbarung auch ohne diese spezifischen Details ausgeübt bzw. umgesetzt werden kann. In anderen Fällen sind gut bekannte Verfahren, Prozeduren, Systeme und Komponenten nicht im Detail beschrieben worden, um Aspekte der verschiedenen Ausführungsformen nicht unnötig zu verschleiern.
Ausführungsformen der vorliegenden Offenbarung werden nunmehr unter Bezugnahme auf die Zeichnungen beschrieben. In der nachfolgenden Beschreibung der Zeichnungen sind gleiche oder ähnliche Teile durch gleiche oder ähnliche Bezugszeichen bezeichnet. Es ist jedoch anzumerken, dass die Zeichnungen schematischer Natur sind und dass die Beziehungen zwischen Dicken und Ebenenabmessungen und dergleichen von jeweiligen Komponenten sich von jenen in der Realität unterscheiden. Daher sollten spezifische Dicken oder Dimensionen bzw. Abmessungen unter Berücksichtigung der nachstehenden Beschreibung bestimmt werden. Ferner können Teile, die unterschiedliche Dimensionsbeziehungen oder -verhältnisse haben, in den Zeichnungen enthalten sein.
Ferner werden die nachstehend beschriebenen Ausführungsformen präsentiert, um Vorrichtungen oder Verfahren zum Ausführen des technischen Konzeptes der vorliegenden Offenbarung zu erläutern, und sollen Materialien, Merkmale, Strukturen, Anordnungen und dergleichen der Komponenten nicht spezifizieren bzw. einengen. Die Ausführungsformen können auf verschiedene Art und Weise innerhalb des Schutzbereiches der beigefügten Ansprüche modifiziert werden.
[Ausführungsform]
(Schaltungskonfiguration des nicht-flüchtigen Halbleiterspeicherbauteils)
Eine schematische Ersatzschaltungskonfiguration einer Speicherzelle 3 eines nicht-flüchtigen Halbleiterspeicherbauteils gemäß einer Ausführungsform der vorliegenden Offenbarung ist in 1 dargestellt. Das nicht-flüchtige Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform ist ein nicht-flüchtiger Speicher (MTP), der mehrfach beschrieben und gelöscht werden kann und bei dem ein elektrischer Zustand eines Floating-Gate (FG) durch den Zugang („entrance“) und den Abgang („exit“) von Elektronen in das elektrisch isolierte FG und hieraus geändert wird, um als ein Speicher zu arbeiten.
Wie es in 1 dargestellt ist, beinhaltet die Speicherzelle 3 einen Koppel-Kondensator 5, einen Programm-Transistor 6, einen Lese-Transistor 7, einen Schalt-Transistor 8 und einen Lösch-Kondensator 9, wobei der Koppel-Kondensator 5, der Programm-Transistor 6, der Lese-Transistor 7 und der Lösch-Kondensator 9 sich ein Floating-Gate FG teilen.
Der Koppel-Kondensator 5 ist in einer Wanne PW1 vom P-Typ gebildet. Eine Koppel-Gate-Leitung CG ist mit der Wanne PW1 verbunden, und zwar über eine Hochkonzentrations-Diffusionsschicht vom N-Typ (nicht gezeigt). Ein Potenzial der Koppel-Gate-Leitung CG wird auf die Wanne PW1 übertragen und wird weiter auf das Floating-Gate FG übertragen, und zwar durch kapazitive Kopplung.
Ein kapazitives Kopplungsverhältnis α zwischen dem Floating-Gate FG des Koppel-Kondensators 5 und der Wanne PW1 zu einer Gesamtsumme einer Kapazität zwischen dem Floating-Gate FG des Koppel-Kondensators 5 und der Wanne PW1, einer Kapazität zwischen dem Floating-Gate FG des Programm-Transistors 6 und einer Wanne NW2 vom N-Typ, einer Kapazität zwischen dem Floating-Gate FG des Lösch-Kondensators 9 und einer Wanne PW3 und einer Kapazität zwischen dem Floating-Gate FG des Lese-Transistors 7 und der Wanne PW3 kann so eingestellt werden, dass es 0,9 überschreitet.
Das Potenzial, das auf das Floating-Gate FG übertragen wird, lässt sich ausdrücken durch a×V_CG. Wenn α so eingestellt wird, dass es 0,9 überschreitet, wird der größte Teil des Potenzials V_CG der Koppel-Gate-Leitung CG auf das Floating-Gate FG übertragen. Um die Beschreibung zu vereinfachen, wird unten angenommen, dass α auf etwa 1 eingestellt wird und dass das Potenzial V_CG der Koppel-Gate-Leitung CG auf das Floating-Gate FG durch kapazitive Kopplung übertragen wird, um es dem Potenzial des Floating-Gate FG zu ermöglichen, zu V_CG zu werden.
Der Programm-Transistor 6 beinhaltet einen Feldeffekttransistor (MOSFET) vom P-Typ, der in der Wanne NW2 gebildet ist. In dem Programm-Transistor 6 ist eine Schreib-Bit-Leitung PG mit einer Hochkonzentrations-Diffusionsschicht vom P-Typ verbunden, die eine Source und ein Drain ist. Zusätzlich hierzu wird eine vorbestimmte Spannung von einer Substrat-Spannungs-Leitung NW an die Wanne NW2 angelegt, in der der Programm-Transistor 6 gebildet ist.
Der Lösch-Kondensator 9 ist in der Wanne PW3 gebildet, die sich von der Wanne PW1 unterscheidet, in der der Koppel-Kondensator 5 gebildet ist. Eine Lösch-Gate-Leitung EG ist mit der Wanne PW3 über eine Hochkonzentrations-Diffusionsschicht vom N-Typ verbunden. Ein Potenzial der Lösch-Gate-Leitung EG wird auf die Wanne PW3 übertragen („transferred“). Wenn das kapazitive Koppelverhältnis α so eingestellt ist, dass es 0,9 überschreitet, kann ein Potenzial, das von der Lösch-Gate-Leitung EG zu dem Floating-Gate FG übertragen wird, ignoriert werden, da das Kapazitätsverhältnis zwischen dem Floating-Gate FG des Lösch-Kondensators 9 und der Wanne PW3 zu der Summe der Kapazität zwischen dem Floating-Gate FG des Koppel-Kondensators 5 und der Wanne PW1, der Kapazität zwischen dem Floating-Gate FG des Programm-Transistors 6 und der Wanne NW2, der Kapazität zwischen dem Floating-Gate FG des Lösch-Kondensators 9 und der Wanne PW3 und der Kapazität zwischen dem Floating-Gate FG des Lese-Transistors 7 und der Wanne PW3 gleich 0,1 ist oder kleiner.
Der Lese-Transistor 7 beinhaltet einen MOSFET vom N-Typ, der in der Wanne PW3 gebildet ist, in der der Lösch-Kondensator 9 gebildet ist. Der Lese-Transistor 7 hat eine Konfiguration, bei der eine Source oder ein Drain hiervon mit einer Source oder einem Drain des Schalt-Transistors 8 verbunden ist, und der Schalt-Transistor 8 seriell hiermit verbunden ist. Zusätzlich hierzu ist eine Source-Leitung SL mit einer Hochkonzentrations-Diffusionsschicht vom N-Typ mit dem anderen von der Source und dem Drain des Lese-Transistors 7 verbunden.
Der Schalt-Transistor 8 beinhaltet einen MOSFET vom N-Typ, der in der Wanne PW3 gebildet ist, in der der Lösch-Kondensator 9 gebildet ist. In dem Schalt-Transistor 8 ist eine Lese-Bit-Leitung BL mit einer Hochkonzentrations-Diffusionsschicht vom N-Typ des anderen von der Source und dem Drain hiervon verbunden, und eine Schalt-Gate-Leitung RG ist mit einem Gate hiervon verbunden. Die Schalt-Gate-Leitung RG kann als eine Wort-Leitung WL bezeichnet werden. Der Schalt-Transistor 8 kann durch einen Einschalt/Ausschalt-Betrieb („ON/OFF“ operation) die Lese-Bit-Leitung BL und den Lese-Transistor 7 elektrisch verbinden oder trennen.
Beispiele von Spannungen, die an die jeweiligen Verdrahtungen während eines Datenschreib-Vorgangs, eines Daten-Lese-Vorgangs und eines Datenlösch-Vorgangs angelegt werden, und die Betriebsparameter der jeweiligen Teile in 1 beschreiben, sind in 2 dargestellt.
Eine Löschvorgangsbeschreibung der Speicherzelle 3 ist in 3 dargestellt, eine Schreib(Programmier)-Vorgangsbeschreibung hiervon ist in 4 dargestellt, und eine Lesevorgangsbeschreibung hiervon ist in 5 dargestellt.
(Datenlöschvorgang-Modus_FIG. 3)
In einem Datenlöschvorgang-Modus, wie er in 2 und 3 dargestellt ist, wird eine Spannung VI (zum Beispiel eine mittlere Spannung von etwa 5 V) an die Schreib-Bit-Leitung PG angelegt, eine Spannung VSS wird an die Lese-Bit-Leitung BL angelegt, eine Spannung VP wird an die Koppel-Gate-Leitung CG angelegt, die Spannung VP wird an die Substrat-Spannungs-Leitung NW angelegt, die Spannung VSS wird an die Schalt-Gate-Leitung RG angelegt, die Spannung VSS wird an die Source-Leitung SL angelegt und eine Spannung VM wird an die Lösch-Gate-Leitung EG angelegt. In diesem Fall lässt sich die Beziehung der Größenordnungen der jeweiligen Spannungen ausdrücken durch VP>VI>VDD>VSS=0>VM.
Während dieses Datenlöschvorgangs wird die Spannung VP (beispielsweise eine hohe Spannung von ungefähr 10 V) an die Koppel-Gate-Leitung CG angelegt. Die Spannung VI (mittlere Spannung) wird an die Schreib-Bit-Leitung PG angelegt. Die Spannung VSS (zum Beispiel 0 V) wird an die Lese-Bit-Leitung BL und die Source-Leitung SL angelegt. Demzufolge wird das Potenzial der Wanne PW1 zu einem Wert nahe der Spannung VP, und das Potenzial des Floating-Gate FG wird durch kapazitive Kopplung zu der Spannung VP. Die Spannung VM (negative Spannung) wird an die Lösch-Gate-Leitung EG angelegt, um zu ermöglichen, dass das Potenzial der Wanne PW3 zu der Spannung VM wird. Demzufolge werden Elektronen aus der Wanne PW3 gleich dem Potenzial der Lösch-Gate-Leitung EG durch einen Tunnel-Effekt in das Floating-Gate FG injiziert, und zwar aufgrund einer Potenzialdifferenz zwischen dem Floating-Gate FG und der Wanne PW3 (Elektroneninjektion).
(Datenschreibvorgang-Modus_FIG. 4)
In einem Datenschreibvorgang-Modus, wie er in 2 und 4 dargestellt ist, wird eine Spannung VP an die Schreib-Bit-Leitung PG einer ausgewählten Speicherzelle 3 angelegt, eine Spannung VSS wird an die Lese-Bit-Leitung BL angelegt, eine Spannung VM wird an die Koppel-Gate-Leitung CG angelegt, die Spannung VP wird an die Substrat-Spannung-Leitung NW angelegt, die Spannung VSS wird an die Schalt-Gate-Leitung RG angelegt, die Spannung VSS wird an die Source-Leitung SL angelegt, und die Spannung VSS wird an die Lösch-Gate-Leitung EG angelegt. Zusätzlich hierzu wird eine Spannung VP an die Schreib-Bit-Leitung PG einer nicht ausgewählten Speicherzelle 3 angelegt, die Spannung VSS wird an die Lese-Bit-Leitung BL angelegt, die Spannung VI wird an die Koppel-Gate-Leitung CG angelegt, die Spannung VP wird an die Substrat-Spannung-Leitung NW angelegt, die Spannung VSS wird an die Schalt-Gate-Leitung RG angelegt, die Spannung VSS wird an die Source-Leitung SL angelegt, und die Spannung VSS wird an die Lösch-Gate-Leitung EG angelegt. In diesem Fall lässt sich die Beziehung der Größenordnungen der jeweiligen Spannungen ausdrücken durch VP>VI>VDD>VSS=0>VM.
Während des Datenschreibvorganges wird die Spannung VM (Minusspannung) an die Koppel-Gate-Leitung CG angelegt, mit der die für das Datenschreiben ausgewählte Speicherzelle 3 verbunden ist. Demzufolge wird das Potenzial der Wanne PW1 der Speicherzelle 3, die die zum Schreiben ausgewählte Speicherzelle beinhaltet, die Spannung VM, und das Potenzial des Floating-Gate FG wird ein Wert nahe der Spannung VM, und zwar durch kapazitive Kopplung.
Eine positive hohe Spannung VP (hohe Spannung) wird von einer Schreib-Bit-Leitung-Steuerschaltung 150 (siehe 18) an die Schreib-Bit-Leitung PG angelegt, mit der die zum Schreiben ausgewählte Speicherzelle 3 verbunden ist. Demzufolge wird ein Potenzial eines Kanals des Programm-Transistors 6 der Speicherzellenspalte, die die zum Schreiben ausgewählte Speicherzelle 3 beinhaltet, die Spannung VP. In dem Programm-Transistor 6 der zum Schreiben ausgewählten Speicherzelle 3 werden elektrische Ladungen (Löcher) durch einen Tunnel-Effekt in das Floating-Gate FG injiziert, und zwar aufgrund einer Potenzialdifferenz zwischen dem Floating-Gate FG, dessen Potenzial ein Wert nahe der Spannung VM wird, und dem Kanal der Spannung VP (Lochinjektion).
(Datenlesevorgang-Modus_FIG. 5)
In einem Datenlesevorgang-Modus, wie er in 2 und 5 dargestellt ist, wird eine Spannung VSS an die Schreib-Bit-Leitung PG einer ausgewählten Speicherzelle 3 angelegt, eine Spannung VDD wird an die Lese-Bit-Leitung BL angelegt, die Spannung VDD wird an die Koppel-Gate-Leitung CG angelegt, die Spannung VDD wird an die Substrat-Spannung-Leitung NW angelegt, die Spannung VDD wird an die Schalt-Gate-Leitung RG angelegt, die Spannung VSS wird an die Source-Leitung SL angelegt und die Spannung VSS wird an die Lösch-Gate-Leitung EG angelegt. Zusätzlich hierzu wird die Spannung VSS an die Schreib-Bit-Leitung PG einer nicht ausgewählten Speicherzelle 3 angelegt, die Spannung VSS wird an die Lese-Bit-Leitung BL angelegt, und die Spannung VDD wird an die Koppel-Gate-Leitung CG angelegt, die Spannung VDD wird an die Substrat-Spannung-Leitung NW angelegt, die Spannung VSS wird an die Schalt-Gate-Leitung RG angelegt, die Spannung VSS wird an die Source-Leitung SL angelegt und die Spannung VSS wird an die Lösch-Gate-Leitung EG angelegt. In diesem Fall ist die Beziehung der Größenordnungen der jeweiligen Spannungen ausgedrückt durch VDD>VSS=0.
Wenn beispielsweise Daten von der Speicherzelle 3 gelesen werden, wird die Leistungsquellen-Spannung VDD an die Lese-Bit-Leitung BL angelegt, mit der die Speicherzelle 3 zum Datenlesen verbunden ist. Die Leistungsquellenspannung VDD wird an die Schalt-Gate-Leitung RG angelegt, die mit der zum Lesen ausgewählten Speicherzelle 3 verbunden ist. Demzufolge wird der Schalt-Transistor 8 der zum Lesen ausgewählten Speicherzelle 3 eingeschaltet, und der Lese-Transistor 7 und die Bit-Leitung BL zum Lesen werden elektrisch verbunden.
Ferner ist in der zuvor erwähnten Ausführungsform die Speicherzelle 3, die den Lösch-Kondensator 9 hat, beschrieben worden, die vorliegende Offenbarung ist jedoch nicht hierauf beschränkt, und es kann eine Speicherzelle verwendet werden, die keinen Lösch-Kondensator aufweist. Zusätzlich hierzu können in einer anderen Ausführungsform Transistoren verwendet werden, bei denen die Leitfähigkeitstypen vom N-Typ und vom P-Typ des Koppel-Kondensators 5, des Programm-Transistors 6, des Lese-Transistors 7, des Schalt-Transistors 8 und des Lösch-Kondensators 9, die die Speicherzelle bilden, vertauscht bzw. umgekehrt sind.
(Konfiguration des nicht-flüchtigen Halbleiterspeicherbauteils)
Eine schematische Konfiguration eines Ebenenmusters („plan pattern configuration“) des nicht-flüchtigen Halbleiterspeicherbauteils 1 gemäß der vorliegenden Ausführungsform ist in 6 dargestellt, und eine schematische Querschnittsstruktur entlang einer Linie I-I in 6 ist in 7 dargestellt.
Wie es in 7 dargestellt ist, beinhaltet das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform ein Halbleitersubstrat 10, eine erste Isolierschicht 18, die auf dem Halbleitersubstrat 10 angeordnet ist, eine erste leitfähige Schicht 20, die auf der ersten Isolierschicht 18 angeordnet ist und ein erstes Floating-Gate FG1 von einer von Speicherzellen darstellt bzw. bildet, die benachbart zueinander sind, eine zweite leitfähige Schicht 22, die auf der ersten Isolierschicht 18 angeordnet ist und ein zweites Floating-Gate FG2 der anderen der Speicherzellen darstellt bzw. bildet, die benachbart zueinander sind, eine dritte Isolierschicht 26, die die erste leitfähige Schicht 20 und die zweite leitfähige Schicht 22 bedeckt, und eine vierte Isolierschicht 28, die auf der dritten Isolierschicht 26 angeordnet ist. In diesem Fall können in jeder der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22, die elektrisch isoliert sind bzw. elektrisch voneinander isoliert sind, indem die vierte Isolierschicht 28 von der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 getrennt wird, elektrische Ladungen gehalten werden. Das Halbleitersubstrat 10 kann beispielsweise eine Wanne PW vom P-Typ sein. Wie es in 7 dargestellt ist, kann zusätzlich hierzu eine zweite Isolierschicht 24, die auf Seitenwandabschnitten der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 angeordnet ist, weiterhin enthalten sein.
Die zueinander benachbarten Speicherzellen beinhalten jeweils den Koppel-Kondensator 5, den Programm-Transistor 6, den Lese-Transistor 7, den Lösch-Kondensator 9 und den Schalt-Transistor 8, wobei die Source oder das Drain hiervon mit der Source oder dem Drain des Lese-Transistors 7 verbunden ist und in Reihe mit dem Lese-Transistor 7 angeschlossen ist, wie es in 1 dargestellt ist. Der Programm-Transistor 6, der Koppel-Kondensator 5, der Lese-Transistor 7 und der Lösch-Kondensator 9 teilen sich das Floating-Gate FG. Die zueinander benachbarten Speicherzellen verwenden bzw. betreiben die erste leitfähige Schicht 20 und die zweite leitfähige Schicht 22 als die jeweiligen Floating-Gates FG1 bzw. FG2.
Ferner kann die erste leitfähige Schicht 20 eine erste Polysiliziumschicht enthalten und kann die zweite leitfähige Schicht 22 eine zweite Polysiliziumschicht enthalten, wobei die erste Isolierschicht 18 einen Gate-Oxidfilm enthalten kann, wobei die zweite Isolierschicht einen Siliziumnitridfilm enthalten kann, wobei die vierte Isolierschicht einen Kontakt-Ätz-Stopp-Nitridfilm enthalten kann, und wobei die dritte Isolierschicht einen Salicide-Block-Oxidfilm enthalten kann.
In diesem Fall werden die elektrischen Ladungen, die von der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 gehalten werden, leicht durch elektrische Ladungen aus der Umgebung bzw. den Umgebungen beeinflusst, beispielsweise durch elektrische Ladungen in der vierten Isolierschicht 28. Demzufolge kann die vierte Isolierschicht 28 von der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 getrennt sein, um das nicht-flüchtige Halbleiterspeicherbauteil bereitzustellen, das den Einfluss von elektrischen Ladungen in der vierten Isolierschicht 28 vermeidet und exzellente Datenhaltecharakteristika („data retention characteristics“) hat.
Ferner können die erste leitfähige Schicht 20 und die zweite leitfähige Schicht 22 voneinander getrennt sein, um das nicht-flüchtige Halbleiterspeicherbauteil bereitzustellen, das den Einfluss von elektrischen Ladungen zwischen der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 vermeidet und exzellente Datenhaltecharakteristika hat.
Als ein Gegenstand bzw. Subjekt eines Abschnittes, der die vierte Isolierschicht 28 und die erste leitfähige Schicht 20 trennt, liegt ein Abschnitt zwischen dem Seitenwandabschnitt der ersten leitfähigen Schicht 20 und der vierten Isolierschicht 28 vor, der die erste leitfähige Schicht 20 bedeckt, wie es durch einen Pfeil A in 7 angedeutet ist. Ferner, wie es durch einen Pfeil B in 7 angedeutet ist, liegt ein Abschnitt zwischen einem flachen Abschnitt der ersten leitfähigen Schicht 20 und der vierten Isolierschicht 28 vor, der die erste leitfähige Schicht 20 bedeckt. Zusätzlich hierzu, wie es durch einen Pfeil C in 7 gezeigt ist, gibt es einen Abschnitt zwischen dem Seitenwandabschnitt der ersten leitfähigen Schicht 20 und der vierten Isolierschicht 28, der die erste leitfähige Schicht 20 zwischen der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 einer anderen benachbarten Speicherzelle bedeckt.
In dem Betrieb des MTP sind die Haltecharakteristika bzw. Verweilcharakteristika („retention“) von elektrischen Ladungen einer von wichtigen Faktoren. Beispielsweise hat ein elektrisch löschbarer und programmierbarer Nur-Lese-Speicher (EEPROM) eine zweischichtige Struktur des Koppel-Gates CG und des Floating-Gates FG, und daher gibt es keinen Einfluss von elektrischen Ladungen aus der Umgebung bzw. den Umgebungen des FG, und zwar durch den Einfluss einer Abschirmstruktur von CG-FG. Da andererseits das nicht-flüchtige Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform, bei dem es sich um einen nicht-flüchtigen Speicher (MTP) handelt, der mehrfach beschrieben und gelöscht werden kann, eine Struktur einer einzelnen leitfähigen Schicht (Einzelschicht-Polysilizium-Gate) hat, wird diese leicht durch elektrische Ladungen aus den Umgebungen beeinflusst, das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform hat jedoch eine FG-Struktur mit hohen Datenhaltecharakteristika.
Es ist experimentell bestätigt worden, dass das Vorhandensein von elektrischen Ladungen in SiN (Nitridfilm) das Halten von Daten stark beeinflusst, und daher kann die vierte Isolierschicht 28 von der ersten leitfähigen Schicht 20 und der zweiten leitfähigen Schicht 22 getrennt werden bzw. sollte hiervon getrennt werden. Wie es in 7 dargestellt ist, hat das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform eine Konfiguration, bei der benachbarte Abschnitte reduziert werden, und zwar durch Trennen der ersten leitfähigen Schicht (FG1) 20, der zweiten leitfähigen Schicht (FG2) 22, und der vierten Isolierschicht (SiN) 28 voneinander.
Das MTP ist ein nicht-flüchtiges Halbleiterspeicherbauteil mit einer Einzelschicht-Polysilizium-Gate-Struktur und kann leicht durch einen komplementären Metall-Oxid-Halbleiter-(CMOS)-Prozess hergestellt werden.
Das nicht-flüchtige Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform, das eine Einzelschicht-Polysilizium-Gate-Struktur hat, ist mit dem CMOS-Prozess kompatibel, und kann folglich eine Speicherzelle ähnlich einer generellen bzw. allgemeinen MOSFET bilden.
Da das EEPROM eine Zwei-Schicht-Polysilizium-Struktur von CG-FG hat, ist ein für die Zwei-Schicht-Polysilizium-Struktur von CG-FG spezialisierter Prozess erforderlich, um eine Speicherzelle zu bilden.
Da das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform eine Querschnittskonfiguration hat, die ähnlich jener von CMOS ist, kann es mit CMOS-LSI kombiniert werden und kann leicht eine eingebettete Technik anwenden, wie eine allgemeine MOS-Technik.
Darüber hinaus, wenn man den Grad der Verschlechterung vergleicht, sind in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform, die eine Einschicht-Polysilizium-Gate-Struktur hat, der Zugang und der Abgang von elektrischen Ladungen hinein in das Floating-Gate FG und aus dem Floating-Gate FG heraus unterschiedlich. In dem EEPROM mit einer Zwei-Schicht-Polysilizium-Struktur von CG-FG ist aufgrund dessen, dass der gleiche Oxidfilm Teil für den Zugang und den Abgang von elektrischen Ladungen verwendet wird, das Maß der Verschlechterung des Oxidfilms groß. In dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform, die eine Einschicht-Polysilizium-Gate-Struktur hat, ist das Maß der Verschlechterung des Oxidfilms relativ niedrig, da der Zugang und der Abgang von elektrischen Ladungen hinein in das Floating-Gate FG und aus dem Floating-Gate FG heraus unterschiedlich ist und da die Orte von Elektroneninjektion und Lochinjektion unterschiedlich sind. Das heißt, in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform, die die Einschicht-Polysilizium-Gate-Struktur hat, kann die Verschlechterung des Oxidfilms unterdrückt werden, da Durchgangs- bzw. Durchlassregionen von elektrischen Ladungen in den Schreib-Lese-Vorgängen unterschiedlich sind. Es ist folglich möglich, die Speicherhaltezeit zu verlängern, indem elektrische Ladungen für eine lange Zeitspanne gespeichert werden, und die Verlässlichkeit zu erhöhen.
Andererseits beträgt in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform eine Größe des FG in einer Längsrichtung beispielsweise etwa 14 µm, ein Wert, der etwa das 4-fache ist von jenem des EEPROM, der eine Zwei-Schicht-Polysilizium-Struktur hat, und was in einer Speicherzellenfläche bzw. einem Speicherzellenflächeninhalt groß ist.
Ferner beträgt in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform eine Dicke des Oxidfilms beispielsweise etwa 13 nm, was etwa gleich einer Dicke des Oxidfilms des CMOS im 5-V-Betrieb ist. Im Falle des Anwendens der CMOS-Technik in 3-V-Betrieb beträgt die Dicke des Oxidfilms beispielsweise etwa 2 nm. In beiden Fällen kann die Elektroneninjektion und die Lochinjektion, die durch den Oxidfilm hindurchgehen, durch die Fowler-Nordheim-(FN)-Tunnelleitung geleitet werden.
In dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform kann ein Einfluss einer parasitären Kapazität in den Umgebungen unterdrückt werden, indem die Distanz von FG-SiN vergrößert wird. Ferner kann in einer variierten Struktur von FG-(20)-Oxidfilm-(26)-SiN-(28) der Einfluss des SiN(28)-Films auf das FG (20) unterdrückt werden. Zusätzlich hierzu kann der Einfluss des Oxidfilms (26) auf das FG (20) unterdrückt werden.
(Du m my-Gate-Stru ktur)
Ferner ist in 8 ein schematisches Querschnittsstrukturdiagramm entlang einer Linie II-II in 6 dargestellt, wobei ein Beispiel gezeigt ist, bei dem eine Dummy-Gate-DG-Struktur benachbart zu relativ schmalen Floating-Gates FGs von benachbarten Speicherzellen vorgesehen ist.
In dem in 6 dargestellten Beispiel einer Ebenenmuster-Konfiguration sind Dummy-Gates DG1 und DG2 benachbart zu einem relativ schmalen Floating-Gate FG1 angeordnet, und Dummy-Gates DG3 und DG4 sind benachbart zu einem relativ schmalen Floating-Gate FG2 angeordnet.
Das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform kann eine dritte Polysiliziumschicht DG1 beinhalten, die benachbart zu der ersten Polysiliziumschicht (FG1) 20 angeordnet ist, und zwar in einer Richtung senkrecht zu der Längsrichtung in einer Draufsicht, wie es in 6 dargestellt ist. In diesem Fall ist die dritte Polysiliziumschicht (DG1) 30 auf der ersten Isolierschicht 18 angeordnet und ist mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 bedeckt, die auf der dritten Isolierschicht 26 angeordnet ist, wie es in 8 dargestellt ist.
Auf ähnliche Art und Weise kann das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform eine vierte Polysiliziumschicht DG2 beinhalten, die benachbart zu der ersten Polysiliziumschicht (FG1) 20 angeordnet ist, und zwar in der Richtung senkrecht zu der Längsrichtung in der Draufsicht, und die auch so angeordnet ist, dass sie der dritten Polysiliziumschicht DG1 gegenüberliegt, wobei die erste Polysiliziumschicht (FG1) 20 dazwischen angeordnet ist, wie es in 6 dargestellt ist. In diesem Fall ist die vierte Polysiliziumschicht (DG2) 30 auf der ersten Isolierschicht 18 angeordnet und ist mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 bedeckt, die auf der dritten Isolierschicht 26 angeordnet ist, wie es in 8 dargestellt ist.
Eine weitere Konfiguration eines schematischen Ebenenmusters („plan pattern“) des nicht-flüchtigen Halbleiterspeicherbauteils 1 gemäß der vorliegenden Ausführungsform ist in 9 dargestellt, und ein Beispiel, das ein schematisches Querschnittsstrukturdiagramm entlang einer Linie III-III in 9 ist und in dem eine Dummy-Gate-(DG)-Struktur benachbart zu relativ breiten FGs von benachbarten Speicherzellen vorgesehen ist, ist in 10 dargestellt.
In dem Beispiel einer Konfiguration eines Ebenenmusters, das in 9 dargestellt ist, ist ein Dummy-Gate DG5 benachbart zu einem relativ breiten Floating-Gate FG1 angeordnet, und ein DG6 bzw. ein Dummy-Gate DG6 ist benachbart zu einem relativ breiten Floating-Gate FG2 angeordnet. Ferner sind Dummy-Gates DG1 und DG2 benachbart zu dem relativ schmalen Floating-Gate FG1 angeordnet und Dummy-Gates DG3 und DG4 sind benachbart zu dem relativ schmalen Floating-Gate FG2 angeordnet, und zwar ähnlich zu dem Beispiel einer Konfiguration eines Ebenenmusters, das in 6 dargestellt ist.
Das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform kann eine fünfte Polysiliziumschicht DG5 beinhalten, die benachbart zu der ersten Polysiliziumschicht (FG1) 20 angeordnet ist, und zwar in einer Richtung senkrecht zu der Längsrichtung in der Draufsicht, wie es in 9 dargestellt ist. In diesem Fall ist, wie es in 10 dargestellt ist, die fünfte Polysiliziumschicht (DG5) 30 auf der ersten Isolierschicht 18 angeordnet und ist mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 bedeckt, die auf der dritten Isolierschicht 26 angeordnet ist.
Auf ähnliche Art und Weise kann das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform eine sechste Polysiliziumschicht DG6 beinhalten, die benachbart zu der zweiten Polysiliziumschicht (FG2) 22 angeordnet ist, und zwar in der Richtung senkrecht zu der Längsrichtung in der Draufsicht, und die auch so angeordnet ist, dass sie der fünften Polysiliziumschicht DG5 gegenüberliegt, wobei die zweite Polysiliziumschicht (FG2) 22 dazwischen angeordnet ist, wie es in 9 dargestellt ist. In diesem Fall ist die sechste Polysiliziumschicht (DG6) 32 auf der ersten Isolierschicht 18 angeordnet und ist mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 bedeckt, die auf der dritten Isolierschicht 26 angeordnet ist, wie es in 10 dargestellt ist.
In dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform können das SiN und die FGs voneinander in der lateralen Richtung der FGs getrennt werden, und zwar durch Anordnen der Dummy-Gate-DG-Struktur (Dummy-Polysilizium) um die FGs herum, wodurch der Einfluss einer parasitären Kapazität in den Umgebungen unterdrückt wird. Ferner kann der Einfluss des SiN(28)-Films auf das FG (20) unterdrückt werden, indem die Dummy-Gate-DG-Struktur in einer laminierten Struktur aus FG-(20)-Oxidfilm-(26)-SiN-(28) angeordnet wird.
(Leerstruktur ((„void structure“))
Eine schematische Querschnittsstruktur eines Beispiels, bei dem eine Leerstruktur zwischen relativ breiten FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform vorgesehen ist, ist in 11 dargestellt.
Ferner ist eine schematische Querschnittsstruktur eines weiteren Beispiels, bei dem eine Leerstruktur zwischen relativ breiten FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Erfindung vorgesehen ist, in 12 dargestellt. 11 und 12 entsprechen beide der schematischen Querschnittsstruktur entlang der Linie I-I in 6.
Das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform kann eine Luftspaltregion 38 zwischen der ersten Polysiliziumschicht 20 und der zweiten Polysiliziumschicht 22 beinhalten, wie es in 11 dargestellt ist.
Ferner kann, wie es in 11 dargestellt ist, die Luftspaltregion 38 auf der vierten Isolierschicht 28 angeordnet sein, die zwischen der ersten Polysiliziumschicht 20 und der zweiten Polysiliziumschicht 22 angeordnet ist.
Das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform kann eine Luftspaltregion 36 zwischen der ersten Polysiliziumschicht 20 und der zweiten Polysiliziumschicht 22 beinhalten, wie es in 12 dargestellt ist.
Ferner kann, wie es in 12 dargestellt ist, die Luftspaltregion 36 zwischen der dritten Isolierschicht 26 und der vierten Isolierschicht 28 angeordnet sein, die zwischen der ersten Polysiliziumschicht 20 und der zweiten Polysiliziumschicht 22 angeordnet ist.
In einem Beispiel, bei dem die relativ schmalen FG1 und FG2 benachbart zueinander angeordnet sind, ist es leicht, einen Raum zwischen dem FG1 und dem FG2 mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 zu füllen, wenn eine Distanz zwischen dem FG1 und dem FG2 groß ist.
In dem Beispiel, in dem die relativ breiten FG1 und FG2 benachbart zueinander angeordnet sind, ist es andererseits dann, wenn ein Vergleich mit der gleichen Distanz zwischen dem FG1 und dem FG2 erfolgt, schwierig, den Raum zwischen dem FG1 und dem FG2 mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 zu füllen, wenn die Breiten des FG1 und des FG2 groß sind, und in dem Fall eines minimalen Raumes besteht eine Tendenz, dass eine Fehlstelle bzw. ein leerer Raum („void“) nur hier leicht gebildet wird. Das heißt, wenn die dritte Isolierschicht 26 und die vierte Isolierschicht 28 in dem gleichen Raum laminiert werden, ist es schwieriger, den Raum zu füllen, wenn die Linienbreiten des FG1 und des FG2 groß sind. Beispielsweise, und zwar als ein Beispiel eines numerischen Wertes, wird bei einer Linienbreite L und einem Raum S eine Tendenz beobachtet, dass eine Leerstelle bzw. eine Fehlstelle bei US = 0,56 µm/0,21 µm leicht erzeugt wird.
- Prototyp-Struktur-Beispiel -
Ein Beispiel einer Querschnittsstruktur, und zwar einer Struktur mit Leerstellen zwischen FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform ist in 13 dargestellt. Das Strukturbeispiel der 13 entspricht einem Beispiel, bei dem relativ breite FG1, FG2 und FG3 benachbart zueinander angeordnet sind. Beispielsweise, wie es in 15 dargestellt ist, entspricht dies einem Beispiel, bei dem Leerstellen („voids“) zwischen den benachbarten FG1 und FG2 und zwischen den benachbarten FG2 und FG3 vorgesehen sind, und zwar in Mustern von benachbarten Speicherzellen 3₁ , 3₂ und 3₃ . Wie es in 13 dargestellt ist, haben die Leerstellen 38 jeweils eine Struktur, die sich graduell in einer Oberflächenrichtung bzw. in einer Richtung hin zu einer Oberfläche des Substrats 10 erweitert, und haben auch eine Struktur, die die Erweiterung bei im Wesentlichen mittleren Abschnitten der Dicken von FG1, FG2 und FG3 beendet und mittels eines Kerbabschnittes zurück versetzt ist. Ferner ist eine Höhe eines oberen führenden Abschnittes der Leerstelle 38 ausgehend von der Fläche des Substrates niedriger gebildet bzw. angeordnet als Höhen von oberen Oberflächenabschnitten des FG1, des FG2 und des FG3, und zwar ausgehend von der Fläche des Substrates. Zusätzlich hierzu haben Formen von zweiten Isolierschichten 24, die an Seitenwandabschnitten des FG1, des FG2 und des FG3 gebildet sind, beispielsweise eine L-Form oder eine L-förmige symmetrische Struktur. Darüber hinaus ist der Bauteilflächenabschnitt mit einem Zwischenschicht-Isolierfilm bedeckt, wie Polyimid PI.
Darüber hinaus ist ein Beispiel einer Querschnittsstruktur, und zwar einer Struktur, die keine Leerstelle zwischen FGs von benachbarten Speicherzellen in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform hat, in 14 dargestellt. Das Strukturbeispiel der 14 ist ein Beispiel, bei dem relativ schmale FG1 und FG2 benachbart zueinander angeordnet sind, wobei zwischen dem FG1 und dem FG2 eine Distanz vorgesehen ist und wobei ein Raum zwischen dem FG1 und dem FG2 mit der dritten Isolierschicht 26 und der vierten Isolierschicht 28 gefüllt ist. Wie es in 14 dargestellt ist, da die relativ schmalen FG1 und FG2 in einer voneinander getrennten Distanz angeordnet sind, gibt es keine Leerstelle zwischen dem FG1 und dem FG2. Darüber hinaus hat die Form der zweiten Isolierschicht 24, die an den Seitenwandabschnitten des FG1 und des FG2 gebildet ist, beispielsweise eine L-Form oder eine L-förmige symmetrische Struktur. Zusätzlich hierzu ist der Bauteilflächenabschnitt mit einem Zwischenschicht-Isolierfilm bedeckt, wie Polyimid PI.
In dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform existieren Leerstellen in Abschnitten einer spezifischen Abmessung, insbesondere in Abschnitten einer minimalen Abmessung zwischen relativ breiten FGs.
Das Vorhandensein von elektrischen Ladungen in SiN (Nitridfilm) und in SiO₂ (Oxidfilm) in der Nähe der FGs beeinflusst die Datenhaltung bzw. Datenhaltefähigkeit in starkem Maße. Obgleich ein Grad des Einflusses des SiN groß ist, kann ein elektrischer Einfluss von dem SiO₂ (Oxidfilm) unterdrückt werden, wenn ein absoluter Betrag nahe den FGs reduziert werden kann, und zwar selbst in dem SiO₂ (Oxidfilm).
In dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform können, und zwar durch Bilden einer Leerstelle (Luftspalt) unter dem SiN zwischen den FGs, die FGs in der Distanz von dem SiN in der lateralen Richtung getrennt bzw. beabstandet werden. Da Leerstellen zwischen den FGs von benachbarten Speicherzellen vorgesehen sind, ist es ferner möglich, eine absolute Menge des Oxidfilms zu reduzieren, der in der Nähe der FGs existiert, was den elektrischen Einfluss auf die FGs reduziert und die Datenhaltecharakteristika verbessert.
Beispielsweise ist es durch absichtliches Bilden einer Leerstelle auf dem SiN zwischen den FGs möglich, die absolute Menge des Oxidfilms in der Nähe der FGs zu reduzieren, um den elektrischen Einfluss auf die FGs zu reduzieren und die Datenhaltecharakteristika zu verbessern. Da der Abschnitt der Leerstelle (Luftspalt) ein Vakuum ist, wird die relative Permittivität ein Minimum von 1. Da andererseits die relative Permittivität von SiO₂ 3,9 ist und die relative Permittivität von SiN 7,5 ist, kann der Einfluss einer parasitären Kapazität unterdrückt werden, und zwar durch Bereitstellen einer Struktur einer Leerstelle (Luftspalt).
Ferner kann auch eine Kombination der Dummy-Gate-Struktur und der Leerstellen-Struktur, die oben beschrieben wurden, die Datenhaltecharakteristika effizienter verbessern.
(Speicherzellen-Array)
Ein Beispiel einer Konfiguration eines schematischen Ebenenmusters von FG1, FG2 und FG3, einer Vielzahl von Dummy-Gates DG und von aktiven Regionen von drei benachbarten Speicherzellen 3₁ , 3₂ und 3₃ in dem nicht-flüchtigen Halbleiterspeicherbauteil gemäß der vorliegenden Ausführungsform ist in 15 dargestellt. Ferner ist eine Schaltungskonfiguration entsprechend 15 in 16 dargestellt. Wie es in 15 dargestellt ist, sind ein Koppel-Kondensator 5₁ , ein Programm-Transistor 6₁ , ein Lese-Transistor 7₁ , ein Schalt-Transistor 8₁ und ein Lösch-Kondensator 9₁ in einer aktiven Region der Speicherzelle 3₁ angeordnet. Obgleich eine detaillierte Darstellung weggelassen ist, gilt eine ähnliche Anordnung für aktive Regionen der Speicherzellen 3₂ und 3₃ .
Wie es in 16 dargestellt ist, sind die drei Speicherzellen 3₁ , 3₂ und 3₃ benachbart zueinander in einer Y-Richtung angeordnet. Schreib-Bit-Leitungen PG1, PG2 und PG3 sind mit Sources und Drains von Programm-Transistoren 6₁ , 6₂ und 6₃ verbunden, und Lese-Bit-Leitungen BL1, BL2, BL3 sind mit den anderen von Sources und Drains der Schalt-Transistoren 8₁ , 8₂ und 8₃ verbunden. Eine Koppel-Gate-Leitung CG ist mit Sources und Drains von Koppel-Kondensatoren 5₁ , 5₂ und 5₃ verbunden. Eine Substrat-Spannungs-Leitung NW ist mit einer N-Wanne NW2 des Programm-Transistors verbunden. Eine Source-Leitung SL ist mit Sources und Drains von Lese-Transistoren 7₁ , 7₂ und 7₃ verbunden. Eine Schalt-Gate-Leitung (Wortleitung) RG (WL) ist mit einem Gate des Schalt-Transistors verbunden. Eine Lösch-Gate-Leitung EG ist mit Sources und Drains von Lösch-Kondensatoren 9₁ , 9₂ und 9₃ verbunden.
Die Schreib-Bit-Leitungen PG1, PG2 und PG3 und die Lese-Bit-Leitungen BL1, BL2 und BL3 erstrecken sich in der X-Richtung (Säulen- bzw. Spaltenrichtung). Die Koppel-Gate-Leitung CG, die Substrat-Spannungs-Leitung NW, die Source-Leitung SL, die Schalt-Gate-Leitung RG und die Lösch-Gate-Leitung EG erstrecken sich in der Y-Richtung.
Ein Verdrahtungskonfigurationsbeispiel für die Speicherzelle 3 in dem nicht-flüchtigen Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform ist in 17 dargestellt. Ferner ist ein Konfigurationsbeispiel einer peripheren Schaltung für die Speicherzelle 3 in 18 dargestellt. Obgleich nur eine Zelle C_ij in der Speicherzelle 3 der 17 und 18 angeordnet ist, kann eine Vielzahl von Speicherzellen 3 in einer Matrixform in der X-Richtung (Säulenrichtung bzw. Spaltenrichtung) und der Y-Richtung (Zeilenrichtung) angeordnet sein.
Wie es in 17 dargestellt ist, hat das nicht-flüchtige Halbleiterspeicherbauteil 1 gemäß der vorliegenden Ausführungsform eine Schreib-Bit-Leitung PG, die sich in der X-Richtung erstreckt, eine Lese-Bit-Leitung BL, die sich in der X-Richtung erstreckt, eine Koppel-Gate-Leitung CG, die sich in der Y-Richtung erstreckt, eine Substrat-Spannungs-Leitung NW, die sich in der Y-Richtung erstreckt, eine Schalt-Gate-Leitung RG, die sich in der Y-Richtung erstreckt, eine Source-Leitung SL, die sich in der Y-Richtung erstreckt, und eine Lösch-Gate-Leitung EG, die sich in der Y-Richtung erstreckt. Eine Vielzahl von Schreib-Bit-Leitungen PG und Lese-Bit-Leitungen BL sind in Übereinstimmung mit der Anzahl von Speicherzellen 3 angeordnet, die in der X-Richtung angeordnet sind. In ähnlicher Weise sind eine Vielzahl von Koppel-Gate-Leitungen CG, Substrat-Spannungs-Leitungen NW, Schalt-Gate-Leitungen RG, Source-Leitungen SL und Lösch-Gate-Leitungen EG in Übereinstimmung mit der Anzahl von Speicherzellen 3 angeordnet, die in der Y-Richtung angeordnet sind.
Wie es in 18 dargestellt ist, ist eine Lese-Bit-Leitungs-Steuerschaltung 160 mit der Lese-Bit-Leitung BL verbunden, und eine Schreib-Bit-Leitung-Steuerschaltung 150 ist mit der Schreib-Bit-Leitung PG verbunden. Zusätzlich hierzu ist eine Koppel-Gate-Leitung-Steuerschaltung 180 mit der Koppel-Gate-Leitung CG verbunden, eine Substrat-Spannungs-Leitung-Steuerschaltung 190 ist mit der Substrat-Spannungs-Leitung NW verbunden, und eine Lösch-Gate-Leitung-Steuerschaltung 200 ist mit der Lösch-Gate-Leitung EG verbunden.
[Andere Ausführungsformen]
Obgleich einige Ausführungsformen wie erörtert oben beschrieben worden sind, sind die Beschreibung und die Zeichnungen, die einen Teil der vorliegenden Offenbarung bilden, illustrativ und sollten nicht als einschränkend ausgelegt werden. Aus dieser Offenbarung ergeben sich für Fachleute verschiedene alternative Ausführungsformen, Beispiele und Betriebstechniken bzw. Betriebsweisen.
Wie oben beschrieben, beinhaltet die vorliegende Ausführungsform verschiedene Ausführungsformen, die nicht hier beschrieben sind.
Das nicht-flüchtige Halbleiterspeicherbauteil der vorliegenden Ausführungsform ist auf ein LSI angewendet, das mit einem MTP ausgestattet ist, und ist anwendbar auf einen weiten Bereich von Anwendungsgebieten, wie das Halten von solider Information eines Chips, eine initiale Einstellung, eine Feineinstellung von Charakteristika oder dergleichen.
Es ist gemäß der vorliegenden Offenbarung in einigen Ausführungsformen möglich, ein nicht-flüchtiges Halbleiterspeicherbauteil bereitzustellen, das exzellente Datenhaltecharakteristika hat.
Obgleich gewisse Ausführungsformen beschrieben worden sind, sind diese Ausführungsformen lediglich beispielhaft dargestellt worden und sollen den Schutzbereich der Offenbarungen nicht einschränken. Tatsächlich können die hier beschriebenen Ausführungsformen in einer Vielzahl anderer Formen ausgeführt werden. Ferner können verschiedene Weglassungen, Ersetzungen und Änderungen in der Form der Ausführungsformen, die hier beschrieben sind, vorgenommen werden, ohne den Grundgedanken bzw. Geist der Offenbarungen zu verlassen. Die beigefügten Ansprüche und deren Äquivalente sollen derartige Ausführungsformen oder Modifikationen abdecken, wie sie in den Schutzbereich und Grundgedanken der Offenbarungen fallen würden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2019132451 [0001]

Claims

Nicht-flüchtiges Halbleiterspeicherbauteil (1), mit: einem Halbleitersubstrat (10); einer ersten Isolierschicht (18), die auf dem Halbleitersubstrat (10) angeordnet ist; einer ersten leitfähigen Schicht (20), die auf der ersten Isolierschicht (18) angeordnet ist und ein erstes Floating-Gate (FG1, 20) von einer von Speicherzellen (3, 3₁, 3₂ und 3₃) bildet, die benachbart zueinander sind; einer zweiten leitfähigen Schicht (22), die auf der ersten Isolierschicht (18) angeordnet ist und ein zweites Floating-Gate (FG2, 22) der anderen der Speicherzellen (3, 3₁, 3₂ und 3₃) bildet, die benachbart zueinander sind; einer dritten Isolierschicht (26), die die erste leitfähige Schicht (20) und die zweite leitfähige Schicht (22) bedeckt; und einer vierten Isolierschicht (28), die auf der dritten Isolierschicht (26) angeordnet ist, wobei elektrische Ladungen in jeder der ersten leitfähigen Schicht (20) und der zweiten leitfähigen Schicht (22) gehalten sind, und zwar elektrisch isoliert durch Trennen der vierten Isolierschicht (28) in der Distanz bzw. im Abstand von der ersten leitfähigen Schicht (20) und der zweiten leitfähigen Schicht (22).
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 1, ferner mit einer zweiten Isolierschicht (24), die auf Seitenwandabschnitten der ersten leitfähigen Schicht (20) und der zweiten leitfähigen Schicht (22) angeordnet ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 2, wobei jede der Speicherzellen (3, 3₁, 3₂ und 3₃) einen Programm-Transistor (6, 6₁, 6₂ und 6₃), einen Koppel-Kondensator (5, 5₁, 5₂ und 6₃), einen Lese-Transistor (7, 7₁, 7₂ und 7₃), einen Lösch-Kondensator (9, 9₁, 9₂ und 9₃) und einen Schalt-Transistor (8, 8₁, 8₂ und 8₃) beinhaltet, wobei eines von einer Source und einem Drain des Schalt-Transistors (8, 8₁, 8₂ und 8₃) mit einem einer Source und einem Drain des Lese-Transistors (7, 7₁, 7₂ und 7₃) verbunden ist und in Reihe mit dem Lese-Transistor (7, 7₁, 7₂ und 7₃) verbunden ist, und wobei der Programm-Transistor (6, 6₁, 6₂ und 6₃), der Koppel-Kondensator (5, 5₁, 5₂ und 6₃), der Lese-Transistor (7, 7₁, 7₂ und 7₃) und der Lösch-Kondensator (9₁, 9₂ und 9₃) sich ein Floating-Gate (FG) teilen.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 3, wobei die erste leitfähige Schicht (20) eine erste Polysiliziumschicht (FG1, 20) aufweist, wobei die zweite leitfähige Schicht (22) eine zweite Polysiliziumschicht (FG2, 22) aufweist, wobei die erste Isolierschicht (18) einen Gate-Oxidfilm aufweist, wobei die zweite Isolierschicht (24) einen Siliziumnitridfilm aufweist, wobei die vierte Isolierschicht (28) einen Kontakt-Ätz-Stopp-Nitridfilm aufweist und wobei die dritte Isolierschicht (26) einen Salicide-Block-Oxidfilm aufweist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 4, ferner mit einer dritten Polysiliziumschicht (DG1), die benachbart zu der ersten Polysiliziumschicht (FG1, 20) angeordnet ist, und zwar in einer Richtung senkrecht zu einer Längsrichtung der ersten Polysiliziumschicht (FG1, 20) in einer Draufsicht, wobei die dritte Polysiliziumschicht (DG1, 30) auf der ersten Isolierschicht (18) angeordnet ist und mit der dritten Isolierschicht (26) und der vierten Isolierschicht (28) bedeckt ist, die auf der dritten Isolierschicht (26) angeordnet ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 5, ferner mit einer vierten Polysiliziumschicht (DG2, 30), die benachbart zu der ersten Polysiliziumschicht (FG1, 20) in der Richtung orthogonal zu der Längsrichtung der ersten Polysiliziumschicht (FG1, 20) angeordnet ist und so angeordnet ist, dass sie der dritten Polysiliziumschicht (DG1, 30) gegenüberliegt, wobei die erste Polysiliziumschicht (FG1, 20) in der Draufsicht dazwischen angeordnet ist, wobei die vierte Polysiliziumschicht (DG2, 30) auf der ersten Isolierschicht (18) angeordnet ist und mit der dritten Isolierschicht (26) und der vierten Isolierschicht (28) bedeckt ist, die auf der dritten Isolierschicht (26) angeordnet ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach einem beliebigen der Ansprüche 4 bis 6, ferner mit einer Luftspaltregion (36, 38) zwischen der ersten Polysiliziumschicht (FG1, 20) und der zweiten Polysiliziumschicht (FG2, 22).
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 7, wobei die Luftspaltregion (36, 38) auf der vierten Isolierschicht (28) angeordnet ist, die zwischen der ersten Polysiliziumschicht (FG1, 20) und der zweiten Polysiliziumschicht (FG2, 22) angeordnet ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 7, wobei die Luftspaltregion (36, 38) zwischen der dritten Isolierschicht (26) und der vierten Isolierschicht (28) angeordnet ist, die zwischen der ersten Polysiliziumschicht (FG1, 20) und der zweiten Polysiliziumschicht (FG2, 22) angeordnet ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach einem beliebigen der Ansprüche 3 bis 9, ferner mit: einer Koppel-Gate-Leitung (CG), die mit dem Koppel-Kondensator (5, 5₁, 5₂ und 5₃) verbunden ist; einer Substrat-Spannungs-Leitung (NW), die mit einem Substrat des Programm-Transistors (6, 6₁, 6₂ und 6₃) verbunden ist; einer Bit-Leitung (PG, PG1, PG2, PG3, BL, BL1, BL2 und BL3), die mit der Source und dem Drain des Schalt-Transistors (8, 8₁, 8₂ und 8₃) verbunden ist; einer Schalt-Gate-Leitung (RG), die mit einem Gate des Schalt-Transistors (8, 8₁, 8₂ und 8₃) verbunden ist; einer Source-Leitung (SL), die mit dem Source und dem Drain des Lese-Transistors (7, 7₁, 7₂ und 7₃) verbunden ist; und einer Lösch-Gate-Leitung (EG), die mit einer Source und einem Drain des Lösch-Kondensators (9₁, 9₂ und 9₃) verbunden ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 10, ferner mit einer Vielzahl von Schreib-Bit-Leitungen (PG, PG1, PG2 und PG3), die sich in einer Spaltenrichtung erstrecken, einer Vielzahl von Lese-Bit-Leitungen (BL, BL1, BL2 und BL3), die sich in einer Spaltenrichtung erstrecken, und einer Vielzahl von Schalt-Gate-Leitungen (RG), die sich in einer Zeilenrichtung erstrecken, wobei jeweilige der Speicherzellen (3, 3₁, 3₂ und 3₃) zwischen jeweiligen der Schreib-Bit-Leitungen (PG, PG1, PG2 und PG3) und jeweiligen der Lese-Bit-Leitungen (BL, BL1, BL2 und BL3) angeordnet sind, wobei jeweilige der Schreib-Bit-Leitungen (PG, PG1, PG2 und PG3) mit einer Source und einem Drain des Programm-Transistors (6, 6₁, 6₂ und 6₃) verbunden ist, und wobei jeweilige der Lese-Bit-Leitungen (BL, BL1, BL2 und BL3) mit der anderen von der Source und dem Drain des Schalt-Transistors (8, 8₁, 8₂ und 8₃) verbunden ist.
Nicht-flüchtiges Halbleiterspeicherbauteil (1) nach Anspruch 11, ferner mit: einer Lese-Bit-Leitung-Steuerschaltung (160), die mit den Lese-Bit-Leitungen (BL, BL1, BL2 und BL3) verbunden ist; einer Schreib-Bit-Leitung-Steuerschaltung (150), die mit den Schreib-Bit-Leitungen (PG, PG1, PG2 und PG3) verbunden ist; einer Substrat-Spannungs-Leitung-Steuerschaltung (190), die mit der Substrat-Spannungs-Leitung (NW) verbunden ist; einer Koppel-Gate-Leitung-Steuerschaltung (180), die mit der Koppel-Gate-Leitung (CG) verbunden ist; und einer Lösch-Gate-Leitung-Steuerschaltung (200), die mit der Lösch-Gate-Leitung verbunden ist.