JP2008060905A

JP2008060905A - プログラマブル論理回路

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Publication number: JP2008060905A
Application number: JP2006235313A
Authority: JP
Inventors: Hideyuki Sugiyama; 英行杉山; Yoshiaki Saito; 好昭斉藤; Tomoaki Iguchi; 智明井口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-13
Anticipated expiration: 2026-08-31
Also published as: JP4675863B2

Abstract

【課題】配線の複雑化なく、短時間かつ容易に、論理の再構成を行う。
【解決手段】本発明の例に関わるプログラマブル論理回路は、第１の電源ノードＮ１と出力ノードＯ１との間に接続され、磁気固着層と磁気記録層の磁化方向の相対関係に応じてコンダクタンスが変化する第１のトランジスタＳＰと、第２の電源ノードＮ２と出力ノードＯ１との間に接続され、第１のトランジスタＳＰのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタＳＮと、第３の電源ノードＮ３と出力ノードＯ１との間に直列接続される第３のトランジスタＴ１及び抵抗素子Ｒ１とを備える。入力信号Ａ，Ｂを与え、かつ、第１及び第３の電源ノードＮ１，Ｎ２の間にスピン注入電流を流している状態で、出力ノードＯ１に出力される出力信号Ｙの検証を行う。
【選択図】図１

Description

本発明は、スピントランジスタにより構成されるプログラマブル論理回路に関する。

近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んである。トンネル磁気抵抗(tunneling magneto-resistive: TMR)効果を基礎とする応用研究、例えば、磁気ランダムアクセスメモリ(Magnetic Random Access Memory: MRAM)、磁気記録装置の再生ヘッド、スピントランジスタなどについては、その勢いをさらに増している。

ここで、スピントランジスタは、磁性体から構成される磁気記録層を有し、磁気記録層に記憶されるデータ（スピンの向き）に応じて論理回路を再構成できる次世代技術として注目されている。

スピントランジスタの構造の代表的なものとしては、拡散型スピントランジスタ(Mark Johnson type)、スピン軌道制御型スピントランジスタ(Supriyo Datta type)、スピンバルブトランジスタ、単電子スピントランジスタ、共鳴スピントランジスタなどが知られている。

また、この他に、ソース／ドレインを磁性体で構成し、チャネルとドレインとの間にポイントコンタクトを設けたＭＯＳ構造のスピントランジスタが知られている(特許文献１を参照)。

このスピントランジスタは、スピン偏極電子(Spin-polarized electrons)によるスピントルクを利用して磁性体の磁化を制御する。また、ポイントコンタクトは、スピン偏極電子に対して量子効果が生じるサイズとし、その抵抗は、チャネル抵抗よりも著しく大きくする。

チャネルとドレインとの間の界面抵抗は、ドレイン電流の磁化依存性を決定する主要因であるため、このスピントランジスタによれば、結果的に、大きな磁気抵抗変化率(MR比: Magneto-resistance ratio）を得ることができる。

プログラマブル論理回路は、このようなスピントランジスタの組み合わせにより構成される。まず、最初に、アンドゲート回路、オアゲート回路などの基本的な論理回路をスピントランジスタにより形成しておく。この後、スピントランジスタの磁性体の磁化を制御し、論理回路の内容の変更や、論理回路の有効／無効のプログラムなどを行う。

プログラマブル論理回路の最大の特長は、１つのハードウエアにより複数の論理を選択的に実現できる点にある。従って、論理を変えたい場合には、スピントランジスタの磁性体の磁化を変更して論理回路を再構成するだけでよく、論理回路の再設計が不必要である。

しかし、このようなプログラマブル論理回路にも問題がある。
一つは、論理回路を再構成する場合に、スピントランジスタの磁性体の磁化を１つ１つ制御しなければならないため、そのための配線が複雑になる、という問題である。

スピン偏極電子によるスピントルクを利用して磁性体の磁化を制御するスピントランジスタは、磁性体のサイズが小さくなるほど、スピン偏極電子の元になるスピン注入電流を小さくできるため、素子の微細化に優れている。ところが、スピン注入電流を磁性体に流して、その磁性体の磁化を反転させるためだけに、別途、配線が必要になり、配線の複雑化と回路面積の増大が生じる。

具体的には、通常の信号経路とは別に、論理回路の再構成時にスピントランジスタを強制的にオンにするための信号経路が必要である。そのためには、例えば、スピントランジスタ１個につき、その入力端子に１個のスイッチ素子を接続しなければならない。

もう一つの問題は、所望の論理が得られない場合に、不良箇所を特定するのが難しく、論理回路を再構成するのに、多大な時間と手間を要することである。

ハードウエアの欠陥、例えば、多数のスピントランジスタのなかから１個の不良のスピントランジスタを特定することは容易な作業ではない。また、所望の論理が得られない場合に、それが設計ミスによるものなのか、ハードウエアの欠陥によるものなのか、又は、双方によるものなのか、原因の解析をするだけでも多大な時間と手間を要する。
特開２００３−９２４１２号公報

本発明の例では、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を容易に行えるプログラマブル論理回路を提案する。

(1) 本発明の例に関わるプログラマブル論理回路は、第１の電源ノードと出力ノードとの間に接続され、磁化方向が固定される磁気固着層及び磁化方向が変化する磁気記録層を有し、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係に応じてコンダクタンスが変化する第１のトランジスタと、第２の電源ノードと出力ノードとの間に接続され、第１のトランジスタのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタと、第３の電源ノードと出力ノードとの間に直列接続される第３のトランジスタ及び抵抗素子とを備え、第１のトランジスタは、オン時に形成される第１導電型の第１のチャネルと、第１のチャネルの上部に配置されるフローティング状態の第１のゲート電極と、第１のゲート電極の上部に配置される第２のゲート電極とを有し、第２のトランジスタは、オン時に形成される第２導電型の第２のチャネルと、第２のチャネルの上部に配置され、第１のゲート電極に接続されるフローティング状態の第３のゲート電極と、第３のゲート電極の上部に配置される第４のゲート電極とを有し、さらに、第２及び第４のゲート電極に入力信号を与え、第１及び第３の電源ノードの間にスピン注入電流を流す回路と、出力ノードに出力される出力信号を検出する検出部とを備える。

(2) 本発明にかかるプログラマブル論理回路は、複数の基本ユニットの組み合わせにより構成され、各々の基本ユニットは、第１の電源ノードと出力ノードとの間に接続され、磁化方向が固定される磁気固着層及び磁化方向が変化する磁気記録層を有し、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係に応じてコンダクタンスが変化する第１のトランジスタと、第２の電源ノードと出力ノードとの間に接続され、第１のトランジスタのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタと、第３の電源ノードと出力ノードとの間に直列接続される第３のトランジスタ及び抵抗素子とを備え、第１のトランジスタは、オン時に形成される第１導電型の第１のチャネルと、第１のチャネルの上部に配置されるフローティング状態の第１のゲート電極と、第１のゲート電極の上部に配置される第２のゲート電極とを有し、第２のトランジスタは、オン時に形成される第２導電型の第２のチャネルと、第２のチャネルの上部に配置され、第１のゲート電極に接続されるフローティング状態の第３のゲート電極と、第３のゲート電極の上部に配置される第４のゲート電極とを有し、さらに、複数の基本ユニットに対して、第１及び第３の電源ノードの間にスピン注入電流を流す回路と、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係を変化させ、論理の再構成を行う回路とを備える。

(3) 本発明の例に関わるプログラマブル論理回路の再構成方法は、(1)又は(2)のプログラマブル論理回路において、プログラマブル論理回路に対する入力信号の論理値を決定し、入力信号を印加した状態で、複数の基本ユニットに対して第１及び第３の電源ノードの間にスピン注入電流を流した後に、プログラマブル論理回路の出力信号の論理値の検証を行う。さらに、出力信号の論理値が正確でないときは、スピン注入電流に関する条件を変更して、再び、出力信号の論理値の検証を行い、出力信号の論理値が正確であるときは、入力信号の論理値を変更して、再び、出力信号の論理値の検証を行い、入力信号の論理値の全ての組み合わせについて出力信号の論理値の検証を行ったときに論理の再構成を完了する。

本発明の例によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を容易に行えるプログラマブル論理回路を実現できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例に関わるプログラマブル論理回路では、入力信号を与えている状態で、スピントランジスタにスピン注入電流を流した後に、出力信号の検証を行い、論理の再構成が完了したか否かを判断する。

このように、スピン注入電流による書き込み（論理の再構成）と再構成された論理の検証とを同時に行うことにより、従来、書き込みのために必要であったスピントランジスタの入力端子に接続するスイッチ素子を省略でき、配線の単純化と再構成の短時間化（容易化）を実現できる。

本発明の例に関わるプログラマブル論理回路では、複数の基本ユニットを組み合わせ、複数の基本ユニット内のスピントランジスタに同時にスピン注入電流を流すことにより、論理の再構成を行う。

このように、複数の基本ユニットに対して論理の再構成を同時に行うことによっても、従来、書き込みのために必要であったスピントランジスタの入力端子に接続するスイッチ素子を省略でき、配線の単純化と再構成の短時間化（容易化）を実現できる。

本発明の例に関わるプログラマブル論理回路の再構成方法では、入力信号の論理値を決定し、入力信号を印加した状態で、複数の基本ユニット内のスピントランジスタにスピン注入電流を流した後に、プログラマブル論理回路の出力信号の論理値の検証を行う。

これにより、論理回路の詳細な設計をしなくても、必要な論理を得ることができるため、設計の手間と時間を大幅に削減できる。また、ハードウエアの一部に欠陥があっても、その欠陥に影響されないように論理回路を再構成できるため、不良箇所を特定する必要がなく、不良箇所の特定に要していた手間と時間をなくすことができる。

以上のようなプログラマブル論理回路及びその再構成方法によれば、従来、書き込みのためだけに必要であったスイッチ素子を省略できるため、プログラマブル論理回路全体としての回路面積が小さくなり、論理回路の高集積化にも貢献できる。

また、書き込み信号を用いて基本ユニットの選択を行うことで、基本ユニット単位で論理の再構成を行うことができる。これにより、従来のプログラマブル論理回路による論理の再構成に比べて、１つのハードウエアにより実現できる論理回路の種類が増加し、論理回路の設計の手間をさらに軽減できる。

２．実施の形態
最良と思われるいくつかの実施の形態について説明する。

(1) 第１の実施の形態
A. 回路
図１は、第１の実施の形態に関わるプログラマブル論理回路の基本ユニットを示している。

このプログラマブル論理回路は、３つのトランジスタＳＰ，ＳＮ，Ｔ１と、１つの抵抗素子Ｒ１とから構成される。

トランジスタＳＰ，ＳＮは、電源端子（電源ノード）Ｎ１，Ｎ２の間に直列接続される。電源端子Ｎ１，Ｎ２には、異なる電位Ｖ１，Ｖ２が印加される。例えば、電源端子Ｎ１に印加される電位Ｖ１は、電源電位Ｖｄｄ及び接地電位Ｖｓｓのうちの１つであり、電源端子Ｎ２に印加される電位Ｖ２は、電源電位Ｖｄｄ及び接地電位Ｖｓｓのうちの他の１つである。

トランジスタＳＰは、スピントランジスタであり、磁化方向が固定される磁気固着層と磁化方向が変化する磁気記録層とを備える。トランジスタＳＰのコンダクタンスは、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係に応じて変化する。

トランジスタＳＰは、オン時にＰ型のチャネルが形成されるＰチャネルＭＩＳＦＥＴである。従って、トランジスタＳＰは、Ｎ型の半導体領域内に形成される。トランジスタＳＰのチャネルの上部には、フローティング状態の第１のゲート電極（フローティングゲート電極）が配置され、第１のゲート電極の上部には、第２のゲート電極が配置される。

トランジスタＳＮは、オン時にＮ型のチャネルが形成されるＮチャネルＭＩＳＦＥＴである。従って、トランジスタＳＮは、Ｐ型の半導体領域内に形成される。トランジスタＳＮのコンダクタンスは、トランジスタＳＰのコンダクタンスの最大値と最小値との間の値に設定される。

例えば、トランジスタＳＰの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係が、パラレル状態のときのコンダクタンスＧｍを１００（最大値）とし、アンチパラレル状態のときのコンダクタンスＧｍを１（最小値）とした場合、トランジスタＳＮのコンダクタンスＧｍは、１０に設定される。

トランジスタＳＮのチャネルの上部には、第１のゲート電極に接続されるフローティング状態の第３のゲート電極（フローティングゲート電極）が配置され、第３のゲート電極の上部には、第４のゲート電極が配置される。

従って、トランジスタＳＰの第２のゲート電極に入力される入力信号（論理値“０”又は“１”）をＡとし、トランジスタＳＮの第４のゲート電極に入力される入力信号（論理値“０”又は“１”）をＢとすると、フローティング状態の第１及び第３のゲート電極の電位Ｖｆｇは、（Ａ＋Ｂ）／２で表すことができる。

トランジスタＴ１と抵抗素子Ｒ１は、電源端子（電源ノード）Ｎ３と出力ノードＯ１との間に直列接続される。電源端子Ｎ３には、電位Ｖ２が印加される。出力ノードＯ１は、２つのトランジスタＳＰ，ＳＮの接続点であり、出力信号Ｙ（＝Ｖｏｕｔ）は、出力ノードＯ１から出力される。

トランジスタＴ１は、オン時にＮ型のチャネルが形成されるＮチャネルＭＩＳＦＥＴである。但し、これに代えて、オン時にＰ型のチャネルが形成されるＰチャネルＭＩＳＦＥＴをトランジスタＴ１として使用してもよい。トランジスタＴ１のゲート電極には、論理の再構成を行うときの制御信号となる書き込み信号Ｗが入力される。

図２及び図３のプログラマブル論理回路は、図１のプログラマブル論理回路の変形例である。

図２及び図３では、共に、トランジスタＳＮがスピントランジスタから構成される。その他の点については、図１と同じである。

トランジスタＳＮは、磁化方向が固定される磁気固着層と磁化方向が変化する磁気記録層とを備える。

図２では、トランジスタＳＮの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係は、パラレル状態（コンダクタンスＧｍ＝１０）に固定され、図３では、トランジスタＳＮの磁化状態は、アンチパラレル状態（コンダクタンスＧｍ＝１０）に固定される。

図１乃至図３に示すプログラマブル論理回路は、初期状態において、入力信号（論理値）Ａ，Ｂに対して出力信号（論理値）Ｙとなる特定の論理を構成するように設定される。

そして、このようなプログラマブル論理回路の再構成を行うときは、トランジスタＳＰ，ＳＮに入力信号Ａ，Ｂを与え、電源端子Ｎ１，Ｎ２，Ｎ３に電位Ｖ１，Ｖ２を与え、書き込み信号Ｗを“Ｈ”にする。

この後、電源端子Ｎ１，Ｎ３の間にスピン注入電流を流した後に、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

スピン注入電流によりトランジスタＳＰの磁気記録層の磁化状態が変化してないときは、入力信号Ａ，Ｂに対する出力信号Ｙが初期状態のままであるため、論理の再構成が未完了と判断する。

また、スピン注入電流に関する条件を変えて、再度、電源端子Ｎ１，Ｎ３の間にスピン注入電流を流し、スピン注入電流を流した後に、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

スピン注入電流によりトランジスタＳＰの磁気記録層の磁化状態が変化したときは、入力信号Ａ，Ｂに対して所望の出力信号Ｙが得られるため、論理の再構成が完了したと判断する。

B. デバイス構造の例１
第１の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図１乃至図３のプログラマブル論理回路のうち、図２をデバイス化した場合の構造を例にとる。

図４は、デバイス構造の平面図を示し、図５は、図４のＶ−Ｖ線に沿う断面図を示している。

このデバイスの特徴は、第一に、２つのトランジスタＳＰ，ＳＮが共にＭＯＳ型のスピントランジスタである点、第二に、強磁性体によりトランジスタＳＰ，ＳＮのソース・ドレインが形成されると共に、両トランジスタＳＰ，ＳＮのドレインが共有化される点、第三に、トランジスタＳＰ，ＳＮがスタックゲート構造を有し、フローティングゲート電極が互いに接続される点にある。

半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。また、素子分離絶縁層１７により取り囲まれた素子領域内には、Ｎ型ウェル領域１０ａ及びＰ型ウェル領域１０ｂが形成される。

Ｎ型ウェル領域１０ａとＰ型ウェル領域１０ｂとの境界に設けられた凹部内には、磁化方向が固定されたピンド層(pinned layer)としての強磁性体１２ａが形成される。本例では、強磁性体１２ａの磁化方向は、紙面に対して右向きに固定される。強磁性体１２ａは、トランジスタＳＰ，ＳＮのドレインとして共有化される。

強磁性体１２ａ上には、ピン層(pin layer)としての反強磁性体１３が形成される。Ｎ型ウェル領域１０ａと強磁性体１２ａとの間及びＰ型ウェル領域１０ｂと強磁性体１２ａとの間には、トンネルバリア層１１ａが形成される。

Ｎ型ウェル領域１０ａに設けられた凹部内には、磁化方向が変化するフリー層(free layer)としての強磁性体１２ｂが形成される。本例では、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して、右向き又は左向きになる。強磁性体１２ｂは、トランジスタＳＰのソースとなる。

Ｎ型ウェル領域１０ａと強磁性体１２ｂとの間には、トンネルバリア層１１ｂが形成される。

Ｐ型ウェル領域１０ｂに設けられた凹部内には、磁化方向が固定されるピンド層としての強磁性体１２ｂ’が形成される。本例では、強磁性体１２ｂ’の磁化方向は、紙面に対して右向きに固定される。強磁性体１２ｂ’は、トランジスタＳＮのソースとなる。

強磁性体１２ｂ’上には、ピン層としての反強磁性体１３が形成される。Ｐ型ウェル領域１０ｂと強磁性体１２ｂ’との間には、トンネルバリア層１１ｂが形成される。

強磁性体１２ａ，１２ｂの間のチャネル上には、例えば、酸化シリコンから構成されるゲート絶縁層を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧは、例えば、不純物を含んだ導電性ポリシリコンから構成される。

フローティングゲート電極ＦＧ上には、例えば、ＯＮＯ(oxide/nitride/oxide)から構成される絶縁層(IPD: inter-polysilicon dielectric)を介してゲート電極が形成される。ゲート電極には、入力信号Ａが入力される。

強磁性体１２ａ，１２ｂ’の間のチャネル上には、例えば、酸化シリコンから構成されるゲート絶縁層を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧは、例えば、不純物を含んだ導電性ポリシリコンから構成される。

フローティングゲート電極ＦＧ上には、例えば、ＯＮＯから構成される絶縁層を介して、入力信号Ｂが入力されるゲート電極が形成される。

トランジスタＳＰのソースとしての強磁性体１２ｂは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＮのソースとしての強磁性体１２ｂ’は、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＰ，ＳＮのドレインとしての強磁性体１２ａは、出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ２が印加される。

尚、トランジスタＳＰ，ＳＮに関し、トンネルバリア層１１ａ，１１ｂのうちの１つ又は両方を省略してもよい。

また、電源端子Ｎ３の電位については、電源端子Ｎ２の電位Ｖ２と同じにしているが、その他の電位に設定してもよい。

C. 再構成の例１
図４及び図５の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＰの磁化状態は、アンチパラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して左向きに設定される。この場合、図２に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表１に示すようになる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＮＯＲとなっており、図４及び図５のデバイスの等価回路は、図６に示すように、ＮＯＲゲートのシンボルとなる。

もし、図４及び図５のデバイスをＮＯＲゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図４及び図５のデバイスをＮＡＮＤゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ２（＝Ｖｓｓ）を与えると、スピン注入電流（電流パルス）は、図５に示すように、フリー層としての強磁性体１２ｂからピンド層としての強磁性体１２ａに向かって流れる。

この時、強磁性体１２ａは、紙面に対して右向きにスピン偏極された電子のみを通過させるスピンフィルタとして作用し、このスピン偏極された電子は、フリー層としての強磁性体１２ｂ内の電子にスピントルクを与える。このため、強磁性体１２ｂの磁化方向は、紙面に対して左向き（アンチパラレル状態）から紙面に対して右向き（パラレル状態）に変化する。

すると、図２に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１００：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表２に示すようになる。

つまり、プログラマブル論理回路の論理は、ＮＡＮＤとなり、図４及び図５のデバイスの等価回路は、図６に示すように、ＮＡＮＤゲートのシンボルとなる。

このように、書き込み信号Ｗにより、プログラマブル論理回路の論理を、ＮＯＲゲートからＮＡＮＤゲートに再構成することができる。

ここで、論理の再構成が完了したか否かを検証する必要がある。
本例では、書き込み（論理の再構成）と論理の検証とを同時に行う。

電源端子Ｎ１，Ｎ２，Ｎ３に電源電位Ｖ１，Ｖ２，Ｖ２を与え、書き込み信号Ｗを“Ｈ”にし、入力信号（論理値）Ａ，Ｂを与えた状態で、スピン注入電流（電流パルス）を流すと、再構成した論理に応じた出力信号Ｙ（＝Ｖｏｕｔ）を得ることができる。

従って、出力信号Ｙの論理値を確認することにより、論理の検証を行うことができる。

例えば、入力信号Ａ，Ｂと出力信号Ｙとの関係が表１に示す関係にあるとき、及び、入力信号Ａ，Ｂの４つの組み合わせの全てについて、出力信号Ｙが表２に示す関係を有していないときには、再構成が完了していないと判断できる。

また、入力信号Ａ，Ｂの４つの組み合わせの全てについて、出力信号Ｙが表２に示す関係を有しているときには、再構成が完了したと判断できる。

尚、再構成を完了した後に、再び、初期状態の論理に戻したい（リセット動作）という要望があったときは、トランジスタＳＰに流れるスピン注入電流の向きを変えるための回路を別途設ければよい。

但し、このようなリセット機能は、回路の複雑化を招くため、ユーザの要望に応じて採用の可否を決定するのが好ましい。

D. デバイス構造の例２
引き続き、第１の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図１乃至図３のプログラマブル論理回路のうち、図１をデバイス化した場合の構造を例にとる。

図７は、デバイス構造の平面図を示し、図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図を示している。

Ｎ型ウェル領域１０ａに設けられた２つの凹部のうちの１つ内には、磁化方向が固定されたピンド層としての強磁性体１２ａが形成され、他の１つ内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。

本例では、強磁性体１２ａの磁化方向は、紙面に対して右向きに固定され、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して、右向き又は左向きになる。

強磁性体１２ａ上には、ピン層としての反強磁性体１３が形成される。Ｎ型ウェル領域１０ａと強磁性体１２ａ，１２ｂとの間には、トンネルバリア層１１ａ，１１ｂが形成される。

強磁性体１２ａは、トランジスタＳＰのソースとなり、強磁性体１２ｂは、トランジスタＳＰのドレインとなる。

Ｐ型ウェル領域１０ｂ内には、Ｎ型ソース領域１２ｃ及びＮ型ドレイン領域１２ｄが形成される。

フローティングゲート電極ＦＧ上には、例えば、ＯＮＯから構成される絶縁層を介してゲート電極が形成される。ゲート電極には、入力信号Ａが入力される。

ソース／ドレイン領域１２ｃ，１２ｄの間のチャネル上には、例えば、酸化シリコンから構成されるゲート絶縁層を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧは、例えば、不純物を含んだ導電性ポリシリコンから構成される。

トランジスタＳＰのソースとしての強磁性体１２ａは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＮのソース領域１２ｃは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＰのドレインとしての強磁性体１２ｂ及びトランジスタＳＮのドレイン領域１２ｄは、それぞれ出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ２が印加される。

尚、トランジスタＳＰに関し、トンネルバリア層１１ａ，１１ｂのうちの１つ又は両方を省略してもよい。

E. 再構成の例２
図７及び図８の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＰの磁化状態は、パラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して右向きに設定される。この場合、図１に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１００：１０になる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＮＡＮＤとなっており、図７及び図８のデバイスの等価回路は、図９に示すように、ＮＡＮＤゲートのシンボルとなる。

もし、図７及び図８のデバイスをＮＡＮＤゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図７及び図８のデバイスをＮＯＲゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ２（＝Ｖｓｓ）を与えると、スピン注入電流（電流パルス）は、図８に示すように、ピンド層としての強磁性体１２ａからフリー層としての強磁性体１２ｂに向かって流れる。

この時、強磁性体１２ａは、紙面に対して左向きに偏極された電子を反射するスピン反射層として作用し、このスピン偏極された電子は、フリー層としての強磁性体１２ｂ内の電子にスピントルクを与える。このため、強磁性体１２ｂの磁化方向は、紙面に対して右向き（パラレル状態）から紙面に対して左向き（アンチパラレル状態）に変化する。

すると、図１に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１：１０になる。

つまり、プログラマブル論理回路の論理は、ＮＯＲとなり、図７及び図８のデバイスの等価回路は、図９に示すように、ＮＯＲゲートのシンボルとなる。

このように、書き込み信号Ｗにより、プログラマブル論理回路の論理を、ＮＡＮＤゲートからＮＯＲゲートに再構成することができる。

ここで、再構成の例１と同様に、論理の検証は、書き込み（論理の再構成）と同時に行うことができる。

F. 再構成の原理
図１乃至図３のプログラマブル論理回路の再構成の原理を説明する。

図１０は、フローティングゲート電位Ｖｆｇと出力信号Ｙ（＝Ｖｏｕｔ）との関係を示している。

トランジスタＳＰ，ＳＮのフローティングゲート電極は共通である。このため、フローティングゲート電位Ｖｆｇは、入力信号Ａ，Ｂの平均値となる。

例えば、入力信号Ａ，Ｂが共に“１（＝Ｖｄｄ）”のときは、フローティングゲート電位Ｖｆｇも、“１”になる。また、入力信号Ａ，Ｂが共に“０（＝Ｖｓｓ）”のときは、フローティングゲート電位Ｖｆｇも、“０”になる。

入力信号Ａ，Ｂの一方が“１（＝Ｖｄｄ）”、他方が“０（＝Ｖｓｓ）”のときは、フローティングゲート電位Ｖｆｇは、“１／２（＝（Ｖｄｄ＋Ｖｓｓ）／２）”になる。

ここで、トランジスタＳＮのコンダクタンスＧｍの値を、トランジスタＳＰのコンダクタンスＧｍの最大値と最小値との間の値に設定すると、トランジスタＳＰのコンダクタンスＧｍの値に応じて、フローティングゲート電位Ｖｆｇが“１／２”のときの出力信号Ｙ（＝Ｖｏｕｔ）が変化する。

これがプログラマブル論理回路の再構成の原理である。

G. まとめ
以上、説明したように、第１の実施の形態によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を短時間で容易に行えるプログラマブル論理回路を実現できる。

(2) 第２の実施の形態
A. 回路
図１１は、第２の実施の形態に関わるプログラマブル論理回路の基本ユニットを示している。

トランジスタＳＮは、スピントランジスタであり、磁化方向が固定される磁気固着層と磁化方向が変化する磁気記録層とを備える。トランジスタＳＮのコンダクタンスは、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係に応じて変化する。

トランジスタＳＮは、オン時にＮ型のチャネルが形成されるＮチャネルＭＩＳＦＥＴである。従って、トランジスタＳＮは、Ｐ型の半導体領域内に形成される。トランジスタＳＮのチャネルの上部には、フローティング状態の第３のゲート電極（フローティングゲート電極）が配置され、第３のゲート電極の上部には、第４のゲート電極が配置される。

トランジスタＳＰは、オン時にＰ型のチャネルが形成されるＰチャネルＭＩＳＦＥＴである。従って、トランジスタＳＰは、Ｎ型の半導体領域内に形成される。トランジスタＳＰのコンダクタンスは、トランジスタＳＮのコンダクタンスの最大値と最小値との間の値に設定される。

例えば、トランジスタＳＮの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係が、パラレル状態のときのコンダクタンスＧｍを１００（最大値）とし、アンチパラレル状態のときのコンダクタンスＧｍを１（最小値）とした場合、トランジスタＳＰのコンダクタンスＧｍは、１０に設定される。

トランジスタＳＰのチャネルの上部には、第３のゲート電極に接続されるフローティング状態の第１のゲート電極（フローティングゲート電極）が配置され、第１のゲート電極の上部には、第２のゲート電極が配置される。

トランジスタＴ１と抵抗素子Ｒ１は、電源端子（電源ノード）Ｎ３と出力ノードＯ１との間に直列接続される。電源端子Ｎ３には、電位Ｖ１が印加される。出力ノードＯ１は、２つのトランジスタＳＰ，ＳＮの接続点であり、出力信号Ｙ（＝Ｖｏｕｔ）は、出力ノードＯ１から出力される。

図１２及び図１３のプログラマブル論理回路は、図１１のプログラマブル論理回路の変形例である。

図１２及び図１３では、共に、トランジスタＳＰがスピントランジスタから構成される。その他の点については、図１１と同じである。

トランジスタＳＰは、磁化方向が固定される磁気固着層と磁化方向が変化する磁気記録層とを備える。

図１２では、トランジスタＳＰの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係は、パラレル状態（コンダクタンスＧｍ＝１０）に固定され、図１３では、トランジスタＳＰの磁化状態は、アンチパラレル状態（コンダクタンスＧｍ＝１０）に固定される。

図１１乃至図１３に示すプログラマブル論理回路は、初期状態において、入力信号（論理値）Ａ，Ｂに対して出力信号（論理値）Ｙとなる特定の論理を構成するように設定される。

そして、このようなプログラマブル論理回路の再構成を行うときは、トランジスタＳＰ，ＳＮに入力信号Ａ，Ｂを与え、電源端子Ｎ１，Ｎ２，Ｎ３に電位Ｖ１，Ｖ２，Ｖ２を与え、書き込み信号Ｗを“Ｈ”にする。

この後、電源端子Ｎ２，Ｎ３の間にスピン注入電流を流し、その後、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

また、スピン注入電流に関する条件を変えて、再度、電源端子Ｎ２，Ｎ３の間にスピン注入電流を流し、その後、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

B. デバイス構造の例１
第２の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図１１乃至図１３のプログラマブル論理回路のうち、図１２をデバイス化した場合の構造を例にとる。

図１４は、デバイス構造の平面図を示し、図１５は、図１４のＸＶ−ＸＶ線に沿う断面図を示している。

Ｎ型ウェル領域１０ａとＰ型ウェル領域１０ｂとの境界に設けられた凹部内には、磁化方向が固定されたピンド層としての強磁性体１２ａが形成される。本例では、強磁性体１２ａの磁化方向は、紙面に対して右向きに固定される。強磁性体１２ａは、トランジスタＳＰ，ＳＮのドレインとして共有化される。

強磁性体１２ａ上には、ピン層としての反強磁性体１３が形成される。Ｎ型ウェル領域１０ａと強磁性体１２ａとの間及びＰ型ウェル領域１０ｂと強磁性体１２ａとの間には、トンネルバリア層１１ａが形成される。

Ｐ型ウェル領域１０ｂに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。本例では、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して、右向き又は左向きになる。強磁性体１２ｂは、トランジスタＳＮのソースとなる。

Ｐ型ウェル領域１０ｂと強磁性体１２ｂとの間には、トンネルバリア層１１ｂが形成される。

Ｎ型ウェル領域１０ａに設けられた凹部内には、磁化方向が固定されるピンド層としての強磁性体１２ｂ’が形成される。本例では、強磁性体１２ｂ’の磁化方向は、紙面に対して右向きに固定される。強磁性体１２ｂ’は、トランジスタＳＰのソースとなる。

強磁性体１２ｂ’上には、ピン層としての反強磁性体１３が形成される。Ｎ型ウェル領域１０ａと強磁性体１２ｂ’との間には、トンネルバリア層１１ｂが形成される。

フローティングゲート電極ＦＧ上には、例えば、ＯＮＯから構成される絶縁層を介してゲート電極が形成される。ゲート電極には、入力信号Ｂが入力される。

フローティングゲート電極ＦＧ上には、例えば、ＯＮＯから構成される絶縁層を介して、入力信号Ａが入力されるゲート電極が形成される。

トランジスタＳＰのソースとしての強磁性体１２ｂ’は、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＮのソースとしての強磁性体１２ｂは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＰ，ＳＮのドレインとしての強磁性体１２ａは、出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ１が印加される。

また、電源端子Ｎ３の電位については、電源端子Ｎ１の電位Ｖ１と同じにしているが、その他の電位に設定してもよい。

C. 再構成の例１
図１４及び図１５の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＮの磁化状態は、パラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して右向きに設定される。この場合、図１２に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１００：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表３に示すようになる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＮＯＲとなっており、図１４及び図１５のデバイスの等価回路は、図１６に示すように、ＮＯＲゲートのシンボルとなる。

もし、図１４及び図１５のデバイスをＮＯＲゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図１４及び図１５のデバイスをＮＡＮＤゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ１（＝Ｖｄｄ）を与えると、スピン注入電流（電流パルス）は、図１５に示すように、ピンド層としての強磁性体１２ａからフリー層としての強磁性体１２ｂに向かって流れる。

すると、図１２に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表４に示すようになる。

つまり、プログラマブル論理回路の論理は、ＮＡＮＤとなり、図１４及び図１５のデバイスの等価回路は、図１６に示すように、ＮＡＮＤゲートのシンボルとなる。

尚、第１の実施の形態と同様に、論理の検証は、書き込み（論理の再構成）と同時に行うことができる。

D. デバイス構造の例２
引き続き、第２の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図１１乃至図１３のプログラマブル論理回路のうち、図１１をデバイス化した場合の構造を例にとる。

図１７は、デバイス構造の平面図を示し、図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図を示している。

Ｐ型ウェル領域１０ｂに設けられた２つの凹部のうちの１つ内には、磁化方向が固定されたピンド層としての強磁性体１２ａが形成され、他の１つ内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。

強磁性体１２ａ上には、ピン層としての反強磁性体１３が形成される。Ｐ型ウェル領域１０ｂと強磁性体１２ａ，１２ｂとの間には、トンネルバリア層１１ａ，１１ｂが形成される。

強磁性体１２ａは、トランジスタＳＮのソースとなり、強磁性体１２ｂは、トランジスタＳＮのドレインとなる。

Ｎ型ウェル領域１０ａ内には、Ｐ型ソース領域１２ｃ及びＰ型ドレイン領域１２ｄが形成される。

トランジスタＳＰのソース領域１２ｃは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＮのソースとしての強磁性体１２ａは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＰのドレイン領域１２ｄ及びトランジスタＳＮのドレインとしての強磁性体１２ｂは、それぞれ出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ１が印加される。

尚、トランジスタＳＮに関し、トンネルバリア層１１ａ，１１ｂのうちの１つ又は両方を省略してもよい。

E. 再構成の例２
図１７及び図１８の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＮの磁化状態は、アンチパラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して左向きに設定される。この場合、図１１に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１：１０になる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＮＡＮＤとなっており、図１７及び図１８のデバイスの等価回路は、図１９に示すように、ＮＡＮＤゲートのシンボルとなる。

もし、図１７及び図１８のデバイスをＮＡＮＤゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図１７及び図１８のデバイスをＮＯＲゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ１（＝Ｖｄｄ）を与えると、スピン注入電流（電流パルス）は、図１８に示すように、フリー層としての強磁性体１２ｂからピンド層としての強磁性体１２ａに向かって流れる。

すると、図１１に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１００：１０になる。

つまり、プログラマブル論理回路の論理は、ＮＯＲとなり、図１７及び図１８のデバイスの等価回路は、図１９に示すように、ＮＯＲゲートのシンボルとなる。

F. 再構成の原理
図１１乃至図１３のプログラマブル論理回路の再構成の原理を説明する。

図２０は、フローティングゲート電位Ｖｆｇと出力信号Ｙ（＝Ｖｏｕｔ）との関係を示している。

トランジスタＳＰのコンダクタンスＧｍの値を、トランジスタＳＮのコンダクタンスＧｍの最大値と最小値との間の値に設定すると、第１の実施の形態と同様の原理で、トランジスタＳＮのコンダクタンスＧｍの値に応じて、フローティングゲート電位Ｖｆｇが“１／２”のときの出力信号Ｙ（＝Ｖｏｕｔ）が変化する。

G. まとめ
以上、説明したように、第２の実施の形態によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を短時間で容易に行えるプログラマブル論理回路を実現できる。

(3) 第３の実施の形態
A. 回路
図２１は、第３の実施の形態に関わるプログラマブル論理回路の基本ユニットを示している。

トランジスタＳＮ，ＳＰは、電源端子（電源ノード）Ｎ１，Ｎ２の間に直列接続される。電源端子Ｎ１，Ｎ２には、異なる電位Ｖ１，Ｖ２が印加される。例えば、電源端子Ｎ１に印加される電位Ｖ１は、電源電位Ｖｄｄ及び接地電位Ｖｓｓのうちの１つであり、電源端子Ｎ２に印加される電位Ｖ２は、電源電位Ｖｄｄ及び接地電位Ｖｓｓのうちの他の１つである。

トランジスタＳＮは、オン時にＮ型のチャネルが形成されるＮチャネルＭＩＳＦＥＴである。従って、トランジスタＳＮは、Ｐ型の半導体領域内に形成される。トランジスタＳＮのチャネルの上部には、フローティング状態の第１のゲート電極（フローティングゲート電極）が配置され、第１のゲート電極の上部には、第２のゲート電極が配置される。

トランジスタＳＰのチャネルの上部には、第１のゲート電極に接続されるフローティング状態の第３のゲート電極（フローティングゲート電極）が配置され、第３のゲート電極の上部には、第４のゲート電極が配置される。

従って、トランジスタＳＮの第２のゲート電極に入力される入力信号（論理値“０”又は“１”）をＡとし、トランジスタＳＰの第４のゲート電極に入力される入力信号（論理値“０”又は“１”）をＢとすると、フローティング状態の第１及び第３のゲート電極の電位Ｖｆｇは、（Ａ＋Ｂ）／２で表すことができる。

トランジスタＴ１と抵抗素子Ｒ１は、電源端子（電源ノード）Ｎ３と出力ノードＯ１との間に直列接続される。電源端子Ｎ３には、電位Ｖ２が印加される。出力ノードＯ１は、２つのトランジスタＳＮ，ＳＰの接続点であり、出力信号Ｙ（＝Ｖｏｕｔ）は、出力ノードＯ１から出力される。

図２２及び図２３のプログラマブル論理回路は、図２１のプログラマブル論理回路の変形例である。

図２２及び図２３では、共に、トランジスタＳＰがスピントランジスタから構成される。その他の点については、図２１と同じである。

図２２では、トランジスタＳＰの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係は、パラレル状態（コンダクタンスＧｍ＝１０）に固定され、図２３では、トランジスタＳＰの磁化状態は、アンチパラレル状態（コンダクタンスＧｍ＝１０）に固定される。

図２１乃至図２３に示すプログラマブル論理回路は、初期状態において、入力信号（論理値）Ａ，Ｂに対して出力信号（論理値）Ｙとなる特定の論理を構成するように設定される。

そして、このようなプログラマブル論理回路の再構成を行うときは、トランジスタＳＮ，ＳＰに入力信号Ａ，Ｂを与え、電源端子Ｎ１，Ｎ２，Ｎ３に電位Ｖ１，Ｖ２，Ｖ２を与え、書き込み信号Ｗを“Ｈ”にする。

この後、電源端子Ｎ１，Ｎ３の間にスピン注入電流を流し、その後、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

スピン注入電流によりトランジスタＳＮの磁気記録層の磁化状態が変化してないときは、入力信号Ａ，Ｂに対する出力信号Ｙが初期状態のままであるため、論理の再構成が未完了と判断する。

また、スピン注入電流に関する条件を変えて、再度、電源端子Ｎ１，Ｎ３の間にスピン注入電流を流し、その後、入力信号Ａ，Ｂに対する出力信号Ｙの検証を行う。

スピン注入電流によりトランジスタＳＮの磁気記録層の磁化状態が変化したときは、入力信号Ａ，Ｂに対して所望の出力信号Ｙが得られるため、論理の再構成が完了したと判断する。

B. デバイス構造の例１
第３の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図２１乃至図２３のプログラマブル論理回路のうち、図２２をデバイス化した場合の構造を例にとる。

図２４は、デバイス構造の平面図を示し、図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図を示している。

Ｎ型ウェル領域１０ａとＰ型ウェル領域１０ｂとの境界に設けられた凹部内には、磁化方向が固定されたピンド層としての強磁性体１２ａが形成される。本例では、強磁性体１２ａの磁化方向は、紙面に対して右向きに固定される。強磁性体１２ａは、トランジスタＳＮ，ＳＰのドレインとして共有化される。

トランジスタＳＮのソースとしての強磁性体１２ｂは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＰのソースとしての強磁性体１２ｂ’は、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＮ，ＳＰのドレインとしての強磁性体１２ａは、出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ２が印加される。

尚、トランジスタＳＮ，ＳＰに関し、トンネルバリア層１１ａ，１１ｂのうちの１つ又は両方を省略してもよい。

C. 再構成の例１
図２４及び図２５の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＮの磁化状態は、アンチパラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して左向きに設定される。この場合、図２２に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表５に示すようになる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＡＮＤとなっており、図２４及び図２５のデバイスの等価回路は、図２６に示すように、ＡＮＤゲートのシンボルとなる。

もし、図２４及び図２５のデバイスをＡＮＤゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図２４及び図２５のデバイスをＯＲゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ２（＝Ｖｓｓ）を与えると、スピン注入電流（電流パルス）は、図２５に示すように、フリー層としての強磁性体１２ｂからピンド層としての強磁性体１２ａに向かって流れる。

すると、図２２に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１００：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表６に示すようになる。

つまり、プログラマブル論理回路の論理は、ＯＲとなり、図２４及び図２５のデバイスの等価回路は、図２６に示すように、ＯＲゲートのシンボルとなる。

このように、書き込み信号Ｗにより、プログラマブル論理回路の論理を、ＡＮＤゲートからＯＲゲートに再構成することができる。

D. デバイス構造の例２
引き続き、第３の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図２１乃至図２３のプログラマブル論理回路のうち、図２１をデバイス化した場合の構造を例にとる。

図２７は、デバイス構造の平面図を示し、図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図を示している。

トランジスタＳＮのソースとしての強磁性体１２ａは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＰのソース領域１２ｃは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＮのドレインとしての強磁性体１２ｂ及びトランジスタＳＰのドレイン領域１２ｄは、それぞれ出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ２が印加される。

E. 再構成の例２
図２７及び図２８の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＮの磁化状態は、パラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して右向きに設定される。この場合、図２１に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１００：１０になる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＯＲとなっており、図２７及び図２８のデバイスの等価回路は、図２９に示すように、ＯＲゲートのシンボルとなる。

もし、図２７及び図２８のデバイスをＯＲゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図２７及び図２８のデバイスをＡＮＤゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ２（＝Ｖｓｓ）を与えると、スピン注入電流（電流パルス）は、図２８に示すように、ピンド層としての強磁性体１２ａからフリー層としての強磁性体１２ｂに向かって流れる。

すると、図２１に示すように、トランジスタＳＮ，ＳＰのコンダクタンスＧｍの比は、１：１０になる。

つまり、プログラマブル論理回路の論理は、ＡＮＤとなり、図２７及び図２８のデバイスの等価回路は、図２９に示すように、ＡＮＤゲートのシンボルとなる。

このように、書き込み信号Ｗにより、プログラマブル論理回路の論理を、ＯＲゲートからＡＮＤゲートに再構成することができる。

F. 再構成の原理
図２１乃至図２３のプログラマブル論理回路の再構成の原理を説明する。

図３０は、フローティングゲート電位Ｖｆｇと出力信号Ｙ（＝Ｖｏｕｔ）との関係を示している。

G. まとめ
以上、説明したように、第３の実施の形態によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を短時間で容易に行えるプログラマブル論理回路を実現できる。

(4) 第４の実施の形態
A. 回路
図３１は、第４の実施の形態に関わるプログラマブル論理回路の基本ユニットを示している。

トランジスタＳＰは、オン時にＰ型のチャネルが形成されるＰチャネルＭＩＳＦＥＴである。従って、トランジスタＳＰは、Ｎ型の半導体領域内に形成される。トランジスタＳＰのチャネルの上部には、フローティング状態の第３のゲート電極（フローティングゲート電極）が配置され、第３のゲート電極の上部には、第４のゲート電極が配置される。

トランジスタＳＮのチャネルの上部には、第３のゲート電極に接続されるフローティング状態の第１のゲート電極（フローティングゲート電極）が配置され、第１のゲート電極の上部には、第２のゲート電極が配置される。

トランジスタＴ１と抵抗素子Ｒ１は、電源端子（電源ノード）Ｎ３と出力ノードＯ１との間に直列接続される。電源端子Ｎ３には、電位Ｖ１が印加される。出力ノードＯ１は、２つのトランジスタＳＮ，ＳＰの接続点であり、出力信号Ｙ（＝Ｖｏｕｔ）は、出力ノードＯ１から出力される。

図３２及び図３３のプログラマブル論理回路は、図３１のプログラマブル論理回路の変形例である。

図３２及び図３３では、共に、トランジスタＳＮがスピントランジスタから構成される。その他の点については、図３１と同じである。

図３２では、トランジスタＳＮの磁化状態、即ち、磁気固着層の磁化方向と磁気記録層の磁化方向との相対関係は、パラレル状態（コンダクタンスＧｍ＝１０）に固定され、図３３では、トランジスタＳＮの磁化状態は、アンチパラレル状態（コンダクタンスＧｍ＝１０）に固定される。

図３１乃至図３３に示すプログラマブル論理回路は、初期状態において、入力信号（論理値）Ａ，Ｂに対して出力信号（論理値）Ｙとなる特定の論理を構成するように設定される。

そして、このようなプログラマブル論理回路の再構成を行うときは、トランジスタＳＮ，ＳＰに入力信号Ａ，Ｂを与え、電源端子Ｎ１，Ｎ２，Ｎ３に電位Ｖ１，Ｖ２を与え、書き込み信号Ｗを“Ｈ”にする。

B. デバイス構造の例１
第４の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図３１乃至図３３のプログラマブル論理回路のうち、図３２をデバイス化した場合の構造を例にとる。

図３４は、デバイス構造の平面図を示し、図３５は、図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図を示している。

Ｎ型ウェル領域１０ａに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。本例では、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して、右向き又は左向きになる。強磁性体１２ｂは、トランジスタＳＰのソースとなる。

トランジスタＳＮのソースとしての強磁性体１２ｂ’は、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＰのソースとしての強磁性体１２ｂは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＮ，ＳＰのドレインとしての強磁性体１２ａは、出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ１が印加される。

C. 再構成の例１
図３４及び図３５の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＰの磁化状態は、パラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して右向きに設定される。この場合、図３２に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１００：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表７に示すようになる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＡＮＤとなっており、図３４及び図３５のデバイスの等価回路は、図３６に示すように、ＡＮＤゲートのシンボルとなる。

もし、図３４及び図３５のデバイスをＡＮＤゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図３４及び図３５のデバイスをＯＲゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ１（＝Ｖｄｄ）を与えると、スピン注入電流（電流パルス）は、図３５に示すように、ピンド層としての強磁性体１２ａからフリー層としての強磁性体１２ｂに向かって流れる。

すると、図３２に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１：１０になる。

従って、入力信号（論理値）Ａ，Ｂと出力信号Ｙ（＝Ｖｏｕｔ）との関係は、表８に示すようになる。

つまり、プログラマブル論理回路の論理は、ＯＲとなり、図３４及び図３５のデバイスの等価回路は、図３６に示すように、ＯＲゲートのシンボルとなる。

D. デバイス構造の例２
引き続き、第４の実施の形態に関わるプログラマブル論理回路のデバイス構造の例について説明する。ここでは、図３１乃至図３３のプログラマブル論理回路のうち、図３１をデバイス化した場合の構造を例にとる。

図３７は、デバイス構造の平面図を示し、図３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図を示している。

本例では、強磁性体１２ａの磁化方向は、紙面に対して左向きに固定され、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して、右向き又は左向きになる。

トランジスタＳＮのソース領域１２ｃは、電源電位Ｖ１が印加される電源端子Ｎ１に接続される。トランジスタＳＰのソースとしての強磁性体１２ａは、電源電位Ｖ２が印加される電源端子Ｎ２に接続される。

トランジスタＳＮのドレイン領域１２ｄ及びトランジスタＳＰのドレインとしての強磁性体１２ｂは、それぞれ出力ノードＯ１に接続される。出力ノードＯ１と電源端子Ｎ３との間には、書き込み信号Ｗによりオン／オフが制御されるトランジスタＴ１及び抵抗素子Ｒ１が接続される。電源端子Ｎ３には、電源電位Ｖ１が印加される。

E. 再構成の例２
図３７及び図３８の構造を有するプログラマブル論理回路に対する論理の再構成の例について説明する。

初期状態においては、トランジスタＳＰの磁化状態は、アンチパラレル状態に設定される。即ち、強磁性体１２ｂの残留磁化の磁化方向は、紙面に対して右向きに設定される。この場合、図３１に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１：１０になる。

つまり、初期状態におけるプログラマブル論理回路の論理は、ＯＲとなっており、図３７及び図３８のデバイスの等価回路は、図３９に示すように、ＯＲゲートのシンボルとなる。

もし、図３７及び図３８のデバイスをＯＲゲートとして使用する場合には、論理の再構成を行う必要はないため、書き込み信号Ｗは、“Ｌ”のままとする。

もし、図３７及び図３８のデバイスをＡＮＤゲートとして使用する場合には、書き込み信号Ｗを“Ｈ”にして、以下のように、論理の再構成を行う。

書き込み信号Ｗを“Ｈ”にした状態で、電源端子Ｎ１，Ｎ２，Ｎ３にそれぞれ電源電位Ｖ１（＝Ｖｄｄ），Ｖ２（＝Ｖｓｓ），Ｖ１（＝Ｖｄｄ）を与えると、スピン注入電流（電流パルス）は、図３８に示すように、フリー層としての強磁性体１２ｂからピンド層としての強磁性体１２ａに向かって流れる。

この時、強磁性体１２ａは、紙面に対して左向きにスピン偏極された電子のみを通過させるスピンフィルタとして作用し、このスピン偏極された電子は、フリー層としての強磁性体１２ｂ内の電子にスピントルクを与える。このため、強磁性体１２ｂの磁化方向は、紙面に対して右向き（アンチパラレル状態）から紙面に対して左向き（パラレル状態）に変化する。

すると、図３１に示すように、トランジスタＳＰ，ＳＮのコンダクタンスＧｍの比は、１００：１０になる。

つまり、プログラマブル論理回路の論理は、ＡＮＤとなり、図３７及び図３８のデバイスの等価回路は、図３９に示すように、ＡＮＤゲートのシンボルとなる。

F. 再構成の原理
図３１乃至図３３のプログラマブル論理回路の再構成の原理を説明する。

図４０は、フローティングゲート電位Ｖｆｇと出力信号Ｙ（＝Ｖｏｕｔ）との関係を示している。

トランジスタＳＮのコンダクタンスＧｍの値を、トランジスタＳＰのコンダクタンスＧｍの最大値と最小値との間の値に設定すると、第１の実施の形態と同様の原理で、トランジスタＳＰのコンダクタンスＧｍの値に応じて、フローティングゲート電位Ｖｆｇが“１／２”のときの出力信号Ｙ（＝Ｖｏｕｔ）が変化する。

G. まとめ
以上、説明したように、第４の実施の形態によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を短時間で容易に行えるプログラマブル論理回路を実現できる。

３．プログラマブル論理回路の再構成方法
本発明の例の特長の一つは、論理の再構成とその検証とを同時に行うことにより、ハードウエアの複雑化なしに、論理の再構成を短時間で容易に行うことができるようになる、という点にある。

そこで、再構成方法について詳細に説明する。

図４１は、プログラマブル論理回路の再構成方法のフローを示している。
まず、例えば、乱数により、入力信号の論理値を決定し、入力信号をプログラマブル論理回路に印加する（ステップＳＴ１〜ＳＴ２）。

書き込み信号（Ｗ＝“Ｈ”）を印加し、電源電位Ｖ１，Ｖ２を印加する（ステップＳＴ３〜ＳＴ４）。

この後、プログラマブル論理回路の出力信号の論理値を検証する（ステップＳＴ５）。

出力信号の論理値が期待値（再構成後の論理）になっているか否かを確かめ、期待値でない場合には、スピン注入電流（パルス電流）を発生させる（ステップＳＴ６〜ＳＴ９）。

ここで、スピン注入電流を流した直後においても、入力信号及び電源電位Ｖ１，Ｖ２は印加されているため、出力信号の検証を行うことができる。つまり、スピン注入電流による磁化状態の変化が直ちに出力信号として現れる。

そして、出力信号の論理値が期待値でない場合には、その都度、スピン注入電流に関する条件を変える。例えば、ステップＳＴ８では、出力信号の論理値が期待値になるまで、スピン注入電流のパルスの大きさ（振幅）、長さ（幅）又はその両方を次第に増加させる。

但し、ステップＳＴ７に示すように、スピン注入電流に関する条件が上限、例えば、パルスの振幅又は幅の最大値に達したときは、出力信号の論理値が期待値となっていなくても、再構成動作を終了する。

この後は、再び、初期状態から再構成動作を開始してもよいし、不良品として処理してもよい。

一方、出力信号の論理値が期待値である場合には、入力信号の論理値の全ての組み合わせについて出力信号の論理値の検証を行ったか否かを確かめる（ステップＳＴ１０）。

入力信号の論理値の全ての組み合わせについて出力信号の論理値の検証を行っていない場合には、入力信号の論理値を変更し、再び、出力信号の論理値の検証を行う（ステップＳＴ１１）。

入力信号の論理値の全ての組み合わせについて出力信号の論理値の検証を行った場合には、論理の再構成を完了する。

尚、本例では、入力信号を乱数により決定したが、それ以外の方法により決定しても構わない。また、スピン注入電流に関する条件については、変更せずに、単に、スピン注入電流を流す回数を増やすだけでもよい。

以上のフローによりプログラマブル論理回路の再構成を行うと、特に、第１乃至第４の実施の形態で示した基本ユニットを複数個組み合わせて論理回路を構成する場合に、その論理回路の入力信号と出力信号との対応関係のみを設計しておけば、個々の基本ユニットの論理の検証については不要となる。

従って、基本ユニットに対しては、レイアウトとスピントランジスタのチャネルの種類(Ｎ型又はＰ型)のみを考慮すればよく、設計にかかる手間と時間を大幅に短縮することができる。

また、ハードウエアの失敗により論理回路が設計通りになっていない場合においても、図４１のフローに従ってプログラマブル論理回路の再構成を行えば、不具合個所の特定や、設計の修正などをすることなく、不具合個所の影響を受けない論理回路を構成することも可能になる。

さらに、スピン注入電流を流して書き込み（再構成）を行っている状態で出力信号の検証を行えるため、再構成を短時間で簡単に行うことができる。

４．実施例
以下、論理回路の再構成の実施例を説明する。

ここでは、図４２に示すように、第１乃至第４の実施の形態で説明した基本ユニットを複数個組み合わせて論理回路を構成する場合の例を説明する。

(1) 第１の実施例
図４３は、第１の実施例のプログラマブル論理回路を示している。
本例では、２つの基本ユニットが直列接続される。

ここでは、基本ユニットＢＵ１は、図２２の論理回路とし、基本ユニットＢＵ２は、図２の論理回路とする。

このプログラマブル論理回路の特長は、２つの基本ユニットＢＵ１，ＢＵ２が電源端子Ｎ１と電源端子Ｎ３との間に並列に接続されている点にある。この場合、基本ユニットＢＵ１，ＢＵ２に対して同時にスピン注入電流を流して論理の再構成を行うことができるため、ハードウエアの簡略化と再構成の短時間化を図ることができる。

電源端子Ｎ１には、電源電位Ｖ１としてＶｄｄが印加され、電源端子Ｎ２，Ｎ３には、電源電位Ｖ２としてＶｓｓ（＜Ｖｄｄ）が印加される。書き込み信号Ｗは、基本ユニットＢＵ１，ＢＵ２に共通に入力される。入力信号は、Ａ，Ｂ，Ｄの３つであり、出力信号は、Ｙ（＝Ｖｏｕｔ）である。

尚、書き込み信号Ｗについては、基本ユニットＢＵ１，ＢＵ２に対してそれぞれ独立に与えてもよい。

初期状態においては、基本ユニットＢＵ１，ＢＵ２内のスピントランジスタＳＮ１，ＳＰ２は、共に、パラレル状態とする。この場合、論理回路は、図４４に示すように、ＯＲゲートとＮＡＮＤゲートが直列接続された構造となる。

論理の再構成を行うときは、書き込み信号Ｗを“Ｈ”にしてトランジスタＴ１１，Ｔ１２をオンにする。スピン注入電流は、図４３に示す電流経路(current path)に沿って、基本ユニットＢＵ１，ＢＵ２内を同時に流れる。

基本ユニットＢＵ１内のスピントランジスタＳＮ１は、例えば、図２８に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。同様に、基本ユニットＢＵ２内のスピントランジスタＳＰ２は、例えば、図８に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。

従って、再構成が完了した後の論理回路は、図４４に示すように、ＡＮＤゲートとＮＯＲゲートが直列接続された構造となる。

第１の実施例の再構成では、スピントランジスタをパラレル状態からアンチパラレル状態にしたが、その逆であってもよい。また、電源端子Ｎ３の電位を、電源電位Ｖ２に代えて、電源電位Ｖ１よりも高い電位として、スピン注入電流の向きを逆にしてもよい。

(2) 第２の実施例
図４５は、第２の実施例のプログラマブル論理回路を示している。
本例では、第１の実施例と同様に、２つの基本ユニットが直列接続される。

ここでは、基本ユニットＢＵ１は、図１１の論理回路とし、基本ユニットＢＵ２は、図３１の論理回路とする。

このプログラマブル論理回路の特長は、第１の実施例と同様に、２つの基本ユニットＢＵ１，ＢＵ２が電源端子Ｎ１と電源端子Ｎ３との間に並列に接続されている点にある。

電源端子Ｎ１，Ｎ３には、電源電位Ｖ１としてＶｄｄが印加され、電源端子Ｎ２には、電源電位Ｖ２としてＶｓｓ（＜Ｖｄｄ）が印加される。書き込み信号Ｗは、基本ユニットＢＵ１，ＢＵ２に共通に入力される。入力信号は、Ａ，Ｂ，Ｄの３つであり、出力信号は、Ｙ（＝Ｖｏｕｔ）である。

初期状態においては、基本ユニットＢＵ１，ＢＵ２内のスピントランジスタＳＮ１，ＳＰ２は、共に、パラレル状態とする。この場合、論理回路は、図４６に示すように、ＮＯＲゲートとＡＮＤゲートが直列接続された構造となる。

論理の再構成を行うときは、書き込み信号Ｗを“Ｈ”にしてトランジスタＴ１１，Ｔ１２をオンにする。スピン注入電流は、図４５に示す電流経路(current path)に沿って、基本ユニットＢＵ１，ＢＵ２内を同時に流れる。

基本ユニットＢＵ１内のスピントランジスタＳＮ１は、例えば、図１５に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。同様に、基本ユニットＢＵ２内のスピントランジスタＳＰ２は、例えば、図３５に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。

従って、再構成が完了した後の論理回路は、図４６に示すように、ＮＡＮＤゲートとＯＲゲートが直列接続された構造となる。

第２の実施例の再構成では、スピントランジスタをパラレル状態からアンチパラレル状態にしたが、その逆であってもよい。また、電源端子Ｎ３の電位を、電源電位Ｖ１に代えて、電源電位Ｖ２よりも低い電位として、スピン注入電流の向きを逆にしてもよい。

(3) 第３の実施例
図４７は、第３の実施例のプログラマブル論理回路を示している。
本例では、第１の実施例と同様に、２つの基本ユニットが直列接続される。

ここでは、基本ユニットＢＵ１は、図２２の論理回路とし、基本ユニットＢＵ２は、図１２の論理回路とする。

電源端子Ｎ１には、電源電位Ｖ１としてＶｄｄが印加され、電源端子Ｎ２には、電源電位Ｖ２としてＶｓｓ（＜Ｖｄｄ）が印加される。また、電源端子Ｎ３には、電源電位Ｖ３（Ｖ２＜Ｖ３＜Ｖ１）が印加される。書き込み信号Ｗは、基本ユニットＢＵ１，ＢＵ２に共通に入力される。入力信号は、Ａ，Ｂ，Ｄの３つであり、出力信号は、Ｙ（＝Ｖｏｕｔ）である。

初期状態においては、基本ユニットＢＵ１内のスピントランジスタＳＮ１は、パラレル状態、基本ユニットＢＵ２内のスピントランジスタＳＮ２は、アンチパラレル状態とする。この場合、論理回路は、図４８に示すように、ＯＲゲートとＮＡＮＤゲートが直列接続された構造となる。

論理の再構成を行うときは、書き込み信号Ｗを“Ｈ”にしてトランジスタＴ１１，Ｔ１２をオンにする。スピン注入電流は、図４７に示す電流経路(current path)に沿って、基本ユニットＢＵ１，ＢＵ２内を同時に流れる。

基本ユニットＢＵ１内のスピントランジスタＳＮ１は、例えば、図２８に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。同様に、基本ユニットＢＵ２内のスピントランジスタＳＮ２は、例えば、図１８に示すメカニズムにより、アンチパラレル状態からパラレル状態に変化する。

従って、再構成が完了した後の論理回路は、図４８に示すように、ＡＮＤゲートとＮＯＲゲートが直列接続された構造となる。

第３の実施例の再構成では、電源端子Ｎ３に与える電源電位をＶ３（Ｖ２＜Ｖ３＜Ｖ１）としたが、これに代えて、Ｖ１，Ｖ２を切り替えて再構成を行うこともできる。

この場合、まず、電源端子Ｎ３の電位をＶ２とし、基本ユニットＢＵ１内のスピントランジスタＳＮ１にスピン注入電流を流す。この後、電源端子Ｎ３の電位をＶ１とし、基本ユニットＢＵ２内のスピントランジスタＳＮ２にスピン注入電流を流す。基本ユニットＢＵ１，ＢＵ２にスピン注入電流を流す順序は、逆であってもよい。

再構成方法としては、再構成が完了するまで、基本ユニットＢＵ１，ＢＵ２に対して交互にスピン注入電流を流す方法と、まず、所望の出力信号が得られるまで、基本ユニットＢＵ１，ＢＵ２の一方に対してスピン注入電流を流し、この後、再構成が完了するまで、基本ユニットＢＵ１，ＢＵ２の他方に対してスピン注入電流を流す方法との２種類がある。

(4) 第４の実施例
図４９は、第４の実施例のプログラマブル論理回路を示している。
本例では、第１の実施例と同様に、２つの基本ユニットが直列接続される。

ここでは、基本ユニットＢＵ１は、図３２の論理回路とし、基本ユニットＢＵ２は、図２の論理回路とする。

初期状態においては、基本ユニットＢＵ１内のスピントランジスタＳＰ１は、アンチパラレル状態、基本ユニットＢＵ２内のスピントランジスタＳＰ２は、パラレル状態とする。この場合、論理回路は、図５０に示すように、ＯＲゲートとＮＡＮＤゲートが直列接続された構造となる。

論理の再構成を行うときは、書き込み信号Ｗを“Ｈ”にしてトランジスタＴ１１，Ｔ１２をオンにする。スピン注入電流は、図４９に示す電流経路(current path)に沿って、基本ユニットＢＵ１，ＢＵ２内を同時に流れる。

基本ユニットＢＵ１内のスピントランジスタＳＰ１は、例えば、図３８に示すメカニズムにより、アンチパラレル状態からパラレル状態に変化する。同様に、基本ユニットＢＵ２内のスピントランジスタＳＰ２は、例えば、図８に示すメカニズムにより、パラレル状態からアンチパラレル状態に変化する。

従って、再構成が完了した後の論理回路は、図５０に示すように、ＡＮＤゲートとＮＯＲゲートが直列接続された構造となる。

第４の実施例の再構成においても、電源端子Ｎ３に与える電源電位をＶ３（Ｖ２＜Ｖ３＜Ｖ１）としたが、これに代えて、Ｖ１，Ｖ２を切り替えて再構成を行うこともできる。

この場合、まず、電源端子Ｎ３の電位をＶ１とし、基本ユニットＢＵ１内のスピントランジスタＳＰ１にスピン注入電流を流す。この後、電源端子Ｎ３の電位をＶ２とし、基本ユニットＢＵ２内のスピントランジスタＳＰ２にスピン注入電流を流す。基本ユニットＢＵ１，ＢＵ２にスピン注入電流を流す順序は、逆であってもよい。

再構成方法としては、第３の実施例で説明したように、再構成が完了するまで、基本ユニットＢＵ１，ＢＵ２に対して交互にスピン注入電流を流す方法と、まず、所望の出力信号が得られるまで、基本ユニットＢＵ１，ＢＵ２の一方に対してスピン注入電流を流し、この後、再構成が完了するまで、基本ユニットＢＵ１，ＢＵ２の他方に対してスピン注入電流を流す方法との２種類がある。

(5) その他
第１乃至第４実施例においては、基本ユニットＢＵ１，ＢＵ２のみを示しているが、さらに、基本ユニットＢＵ１，ＢＵ２のペアを複数設けて論理回路を実現することもできる。

５．適用例
本発明の例に関わるプログラマブル論理回路は、複数の基本ユニットをアレイ状に組み合わせて、いわゆるユニバーサル論理回路とすることができる。

図５１は、ユニバーサル論理回路の例を示している。
本例では、入力信号をＡ，Ｂの２つとし、出力信号を、Ｙ１，Ｙ２の２つとしているが、これに限られることはない。セルは、第１乃至第４の実施の形態で説明した基本ユニットに相当する。書き込み信号Ｗは、全てのセルに共通であり、スピン注入電流は、電源端子Ｎ１から電源端子Ｎ２に向かって流す。

スピン注入電流を流して再構成を行っている状態において、入力信号Ａ，Ｂを与え、マルチプレクサＭＰ１，ＭＰ２を経由し出力信号Ｙ１，Ｙ２を取り出すことにより、再構成を短時間で簡単に済ますことができる。

このようなユニバーサル論理回路では、複数のセルの状態を個別に制御することはできないため、再構成時に出力信号Ｙ１，Ｙ２が所望の値になるまで再構成を繰り返す。従って、所望の出力信号が得られたときに再構成を終了する。

このような手法によれば、複雑な回路設計に要する時間と手間を大幅に減らすことができる。また、ハードウエアに欠陥があっても、不具合のセルを特定する必要がないため、この点からも、余分な手間と時間をかけずに、論理回路の再構成を行うことができる。

図５２は、ＤＳＰチップを示している。

ＤＳＰチップの主な構成要素は、デジタル信号の処理部としてのＤＳＰ(digital signal processor)、ＡＤＣ(analog-digital converter)、及び、ＤＡＣ(digital-analog converter)である。

外部からの信号および外部への信号の送信は、チップの置かれた環境によって最適な信号が異なる場合が多い。個々のチップの置かれた環境に応じて論理回路を再構成できる本発明の例に関わるプログラマブル論理回路は、特に、ＡＤＣとＤＳＰとの間およびＤＳＰとＤＡＣの間のインターフェイス回路に使用するのが好都合である。

尚、ここでは、ＤＳＰについてのみ示すが、本発明の例は、論理回路を必要とする全ての半導体集積回路に適用可能である。

６．むすび
本発明の例によれば、論理回路の再構成のための配線が単純で、かつ、論理回路の再構成を短時間で容易に行えるプログラマブル論理回路を実現できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

第１の実施の形態の論理回路を示す回路図。第１の実施の形態の論理回路を示す回路図。第１の実施の形態の論理回路を示す回路図。第１の実施の形態の論理回路の構造を示す平面図。図４のＶ−Ｖ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。第１の実施の形態の論理回路の構造を示す平面図。図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。ＶｆｇとＶｏｕｔとの関係を示す図。第２の実施の形態の論理回路を示す回路図。第２の実施の形態の論理回路を示す回路図。第２の実施の形態の論理回路を示す回路図。第２の実施の形態の論理回路の構造を示す平面図。図１４のＸＶ−ＸＶ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。第２の実施の形態の論理回路の構造を示す平面図。図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。ＶｆｇとＶｏｕｔとの関係を示す図。第３の実施の形態の論理回路を示す回路図。第３の実施の形態の論理回路を示す回路図。第３の実施の形態の論理回路を示す回路図。第３の実施の形態の論理回路の構造を示す平面図。図２４のＸＸＶ−ＸＸＶ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。第３の実施の形態の論理回路の構造を示す平面図。図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。ＶｆｇとＶｏｕｔとの関係を示す図。第４の実施の形態の論理回路を示す回路図。第４の実施の形態の論理回路を示す回路図。第４の実施の形態の論理回路を示す回路図。第４の実施の形態の論理回路の構造を示す平面図。図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。第４の実施の形態の論理回路の構造を示す平面図。図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。再構成前後の論理ゲートのシンボルを示す図。ＶｆｇとＶｏｕｔとの関係を示す図。プログラマブル論理回路の再構成方法のフローを示す図。プログラマブル論理回路の例を示す図。第１の実施例の論理回路を示す回路図。再構成前後の論理ゲートのシンボルを示す図。第２の実施例の論理回路を示す回路図。再構成前後の論理ゲートのシンボルを示す図。第３の実施例の論理回路を示す回路図。再構成前後の論理ゲートのシンボルを示す図。第４の実施例の論理回路を示す回路図。再構成前後の論理ゲートのシンボルを示す図。ユニバーサル論理回路を示す図。ＤＳＰチップを示す図。

符号の説明

１０：半導体基板、１０ａ：Ｎ型ウェル領域、１０ｂ：Ｐ型ウェル領域、１１ａ，１１ｂ：トンネルバリア層、１２ａ，１２ｂ，１２ｂ’：強磁性体、１３：反強磁性体、１７：素子分離絶縁層、ＦＧ：フローティングゲート電極、ＳＰ，ＳＮ，Ｔ１：トランジスタ、Ｎ１，Ｎ２，Ｎ３：電源端子。

Claims

第１の電源ノードと出力ノードとの間に接続され、磁化方向が固定される磁気固着層及び磁化方向が変化する磁気記録層を有し、前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係に応じてコンダクタンスが変化する第１のトランジスタと、
第２の電源ノードと前記出力ノードとの間に接続され、前記第１のトランジスタのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタと、
第３の電源ノードと前記出力ノードとの間に直列接続される第３のトランジスタ及び抵抗素子とを具備し、
前記第１のトランジスタは、オン時に形成される第１導電型の第１のチャネルと、前記第１のチャネルの上部に配置されるフローティング状態の第１のゲート電極と、前記第１のゲート電極の上部に配置される第２のゲート電極とを有し、
前記第２のトランジスタは、オン時に形成される第２導電型の第２のチャネルと、前記第２のチャネルの上部に配置され、前記第１のゲート電極に接続されるフローティング状態の第３のゲート電極と、前記第３のゲート電極の上部に配置される第４のゲート電極とを有し、
さらに、前記第２及び第４のゲート電極に入力信号を与え、前記第１及び第３の電源ノードの間に前記スピン注入電流を流す回路と、前記出力ノードに出力される出力信号を検出する検出部とを具備する
ことを特徴とするプログラマブル論理回路。
前記スピン注入電流により前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係を変化させ、論理の再構成を行うことを特徴とする請求項１に記載のプログラマブル論理回路。
前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係がパラレル状態にあるとき、前記第１のトランジスタのコンダクタンスが最大値となり、前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係がアンチパラレル状態にあるとき、前記第１のトランジスタのコンダクタンスが最小値となることを特徴とする請求項１に記載のプログラマブル論理回路。
前記磁気固着層は、前記第１のチャネルに対して前記出力ノード側に配置され、前記磁気記録層は、前記第１のチャネルに対して前記第１の電源ノード側に配置されることを特徴とする請求項１に記載のプログラマブル論理回路。
前記磁気固着層は、前記第１のチャネルに対して前記第１の電源ノード側に配置され、前記磁気記録層は、前記第１のチャネルに対して前記出力ノード側に配置されることを特徴とする請求項１に記載のプログラマブル論理回路。
前記第３の電源ノードの電位は、前記第１又は第２の電源ノードの電位と同じであることを特徴とする請求項１に記載のプログラマブル論理回路。
前記第１のチャネルは、前記磁気固着層と前記磁気記録層との間に配置されることを特徴とする請求項１に記載のプログラマブル論理回路。
前記第１のチャネルと前記磁気固着層との間及び前記第１のチャネルと前記磁気記録層との間の少なくとも１つにトンネルバリア層が配置されることを特徴とする請求項７に記載のプログラマブル論理回路。
複数の基本ユニットの組み合わせにより構成されるプログラマブル論理回路において、各々の基本ユニットは、
第１の電源ノードと出力ノードとの間に接続され、磁化方向が固定される磁気固着層及び磁化方向が変化する磁気記録層を有し、前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係に応じてコンダクタンスが変化する第１のトランジスタと、
第２の電源ノードと前記出力ノードとの間に接続され、前記第１のトランジスタのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタと、
第３の電源ノードと前記出力ノードとの間に直列接続される第３のトランジスタ及び抵抗素子とを具備し、
前記第１のトランジスタは、オン時に形成される第１導電型の第１のチャネルと、前記第１のチャネルの上部に配置されるフローティング状態の第１のゲート電極と、前記第１のゲート電極の上部に配置される第２のゲート電極とを有し、
前記第２のトランジスタは、オン時に形成される第２導電型の第２のチャネルと、前記第２のチャネルの上部に配置され、前記第１のゲート電極に接続されるフローティング状態の第３のゲート電極と、前記第３のゲート電極の上部に配置される第４のゲート電極とを有し、
さらに、前記複数の基本ユニットに対して、前記第１及び第３の電源ノードの間にスピン注入電流を並列に流す回路と、前記磁気固着層の磁化方向と前記磁気記録層の磁化方向との相対関係を変化させ、論理の再構成を行う回路とを具備する
ことを特徴とするプログラマブル論理回路。
前記プログラマブル論理回路に入力信号を与えた状態で、かつ、前記複数の基本ユニットに対して前記第１及び第３の電源ノードの間に前記スピン注入電流を流した後に、前記プログラマブル論理回路の出力ノードに出力される出力信号の検証を行い、前記論理の再構成が完了したか否かを判断することを特徴とする請求項９に記載のプログラマブル論理回路。
請求項１に記載のプログラマブル論理回路において、
前記プログラマブル論理回路に対する入力信号の論理値を決定し、
この後、前記第１及び第３の電源ノードの間に前記スピン注入電流を流した後に、前記プログラマブル論理回路の出力信号の論理値の検証を行い、前記論理の再構成が完了したか否かを判断することを特徴とするプログラマブル論理回路の再構成方法。
請求項９に記載のプログラマブル論理回路において、
前記プログラマブル論理回路に対する入力信号の論理値を決定し、
この後、前記複数の基本ユニットに対して前記第１及び第３の電源ノードの間に前記スピン注入電流を流した後に、前記プログラマブル論理回路の出力信号の論理値の検証を行い、前記論理の再構成が完了したか否かを判断することを特徴とするプログラマブル論理回路の再構成方法。
請求項１１又は１２に記載のプログラマブル論理回路の再構成方法において、
前記出力信号の論理値が正確でないときは、前記スピン注入電流に関する条件を変更して、再び、前記出力信号の論理値の検証を行い、
前記出力信号の論理値が正確であるときは、前記入力信号の論理値を変更して、再び、前記出力信号の論理値の検証を行い、
前記入力信号の論理値の全ての組み合わせについて前記出力信号の論理値の検証を行ったときに前記論理の再構成を完了する
ことを特徴とするプログラマブル論理回路の再構成方法。