JP4121138B2 - 光再構成可能論理回路 - Google Patents
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Description
(1)まず、nPRESETを0として、フォトダイオードDの端子間に電源電圧Vcを印加した後、nPRESETを1とする。これにより、逆バイアスされたフォトダイオードDの接合容量により、ノードN1はHレベルとされる。
(2)次に、光学的部分101から光信号を入力する。ここで、フォトダイオードDに光照射がされた場合には、フォトダイオードDに電流が流れる。従って、ノードN1の電位はLレベルとなる。フォトダイオードDに光照射がされない場合には、ノードN1はHレベルに維持される。
(3)光学的部分101から光信号の入力が終わった後に、CLOCKの立ち上がりで、ノードN1がLレベルのときはCONFIGの値は維持され、ノードN1がHレベルのときはCONFIGの値は反転する。これにより、論理構成可変回路の論理構成の切り替えが行われる。
[図2]論理構成可変回路の構成の一例を表す回路図である。
[図3]図2の論理ブロックの構成の一例を表す図である。
[図4]図2のスイッチング・マトリックスの構成の一例を表す図である。
[図5]構成情報入力回路の構成例を示す回路図である。
[図6]構成情報入力回路の動作を表すタイミング図である。
[図7]出力保持回路の構成を表す図である。
[図8]出力保持回路の動作を説明するタイミング図である。
[図9]出力保持回路の他の構成を表す図である。
[図10]本発明の実施例2に係る光再構成可能論理回路全体の機能構成を表すブロック図である。
[図11]出力回路の構成を表す図である。
[図12]実施例3に係る光再構成可能論理回路全体の機能構成を表すブロック図である。
[図13]構成情報入力回路をトランジスタレベルで表示したものである。(a)は図5(a)の構成情報入力回路であり、(b)は実施例3に係る構成情報入力回路である。
[図14]実施例1に係る光再構成可能論理回路の再構成操作と論理構成可変回路の実行とのスケジュールを表すタイミング図である。
[図15]実施例3に係る光再構成可能論理回路の再構成操作と論理構成可変回路の実行とのスケジュールを表すタイミング図である。
[図16]実施例3に係る部分的な再構成を行う動的光再構成アレイの回路図である。
[図17]図16の動的光再構成アレイにおける動的再構成操作と論理構成可変回路の実行との操作スケジュールを洗わずタイミング図である。
[図18]光再構成可能論理回路の構成を表す図である。
[図19]従来の光再構成可能論理回路における構成情報入力回路の一例を示した図である。
2 光学部
3 VLSI部
4 光メモリ
5 照光部
6,6b 構成情報入力回路
6a 光再構成指示回路
7,7’,7a,7b 論理構成可変回路
8,9 入出力回路
10 出力保持回路
11 プリセット制御部
12 照光制御部
13 タイマ
14 I/Oブロック
15 論理ブロック
16 スイッチング・マトリックス
16a 接続切替回路
16b アナログ・スイッチ
17 接続配線
18 入力変数選択回路
19 ルックアップ・テーブル
19a マルチプレクサ
20 Dフリップ・フロップ(DFF)
21 出力変数選択回路
22 出力配線選択回路
22a トライステート・バッファ
23 クリア信号選択回路
25 Dフリップ・フロップ(DFF)
26 トランスミッション・ゲート
27 ラッチ
30 出力回路
31 オープン・コレクタ回路
40 パストランジスタ制御部
41 入力バッファ
42 回路構成信号伝送線
43 パストランジスタ付論理出力回路
P フォトダイオード
M プリセット・スイッチング素子
M2 パストランジスタ
DIG 論理出力回路
C 入力キャパシタ
C’ 出力キャパシタ
一例として、光再構成可能論理回路1のVLSIチップを、(表1)に示すような、0.35μmのCMOS標準プロセスを使って設計した。コア電圧とI/Oのセル電圧は3.3Vに統一した。フォトダイオードPのセルサイズは25.5μm×25.5μm、プリセット・スイッチング素子M及び論理出力回路DIGを含むセルのサイズは40.5×33.0μmとした。フォトダイオードPは、pnフォトダイオードを使用し、NウェルとP基板間で構成した。フォトダイオードセルは、二次元上に99μmおきに配置した。フォトダイオードPの総数は605とした。このような条件で光再構成可能論理回路1を設計したところ、従来のODRGAの再構成回路の実装面積が618.75μm2であったのに対して、本実施例による再構成回路の実装面積は74.25μm2に減少させることができた。(例終わり)
Claims (12)
- 光の照射入力により導通/遮断する光導電デバイスを有し、論理回路構成情報を含む光信号を前記光導電デバイスにより電気的な回路構成信号に変換し出力する構成情報入力回路と、
前記回路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路と、
を備えた光再構成可能論理回路において、
前記光信号から入力される論理回路構成情報を回路構成信号として前記光導電デバイスの非導通状態における端子間の寄生容量(以下「入力キャパシタ」という。)に保持し、保持された前記回路構成信号がリーク放電により消失する前に前記入力キャパシタをプリセットして次の光信号を入力することによって論理回路構成情報を動的に前記入力キャパシタに保持させる制御を行うことを特徴とする光再構成可能論理回路。 - 前記光導電デバイスは逆方向バイアス接続されたフォトダイオードであることを特徴とする請求項1記載の光再構成可能論理回路。
- 前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して論理出力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導電デバイスが前記光信号を変換して出力する電気信号を量子化して、回路構成信号として出力することを特徴とする請求項1又は2記載の光再構成可能論理回路。
- 前記光導電デバイスにプリセット電圧を逆バイアス方向に印加することで、前記入力キャパシタを充電するプリセット制御を行うプリセット制御手段と、
前記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一定時間オン状態として前記光信号に従って照光される前記光導電デバイスを導通させることで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う照光制御手段と、
前記照光制御により前記構成情報入力回路に前記論理回路構成情報の書き込みがされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプリセットタイミング信号を出力するタイミング生成手段と、
を備え、
前記プリセット制御手段は、前記プリセットタイミング信号が入力された場合に前記プリセット制御を実行することを特徴とする請求項1乃至3の何れか一記載の光再構成可能論理回路。 - 前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセットされた前記光導電デバイスの端子間電圧がリーク放電により所定の論理閾値以下に降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセットタイミング信号を出力すること
を特徴とする請求項4記載の光再構成可能論理回路。 - 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであること
を特徴とする請求項4乃至5の何れか一に記載の光再構成可能論理回路。 - 前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前のタイミングで、前記論理構成可変回路の論理出力値を保持する論理出力保持手段を備えていることを特徴とする請求項3乃至5の何れか一記載の光再構成可能論理回路。
- 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであり
前記論理出力保持手段は、前記プリセット制御手段が前記プリセット信号をアサートする前のタイミングで、前記論理構成可変回路の論理出力値を保持することを特徴とする請求項7記載の光再構成可能論理回路。 - 前記構成情報入力回路から出力される回路構成信号を前記論理構成可変回路に入力するための回路構成信号伝送線の導通/遮断を行うパストランジスタと、
前記光信号の照射中は前記パストランジスタを遮断状態とすることにより、前記回路構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線が接続された前記論理構成可変回路の入力回路の寄生容量(以下「出力キャパシタ」という。)に保持する制御を行うパストランジスタ制御手段と
を備えたことを特徴とする請求項4乃至6の何れか一に記載の光再構成可能論理回路。 - パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なくとも論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタを導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態とする制御を行うことを特徴とする請求項8に記載の光再構成可能論理回路。
- 前記構成情報入力回路に対し、前記論理回路構成情報を含む光信号を照射する光信号入力手段を備え、
前記照光制御手段は、前記光信号入力手段が出力する前記光信号の選択及び照射のオンオフを制御すること
を特徴とする請求項4乃至10の何れか一に記載の光再構成可能論理回路。 - 少なくとも2つの前記論理構成可変回路が、論理変数の入出力端子を共通とするように並列接続されており、
前記光信号入力手段は、前記各論理構成可変回路に対応する前記構成情報入力回路に対して、独立に論理回路構成情報を含む光信号を入力することが可能なものであり、
前記論理構成可変回路の出力段に設けられたオープン・コレクタ回路と、
並列接続された前記各論理構成可変回路のうち、同一時刻に、少なくとも一の前記論理構成可変回路に対応する前記構成情報入力回路には光信号が照射されない状態となるように切り替えながら、前記各論理構成可変回路に対して同一の論理回路構成情報を含む光信号を入力するように前記光信号入力手段の制御を行う再構成制御手段と、
を備えていることを特徴とする請求項11記載の光再構成可能論理回路。
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