JP4121138B2 - 光再構成可能論理回路 - Google Patents

Description

本発明は、論理回路構成情報を含む光信号を入力することによって内部回路の論理構造の再構成を行うことが可能な光再構成可能論理回路に関し、特に、動的に回路構成情報を保持することにより内部回路のゲート密度を高めることが可能な光再構成可能論理回路に関する。

外部から論理回路構成情報を入力することによって、回路の論理構造を再構成することが可能なデバイスとしては、フィールド・プログラマブル・ゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：以下、「ＦＰＧＡ」という。）が広く使用されている。更に、ゲートアレイの稼働率を最大限に上げて回路の実装面積を小さくするため、近年では、動的に再構成可能なデバイスの研究開発が進められ、高速に再構成が可能なデバイスの需要が増してきている。

しかしながら、ＦＰＧＡのように、ゲートアレイＶＬＳＩとメモリとが異なるチップに分離され、それらの間を金属配線により接続した構成を用いて、高速に再構成可能なデバイスを実現することは困難である。例えば、再構成可能デバイスの動作周波数が１００ＭＨｚ、再構成ビット全体の数が１００，０００ビットとした場合、再構成可能デバイスと外部メモリとが単一配線により接続されているとすれば、転送速度は１０Ｔｂｐｓとする必要がある。この転送速度は、現在の標準のＣＭＯＳプロセスを使って実現することはできない。種々の配線上の工夫をしたとしても、使用可能なパッケージにおける接続パットの数が数千個に制限されることから、高速化には限界がある。従って、再構成可能デバイスの電気的な再構成帯域は、再構成ビット数に対して十分に大きいものであるとはいえない。

一方で、例えば、ＤＡＰ／ＤＮＡ（Ｄｉｇｉｔａｌ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ／Ｄｉｓｔｒｉｂｕｔｅｄ Ｎｅｔｗｏｒｋ Ａｒｃｈｉｔｅｃｔｕｒｅ）チップやＤＲＰ（Ｄｙｎａｍｉｃａｌｌｙ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｐｒｏｃｅｓｓｏｒ）のような、高速に再構成することが可能なプロセッサが開発されている（非特許文献１１，１２参照）。これらは、１つのチップ上に再構成メモリとマイクロプロセッサ・アレイとをパッケージしたものである。チップ内部の再構成メモリは、３〜１６バンクの再構成コンテキストを記憶する。これらのバンクは、各クロックごとに切り替えられる。このプロセスは、いわゆるコンテキスト切替法（ｃｏｎｔｅｘｔ ｓｗｉｔｃｈｉｎｇ ｍｅｔｈｏｄ）である。これらのデバイスの算術論理演算ユニット（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃａｌ Ｕｎｉｔ：ＡＬＵ）は、数ナノ秒の周期のクロックごとに再構成させることが可能である。しかしながら、これらのデバイスでは、ゲート密度を維持しながら再構成メモリを増加させることが極めて困難であるという弱点がある。

そこで、これらの弱点を補う為、種々の光学的・電気的手法を組み合わせた新しいデバイスが提案・開発されている（非特許文献７〜１０参照）。斯かるデバイスのなかで、従来のＦＰＧＡの再構成時間を特に短縮することが可能なものとして、光再構成可能ゲートアレイ（Ｏｐｔｉｃａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：以下、「ＯＲＧＡ」という。）（特許文献１，２，非特許文献１〜３，６参照）と光差分再構成可能ゲートアレイ（Ｏｐｔｉｃａｌｌｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：以下、「ＯＤＲＧＡ」という。）（特許文献３，非特許文献４，５参照）が知られている。これらのデバイスは、ＦＰＧＡに類似するが、外部の光学的メモリからの光信号の入力によってゲートアレイの論理構造を再構成する点で、ＦＰＧＡとは異なる。以下、ＯＲＧＡやＯＤＲＧＡのように、光信号の入力により論理回路の再構成を行うことが可能なデバイスを総称して、「光再構成可能論理回路」という。

図１８は光再構成可能論理回路の構成を表す図である。光再構成可能論理回路１００は、光学的部分１０１及びＶＬＳＩ部分１０２から構成される。光学的部分１０１は、ＶＬＳＩ部分１０２に対して、論理回路構成情報を含む光信号を照射する光学系を有する（特許文献１〜５、非特許文献１〜５参照）。

光学的部分１０１は、論理回路構成情報が記憶されたホログラム・メモリ（ｈｏｌｏｇｒａｐｈｉｃ ｍｅｍｏｒｙ）や空間光変調器（ｓｐａｔｉａｌ ｌｉｇｈｔ ｍｏｄｕｌａｔｏｒ）等の光学的記憶素子と、光学的記憶素子から論理回路構成情報を読み出すための照射光を出力するレーザ、ＬＥＤ等の発光素子を備えている（特許文献２，４，５、非特許文献２参照）。発光素子から出力される光により光学的記憶素子から論理回路構成情報が光信号として読み出される。

ＶＬＳＩ部分１０２は、光学的部分１０１から入力される光信号を検出する受光素子を備えた構成情報入力回路、構成情報入力回路に入力された光信号により与えられる論理回路構成情報に基づいて論理構造の構成が行われる論理構成可変回路、論理構成可変回路に対して外部信号の入出力を行う入出力回路、及び光再構成可能論理回路１００全体の動作制御を行うコントローラ等が搭載されている（特許文献１〜３，５参照）。

図１９は従来の光再構成可能論理回路における構成情報入力回路の一例を示した図である（特許文献３参照）。図１９では、ＯＤＲＧＡにおいて使用される構成情報入力回路が示されている。

この構成情報入力回路１０５は、フォトダイオードＤ、ＰＭＯＳトランジスタＭ、及びＴフリップ・フロップ（ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ−ｆｌｏｐ：以下、「ＴＦＦ」という。）を備えている。フォトダイオードＤは、逆方向バイアス接続されており、アノードが接地されている。フォトダイオードＤのカソードは、ＰＭＯＳトランジスタＭを介して電源に接続されている。ＰＭＯＳトランジスタＭのゲートには、プリセット信号ｎＰＲＥＳＥＴが入力される（ここで、記号「ｎ」は負論理を表す。図面においては、負論理は上線（ｏｖｅｒｌｉｎｅ）で示す。以下同じ。）。ｎＰＲＥＳＥＴは負論理であり、ｎＰＲＥＳＥＴが０のときに、フォトダイオードＤのカソードには電源電圧Ｖｃが印加される。

フォトダイオードＤとＰＭＯＳトランジスタＭとの共通ノードＮ１は、ＴＦＦのトリガ入力端子ｎＴに接続されている。ＴＦＦのクロック端子にはクロック信号（ＣＬＯＣＫ）が入力され、ＴＦＦのクリア端子ｎＣＬＲには、クリア信号（ｎＣＬＥＡＲ）が入力される。ＣＬＥＡＲは負論理の信号である。ＴＦＦの出力端子Ｑから、１ビットの回路構成信号（ＣＯＮＦＩＧ）が出力される。回路構成信号は、論理構成可変回路の論理回路構成情報を表す信号である。

ＴＦＦは、ＣＬＯＣＫの立ち上がりにおいて、トリガ入力端子ｎＴの入力が１の場合にはＣＯＮＦＩＧの論理値を反転させ、トリガ入力端子ｎＴの入力が０の場合にはＣＯＮＦＩＧの論理値を維持する。また、ＴＦＦは、ｎＣＬＥＡＲが０のときには、強制的にＣＯＮＦＩＧを０とする。

論理構成可変回路の再構成を行う場合、
（１）まず、ｎＰＲＥＳＥＴを０として、フォトダイオードＤの端子間に電源電圧Ｖｃを印加した後、ｎＰＲＥＳＥＴを１とする。これにより、逆バイアスされたフォトダイオードＤの接合容量により、ノードＮ１はＨレベルとされる。
（２）次に、光学的部分１０１から光信号を入力する。ここで、フォトダイオードＤに光照射がされた場合には、フォトダイオードＤに電流が流れる。従って、ノードＮ１の電位はＬレベルとなる。フォトダイオードＤに光照射がされない場合には、ノードＮ１はＨレベルに維持される。
（３）光学的部分１０１から光信号の入力が終わった後に、ＣＬＯＣＫの立ち上がりで、ノードＮ１がＬレベルのときはＣＯＮＦＩＧの値は維持され、ノードＮ１がＨレベルのときはＣＯＮＦＩＧの値は反転する。これにより、論理構成可変回路の論理構成の切り替えが行われる。

上記（１）〜（３）の動作のことを、以下では「リフレッシュ」という。

以上の構成はＯＤＲＧＡに使用される構成情報入力回路の一例であるが、ＯＲＧＡに使用する場合には、図１９のＴＦＦの代わりにＤフリップ・フロップやラッチ、メモリ等が使用される。
特開２００２−３５３３１７号公報 米国特許第６０５７７０３号明細書 特開２００４−０６４０１７号公報 米国特許第６２２２７５５号明細書 米国特許第６０７２６０８号明細書 Ｊ．Ｖ．Ｃａｍｐｅｎｈｏｕｔ，Ｈ．Ｖ．Ｍａｒｃｋ，Ｊ．Ｄｅｐｒｅｉｔｅｒｅ，ａｎｄ Ｊ．Ｄａｍｂｒｅ，″Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ＦＰＧＡｓ″，ＩＥＥＥ Ｊ．Ｓｅｌ．Ｔｏｐ．Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎ，Ｖｏｌ．５，ｐｐ．３０６−３１５，１９９９． Ｊ．Ｍｕｍｂｒｕ，Ｇ．Ｐａｎｏｔｏｐｏｕｌｏｓ，Ｄ．Ｐｓａｌｔｉｓ，Ｘ．Ａｎ，Ｆ．Ｍｏｋ，Ｓ．Ａｙ，Ｓ．Ｂａｒｎａ，ａｎｄ Ｅ．Ｒ．Ｆｏｓｓｕｍ，″Ｏｐｔｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ″，Ｐｒｏｃ．ＳＰＩＥ−Ｉｎｔ．Ｓｏｃ．Ｏｐｔ．Ｅｎｇ．，Ｖｏｌ．４０８９，ｐｐ．７６３−７７１，２０００． Ｊ．Ｍｕｍｂｒｕ，Ｇ．Ｚｈｏｕ，Ｘ．Ａｎ，Ｗ．Ｌｉｕ，Ｇ．Ｐａｎｏｔｏｐｏｕｌｏｓ，Ｆ．Ｍｏｋ，ａｎｄ Ｄ．Ｐｓａｌｔｉｓ，″Ｏｐｔｉｃａｌ ｍｅｍｏｒｙ ｆｏｒ ｃｏｍｐｕｔｉｎｇ ａｎｄ ｉｎｆｏｒｍａｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ″，Ｐｒｏｃ．ＳＰＩＥ−Ｉｎｔ．Ｓｏｃ．Ｏｐｔ．Ｅｎｇ．，Ｖｏｌ．３８０４，ｐｐ．１４−２４，１９９９． Ｍ．Ｗａｔａｎａｂｅ，Ｆ．Ｋｏｂａｙａｓｈｉ，″Ａｎ ｏｐｔｉｃａｌｌｙ ｄｉｆｆｅｒｅｎｔｉａｌ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｇａｔｅ ａｒｒａｙ ａｎｄ ｉｔｓ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ″，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１９７−２０２，２００２． Ｍ．Ｗａｔａｎａｂｅ，Ｆ．Ｋｏｂａｙａｓｈｉ，″Ａｎ Ｏｐｔｉｃａｌｌｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｇａｔｅ Ａｒｒａｙ ｗｉｔｈ ｄｙｎａｍｉｃ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ ｃｉｒｃｕｉｔ″，１０ｔｈ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｗｏｒｋｓｈｏｐ，ｐ．１８８，２００３． Ｊ．Ｄｅｐｒｅｉｔｅｒｅ，Ｈ．Ｎｅｅｆｓ，Ｈ．Ｖ．Ｍａｒｃｋ，Ｊ．Ｖ．Ｃａｍｐｅｎｈｏｕｔ，Ｒ．Ｂａｅｔｓ，Ｂ．Ｄｈｏｅｄｔ，Ｈ．Ｔｈｉｅｎｐｏｎｔ，ａｎｄ Ｉ．Ｖｅｒｅｔｅｎｎｉｃｏｆｆ，″Ａｎ ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ３−Ｄ ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ″， ＦＰＬ’９４． Ｐｒｏｃ．，ｐｐ．３５２−３６０，１９９４． Ｔｅｄ Ｈ．Ｓｚｙｍａｎｓｋｉ，Ｍａｒｔｉｎ Ｓａｉｎｔ−Ｌａｕｒｅｎｔ，Ｖｉｃｔｏｒ Ｔｙａｎ，Ａｌｂｅｒｔ Ａｕ，ａｎｄ Ｂｏｏｎｃｈｕａｙ Ｓｕｐｍｏｎｃｈａｉ，″Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｏｐｔｉｃａｌ ＩｎｐｕｔＯｕｔｐｕｔ″，Ａｐｐｌｉｅｄ Ｏｐｔｉｃｓ，ｖｏｌ．３９，Ｉｓｓｕｅ ５，ｐｐ．７２１−７３２，Ｆｅｂｒｕａｒｙ ２０００． Ｓｈｅｒｉｆ Ｓ．Ｓｈｅｒｉｆ，Ｓｔｅｆａｎ Ｋ．Ｇｒｉｅｂｅｌ，Ａｌｂｅｒｔ Ａｕ，Ｄｅｎｎｉｓ Ｈｕｉ，Ｔｅｄ Ｈ．Ｓｚｙｍａｎｓｋｉ，ａｎｄ Ｈ．Ｓｃｏｔｔ Ｈｉｎｔｏｎ，″Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｍａｒｔ−Ｐｉｘｅｌ Ａｒｒａｙｓ：Ｄｅｓｉｇｎ，ＶＬＳＩ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ″，Ａｐｐｌｉｅｄ Ｏｐｔｉｃｓ，Ｖｏｌｕｍｅ ３８，Ｉｓｓｕｅ ５，ｐｐ．８３８−８４６ Ｆｅｂｒｕａｒｙ １９９９． Ｍａｊｄ Ｆ．Ｓａｋｒ，Ｓｔｅｖｅｎ Ｐ．Ｌｅｖｉｔａｎ，Ｃ．Ｌｅｅ Ｇｉｌｅｓ，ａｎｄ Ｄｏｎａｌｄ Ｍ．Ｃｈｉａｒｕｌｌｉ，″Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｐｒｏｃｅｓｓｏｒ ｅｍｐｌｏｙｉｎｇ ｏｐｔｉｃａｌ ｃｈａｎｎｅｌｓ″，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ１９９８ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ ｏｎ Ｏｐｔｉｃｓ ｉｎ Ｃｏｍｐｕｔｉｎｇ（ＯＣ’９８），Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＳＰＩＥ，Ｖｏｌ．３４９０，ｐ．５６４−５６７，１９９８． Ｍ．Ｗａｔａｎａｂｅ，Ｊ．Ｏｈｔｓｕｂｏ，″Ｄｉｇｉｔａｌ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ ｗｉｔｈ ｏｐｔｉｃａｌ ｌｅａｒｎｉｎｇ ｃａｐａｂｉｌｉｔｙ″，Ｏｐｔｉｃｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏｌ．１１３，ｐｐ．３１−３８，１９９４． 中野裕隆，新藤猛，風見哲夫，本村真人，「動的構成プロセッサＬＳＩの開発」，ＮＥＣ技報，日本電気株式会社，２００３年４月，Ｖｏｌ．５６，Ｎｏ．４，ｐｐ．９９−１０２ Ｕ．Ｔａｎｇｅｎ，Ｊ．Ｓ．ＭｃＣａｓｋｉｌｌ，″Ｈａｒｄｗａｒｅ ｅｖｏｌｕｔｉｏｎ ｗｉｔｈ ａ ｍａｓｓｉｖｅｌｙ ｐａｒａｌｌｅｌ ｄｙｎａｍｉｃａｌｌｙ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｃｏｍｐｕｔｅｒ：ＰＯＬＹＰ″，Ｅｖｏｌｖａｂｌｅ Ｓｙｓｔｅｍｓ：ＦｒｏｍＢｉｏｌｏｇｙ ｔｏ Ｈａｒｄｗａｒｅ．Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ，ＩＣＥＳ ９８ Ｐｒｏｃ．，ｐｐ．３６４−３７１，１９９８．

上記従来の光再構成可能論理回路では、光信号入力による論理構造の再構成手段を採用する。そのため、従来の光再構成可能論理回路のＶＬＳＩ部分１０２は、通常のＦＰＧＡと同様に、論理構成可変回路と、多数の構成情報入力回路とを有している。すなわち、従来のＯＲＧＡ，ＯＤＲＧＡは、ＦＰＧＡのゲートアレイ上に光学回路を追加したものであると考えることができる。

各構成情報入力回路は、光学的な論理回路構成情報を検出するフォトダイオード、一時的に論理回路構成情報を記憶するラッチ、フリップ・フロップ、又はメモリ、及びいくつかのトランジスタを必要とする。

しかしながら、例えば、０．３５μｍプロセスで、フォトダイオードの実装サイズが２５μｍ^２、ゲート数が６５ｋＧとすると、ＯＤＲＧＡのＶＬＳＩチップの実装領域における光学回路が占める割合は約４７％にも達すると試算される。このように光学回路が実装領域に占める割合が大きいと、高ゲート密度のＯＲＧＡ又はＯＤＲＧＡを実現することができない。

一方、上記従来の構成においては、光学的部分１０１とＶＬＳＩ部分１０２の両サイドにメモリ機能が存在する。従って、従来の光再構成可能論理回路は、全体として重複してメモリ機能を有していると考えられる。

ＶＬＳＩ部分１０２のメモリ機能は、フォトダイオードをリフレッシュする間に、構成情報入力回路の出力値を保持するという重要な機能を有している。しかしながら、もしもこのＶＬＳＩ部分１０２のメモリ機能を除去することができたならば、構成情報入力回路の実装面積が大幅に減少する。そして、これにより光再構成可能論理回路のゲート密度を極めて大きくすることが可能であると考えられる。

そこで、本発明の目的は、光学回路の実装面積を可能な限り小さくし、高いゲート密度を実現することを可能とする光再構成可能論理回路を提供することにある。

本発明に係る光再構成可能論理回路の第１の構成は、光の照射入力により導通／遮断する光導電デバイスを有し、論理回路構成情報を含む光信号を前記光導電デバイスにより電気的な回路構成信号に変換し出力する構成情報入力回路と、前記回路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路と、を備えた光再構成可能論理回路において、前記光信号から入力される論理回路構成情報を回路構成信号として前記光導電デバイスの非導通状態における端子間の寄生容量（以下「入力キャパシタ」という。）に保持し、保持された前記回路構成信号がリーク放電により消失する前に前記入力キャパシタをプリセットして次の光信号を入力することによって論理回路構成情報を動的に前記入力キャパシタに保持させる制御を行うことを特徴とする。

この構成によれば、論理回路構成情報の書き込みを行う場合、光導電デバイスの寄生容量（光導電デバイスの接合容量及びその他の浮遊容量からなる。）で構成される入力キャパシタに電荷が充電された状態で、光再構成可能論理回路に対して、論理回路構成情報を含む光信号を入力する。

このとき、光信号が入力されない光導電デバイスでは、その入力キャパシタの電荷が保持されたままの状態に維持される。一方、光信号が入力された光導電デバイスでは、空乏層にキャリアが生じ入力キャパシタの電荷が放電される。これにより、光信号の論理回路構成情報が電荷量（すなわち、光導電デバイスの端子間電圧）に変換される。そして、光信号の入力後は、光導電デバイスの入力キャパシタに、論理回路構成情報が電荷量（すなわち、光導電デバイスの端子間電圧）として保持される。光導電デバイスの端子間電圧は、回路構成信号として出力される。

回路構成信号に従って、論理構成可変回路の論理再構成が行われる。一般に論理構成可変回路の入力段は高入力インピーダンスなので、光信号が入力されていない期間における光導電デバイスの端子間電圧の降下は、リーク電流による電圧降下以外には殆ど生じない。従って、回路構成信号は、比較的長時間にわたり安定的に維持される。論理構成可変回路は、構成情報入力回路の出力値が変化しない間に、回路構成信号に基づき構成された論理回路により、目的とする論理演算処理を行う。

このように、本構成では、構成情報入力回路において、論理回路構成情報を保持するための、ラッチ、フリップ・フロップ、メモリ等の記憶回路を別途設けることなく、光導電デバイスの接合容量及び浮遊容量で構成される入力キャパシタにより論理回路構成情報を保持することとした。これにより、過剰なメモリ機能が省略され、構成情報入力回路の実装面積・消費電力を、従来に比べて大幅に縮小することができる。

また、入力キャパシタに保持された回路構成情報は、リーク放電によって消失する前に、入力キャパシタをプリセット及び次の光信号の入力によってリフレッシュされる。そのため、入力キャパシタの回路構成情報は継続的に動的に保持された状態が保つことができる。

ここで、「光導電デバイス」としては、フォトダイオード、フォトトランジスタ、光導電セルなどを使用することができる。尚、「論理回路構成情報を動的に保持する」とは、論理回路構成情報を定期的にリフレッシュすることによって、論理回路構成情報が保持された状態を継続させることを意味する。

本発明に係る光再構成可能論理回路の第２の構成は、前記第１の構成において、前記光導電デバイスは逆方向バイアス接続されたフォトダイオードであることを特徴とする。

この構成によれば、光導電デバイスとしてフォトダイオードを使用することにより、実装面積をもっとも小さくすることができ、光再構成可能論理回路を最大限高ゲート数化することができる。

ここで、「フォトダイオード」としては、ＰＮフォトダイオード、ＰＩＮフォトダイオード、ショットキー・フォトダイオード、アバランジェ・フォトダイオード等を使用することができる。特に、製造工程を簡略化し実装面積を小さくする点からは、ＰＮフォトダイオードを使用するのが有効である。

本発明に係る光再構成可能論理回路の第３の構成は、前記第１又は２の構成において、前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して論理出力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導電デバイスが前記光信号を変換して出力する電気信号を量子化して、回路構成信号として出力することを特徴とする。

この構成によれば、光導電デバイスの出力を論理出力回路で量子化することにより、回路構成信号として安定した信号を出力することができる。

ここで、「論理出力回路」としては、ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、比較回路等を使用することができる。実装面積を小さくする点からは、ＣＭＩＳインバータ回路を使用するのが好適である。

本発明に係る光再構成可能論理回路の第４の構成は、前記第１乃至３の何れか一の構成において、前記光導電デバイスにプリセット電圧を逆バイアス方向に印加することで、前記入力キャパシタを充電するプリセット制御を行うプリセット制御手段と、前記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一定時間オン状態として前記光信号に従って照光される前記光導電デバイスを導通させることで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う照光制御手段と、前記照光制御により前記構成情報入力回路に前記論理回路構成情報の書き込みがされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプリセットタイミング信号を出力するタイミング生成手段と、を備え、前記プリセット制御手段は、前記プリセットタイミング信号が入力された場合に前記プリセット制御を実行することを特徴とする。

この構成によれば、構成情報入力回路が保持する論理回路構成情報の更新を行う場合、まず、プリセット制御手段は光導電デバイスの両極間に逆バイアスでプリセット電圧を印加する。これにより、光導電デバイスの寄生容量で構成される入力キャパシタに電荷が充電される。次に、プリセット制御手段はプリセット電圧の印可を止める。そして照光制御手段は、光再構成可能論理回路に対して論理回路構成情報を含む光信号を入力するように制御を行う。これにより、構成情報入力回路が保持する論理回路構成情報の更新をすることができる。尚、この一連の論理回路構成情報の更新操作を「リフレッシュ」という。

上述のように、光信号が入力されていない期間における光導電デバイスの端子間電圧の降下は、リーク電流による電圧降下以外には殆ど生じない。従って、回路構成信号は、比較的長時間にわたり安定的に維持される。プリセット制御手段及び照光制御手段は、リーク電流により入力キャパシタの両端電圧が論理出力回路の論理閾値以下に降下する前にリフレッシュを行うため、構成情報入力回路には論理回路構成情報が継続的に保持される。論理構成可変回路は、論理回路構成情報の更新が行われてから次の論理回路構成情報の更新が行われるまでの間に、目的とする論理演算処理を行う。

このように、本構成では、プリセット制御手段及び照光制御手段により、構成情報入力回路の論理回路構成情報を動的に更新することで、リーク放電による論理回路構成情報の消失により論理構成可変回路の論理構成が予期せず不確定となることを防止することができる。

ここで、タイミング生成手段がプリセットタイミング信号を出力する際の「所定の遅延時間」は、光信号の入力後、入力キャパシタの回路構成情報がリーク放電により消失するより前までの時間間隔より短い時間に適宜設定される。

本発明に係る光再構成可能論理回路の第５の構成は、前記第４の構成において、前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセットされた前記光導電デバイスの端子間電圧がリーク放電により所定の論理閾値以下に降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセットタイミング信号を出力することを特徴とする。

このように、プリセット後に光導電デバイスの端子間電圧が所定の論理閾値以下に降下するまでの間に、タイミング生成手段が再びプリセット制御手段に対してプリセットタイミング信号を出力することにより、入力キャパシタの回路構成情報の更新が実行される。これにより、入力キャパシタの回路構成情報を動的に保持することができる。

ここで、「所定の論理閾値」は、光再構成可能論理回路を構成する半導体回路で決められる論理閾値電圧をいう。

本発明に係る光再構成可能論理回路の第６の構成は、前記第４乃至５の何れか一の構成において、前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであることを特徴とする。

この構成により、プリセット信号によりプリセット・スイッチング素子がオン状態とされた間に光導電デバイスの両極間にプリセット電圧が印可され、入力キャパシタはプリセットされる。その後、光導電デバイスに入力信号を照射入力することによって、入力キャパシタに回路構成情報を書き込むことが可能となる。

ここで、「プリセット・スイッチング素子」としては、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラ・トランジスタ等のスイッチング素子を使用することができる。また、プリセット・スイッチング素子は、光導電デバイスに対して正極側に接続してもよいし、負極側に接続してもよい。また、プリセット信号をアサートする「所定の期間」は、入力キャパシタの電圧がプリセット電圧まで飽和するのに十分な期間に設定される。

本発明に係る光再構成可能論理回路の第７の構成は、前記第３乃至５の何れか一の構成において、前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前のタイミングで、前記論理構成可変回路の論理出力値を保持する論理出力保持手段を備えていることを特徴とする。

この構成によれば、構成情報入力回路の論理回路構成情報の更新を行う間は、論理構成可変回路の出力信号を外部出力記憶手段により一時的に保持する。従って、論理回路構成情報の更新を行う間に論理構成可変回路の内部回路の論理構造が不確定となっても、論理構成可変回路の論理出力値が不確定となることは防止できる。

論理出力保持手段を付加した場合、その分だけ追加的に実装面積が必要とされる。しかし、一般に、論理構成可変回路の論理出力数は、すべての論理回路構成情報のビット数に比べて遙かに少ない。従って、従来のようにすべての光導電デバイスに対応して記憶素子を実装した場合に比べると、遙かに実装面積を縮小することができる。

ここで、「論理出力保持手段」としては、ラッチ、フリップ・フロップ、レジスタ等の通常用いられる記憶素子を使用することができる。

本発明に係る光再構成可能論理回路の第８の構成は、前記第７の構成において、前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであり前記論理出力保持手段は、前記プリセット制御手段が前記プリセット信号をアサートする前のタイミングで、前記論理構成可変回路の論理出力値を保持することを特徴とする。

この構成によれば、論理出力保持手段は、入力キャパシタに回路構成情報が保持された後に、プリセットによって入力キャパシタがプリセットされる前に論理構成可変回路の論理出力値を保持することにより、入力キャパシタの回路構成情報が更新されている間も、従前の回路構成情報を保持し、論理構成可変回路の論理構成を維持する。従って、論理回路構成情報の更新を行う間に論理構成可変回路の内部回路の論理構造が不確定となっても、論理構成可変回路の論理出力値が不確定となることを防止できる。

本発明に係る光再構成可能論理回路の第９の構成は、前記第４乃至６の何れか一の構成において、前記構成情報入力回路から出力される回路構成信号を前記論理構成可変回路に入力するための回路構成信号伝送線の導通／遮断を行うパストランジスタと、前記光信号の照射中は前記パストランジスタを遮断状態とすることにより、前記回路構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線が接続された前記論理構成可変回路の入力回路の寄生容量（以下「出力キャパシタ」という。）に保持する制御を行うパストランジスタ制御手段とを備えたことを特徴とする。

この構成によれば、プリセット及び光信号の照射入力により入力キャパシタの回路構成情報の更新が行われている期間（以下「リフレッシュ期間」という。）、回路構成信号を出力キャパシタに保持することにより、リフレッシュ期間においても論理構成可変回路の論理構成を保ち実行することが可能となる。

また、出力キャパシタとして回路構成信号伝送線乃至回路構成信号伝送線が接続された論理構成可変回路の入力回路の寄生容量を利用することで、構成情報入力回路に追加される素子はパストランジスタのみとなるため、実装面積が小さく、高ゲート数化を図ることが可能となる。

本発明に係る光再構成可能論理回路の第１０の構成は、前記第８の構成において、パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なくとも論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタを導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態とする制御を行うことを特徴とする。

これにより、論理構成可変回路が、入力キャパシタに保持された回路構成情報に従って確実に論理構成されることが保証される。

本発明に係る光再構成可能論理回路の第１１の構成は、前記第４乃至１０の何れか一の構成において、前記構成情報入力回路に対し、前記論理回路構成情報を含む光信号を照射する光信号入力手段を備え、前記照光制御手段は、前記光信号入力手段が出力する前記光信号の選択及び照射のオンオフを制御することを特徴とする。

この構成により、光信号入力手段は、光信号の選択を行いながら論理回路構成情報の更新を繰り返す操作を行い、動的に論理構成が変化する光再構成可能論理回路を実現することができる。

本発明に係る光再構成可能論理回路の第１２の構成は、前記第１１の構成において、少なくとも２つの前記論理構成可変回路が、論理変数の入出力端子を共通とするように並列接続されており、前記光信号入力手段は、前記各論理構成可変回路に対応する前記構成情報入力回路に対して、独立に論理回路構成情報を含む光信号を入力することが可能なものであり、前記論理構成可変回路の出力段に設けられたオープン・コレクタ回路と、並列接続された前記各論理構成可変回路のうち、同一時刻に、少なくとも一の前記論理構成可変回路に対応する前記構成情報入力回路には光信号が照射されない状態となるように切り替えながら、前記各論理構成可変回路に対して同一の論理回路構成情報を含む光信号を入力するように前記光信号入力手段の制御を行う再構成制御手段と、を備えていることを特徴とする。

この構成により、それぞれの前記論理構成可変回路ごとに再構成を行うことができる。従って、並列接続された論理構成可変回路のそれぞれを同一の回路構成とする。そして、論理構成可変回路の再構成を行う場合、並列接続された論理構成可変回路のうち、少なくとも一つの論理回路の構成を維持した状態で、他の論理構成可変回路の再構成を行う。このとき、各論理構成可変回路の出力段はオープン・コレクタ回路であるため、出力端子には、論理回路の構成が維持された論理構成可変回路の出力値が出力される。従って、論理構成可変回路の内部の論理回路を再構成する間に、論理構成可変回路の出力値が不確定となることを防止できる。

本発明に係る光再構成可能論理回路の第６の構成は、前記第１乃至５の何れか一の構成において、前記光導電デバイスは逆方向バイアスがされるフォトダイオードであり、構成情報入力回路は、前記フォトダイオードの接合容量及び浮遊容量で構成される入力キャパシタにより前記論理回路構成情報を電荷として保持することを特徴とする。

この構成によれば、光導電デバイスにフォトダイオードを使用することにより、光導電デバイスの実装面積を特に小さくし、構成情報入力回路の実装面積を縮小することができる。

以上のように、本発明によれば、構成情報入力回路において、光導電デバイスの接合容量及び浮遊容量で構成される入力キャパシタにより論理回路構成情報を保持する構成としたので、構成情報入力回路の実装面積・消費電力を、従来より大幅に縮小することができる。その結果、光学回路の実装面積が縮小され、高いゲート密度を実現することが可能となる。

［図１］本発明の実施例１に係る光再構成可能論理回路全体の機能構成を表すブロック図である。
［図２］論理構成可変回路の構成の一例を表す回路図である。
［図３］図２の論理ブロックの構成の一例を表す図である。
［図４］図２のスイッチング・マトリックスの構成の一例を表す図である。
［図５］構成情報入力回路の構成例を示す回路図である。
［図６］構成情報入力回路の動作を表すタイミング図である。
［図７］出力保持回路の構成を表す図である。
［図８］出力保持回路の動作を説明するタイミング図である。
［図９］出力保持回路の他の構成を表す図である。
［図１０］本発明の実施例２に係る光再構成可能論理回路全体の機能構成を表すブロック図である。
［図１１］出力回路の構成を表す図である。
［図１２］実施例３に係る光再構成可能論理回路全体の機能構成を表すブロック図である。
［図１３］構成情報入力回路をトランジスタレベルで表示したものである。（ａ）は図５（ａ）の構成情報入力回路であり、（ｂ）は実施例３に係る構成情報入力回路である。
［図１４］実施例１に係る光再構成可能論理回路の再構成操作と論理構成可変回路の実行とのスケジュールを表すタイミング図である。
［図１５］実施例３に係る光再構成可能論理回路の再構成操作と論理構成可変回路の実行とのスケジュールを表すタイミング図である。
［図１６］実施例３に係る部分的な再構成を行う動的光再構成アレイの回路図である。
［図１７］図１６の動的光再構成アレイにおける動的再構成操作と論理構成可変回路の実行との操作スケジュールを洗わずタイミング図である。
［図１８］光再構成可能論理回路の構成を表す図である。
［図１９］従来の光再構成可能論理回路における構成情報入力回路の一例を示した図である。

符号の説明

１，１’ 光再構成可能論理回路
２ 光学部
３ ＶＬＳＩ部
４ 光メモリ
５ 照光部
６，６ｂ 構成情報入力回路
６ａ 光再構成指示回路
７，７’，７ａ，７ｂ 論理構成可変回路
８，９ 入出力回路
１０ 出力保持回路
１１ プリセット制御部
１２ 照光制御部
１３ タイマ
１４ Ｉ／Ｏブロック
１５ 論理ブロック
１６ スイッチング・マトリックス
１６ａ 接続切替回路
１６ｂ アナログ・スイッチ
１７ 接続配線
１８ 入力変数選択回路
１９ ルックアップ・テーブル
１９ａ マルチプレクサ
２０ Ｄフリップ・フロップ（ＤＦＦ）
２１ 出力変数選択回路
２２ 出力配線選択回路
２２ａ トライステート・バッファ
２３ クリア信号選択回路
２５ Ｄフリップ・フロップ（ＤＦＦ）
２６ トランスミッション・ゲート
２７ ラッチ
３０ 出力回路
３１ オープン・コレクタ回路
４０ パストランジスタ制御部
４１ 入力バッファ
４２ 回路構成信号伝送線
４３ パストランジスタ付論理出力回路
Ｐ フォトダイオード
Ｍ プリセット・スイッチング素子
Ｍ２ パストランジスタ
ＤＩＧ 論理出力回路
Ｃ 入力キャパシタ
Ｃ’ 出力キャパシタ

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は本発明の実施例１に係る光再構成可能論理回路全体の機能構成を表すブロック図である。光再構成可能論理回路１は、光学部２（光信号入力手段）及びＶＬＳＩ部３を備えている。光学部２は、論理回路構成情報を光信号として出力する部分である。ＶＬＳＩ部３は、光学部２から入力される光信号に含まれた論理回路構成情報に基づいて、内部回路の論理構成を構築し、演算処理を行う部分である。

光学部２は、光メモリ４と照光部５を備えている。光メモリ４は、論理回路構成情報を光学的に記憶するメモリである。照光部５は、光メモリ４に記憶された論理回路構成情報を読み出すための光を照射する発光素子を備えている。照光部５から照射された光（以下、「参照光」という。）は、光メモリ４を透って論理回路構成情報を含むパターン光である光信号となる。この光信号が、ＶＬＳＩ部３に照射される。

光メモリ４としては、ホログラムメモリ、空間光変調器（液晶空間光変調器等）等が使用される。照光部５としては、半導体レーザアレイ等が使用される。照光部５から光メモリ４に照射する参照光の角度を変えたり、光メモリ４の光変調特性を空間的に変化させることによって、光メモリ４から読み出される論理回路構成情報が切り替えられる。

尚、光学部２については、特許文献２，４，５等に記載されたようなものなど、従来から種々のものが公知であるため、ここでは詳細な説明は省略する。

ＶＬＳＩ部３は、複数の構成情報入力回路６、論理構成可変回路７、入出力回路８，９、出力保持回路１０、プリセット制御部１１、照光制御部１２、及びタイマ１３を備えている。これらは、１個のＶＬＳＩチップ上に搭載される。

構成情報入力回路６は、光導電デバイスの一種であるフォトダイオードＰを備えている。後述するように、このフォトダイオードＰは、逆方向バイアス接続されており、寄生容量（接合容量及び浮遊容量）からなるキャパシタ（以下「入力キャパシタ」という。）Ｃとして機能する。構成情報入力回路６は、光学部２から照射される光信号を、フォトダイオードＰにより電気信号に変換する。そして、この論理回路構成情報を含んだ電気信号を一時的に保持し、電圧信号として出力する。この際、論理回路構成情報は、フォトダイオードＰの入力キャパシタＣに電荷量として保持される。そして、高入力インピーダンスの論理出力回路ＤＩＧ（図５参照）によって、フォトダイオードＰの端子間電圧が二値化されて出力される。

論理構成可変回路７は、各構成情報入力回路６から出力される論理回路構成情報に従って、内部の論理回路の構成を行う。そして、この構成された論理回路により、論理構成可変回路７は論理演算処理を実行する。

尚、図１では、機能的構成を説明する便宜上、各構成情報入力回路６と論理構成可変回路７とは分離して記載されているが、物理的には、後述するように、各構成情報入力回路６は論理構成可変回路７の各所に分散して組み込まれている。

入出力回路８，９は、外部回路からＶＬＳＩ部３への論理変数の入力、及びＶＬＳＩ部３から外部回路への論理変数の出力を制御するインタフェースである。

出力保持回路１０は、論理構成可変回路７の論理の再構成が行われる間に、論理構成可変回路７の出力を一時的に保持するための回路である。

プリセット制御部１１は、各構成情報入力回路６のプリセットを行うためのプリセット信号ｎＰＲＥＳＥＴを、不定期的・間歇的に出力する。但し、プリセット制御部１１がプリセット信号ｎＰＲＥＳＥＴを出力する時間間隔は、少なくとも、各構成情報入力回路６のフォトダイオードＰの入力キャパシタＣに充電された電荷がリーク電流によって放電（リーク放電）し、フォトダイオードＰの端子間電圧が論理出力回路ＤＩＧの論理閾値以下となるまでの時間よりも短い時間とされる。プリセット信号ｎＰＲＥＳＥＴが出力される時間は、各構成情報入力回路６のフォトダイオードＰの入力キャパシタＣの飽和時間程度に設定される。これらの時間は、タイマ１３（タイミング生成手段）によって計測される。すなわち、タイマ１３はプリセットを行う時間を計測し、プリセット制御部１１に対し定期的にプリセットタイミング信号を出力する。プリセット制御部１１は、このプリセットタイミング信号に従ってプリセット信号ｎＰＲＥＳＥＴを出力する。

通常、フォトダイオードＰの端子間電圧がリーク放電によって降圧する減衰時間は、数十ミリ秒程度と長い。従って、プリセット制御部１１がプリセット信号ｎＰＲＥＳＥＴを出力する時間間隔は、論理構成可変回路７が１つのタスクについての演算処理を行う時間に比べると、十分に長い時間間隔に設定することができる。

照光制御部１２は、プリセット制御部１１がプリセット信号ｎＰＲＥＳＥＴを出力し終えた後、光学部２の照光部５が所定の時間だけ光信号を出力するように光学部２の制御を行う。

図２は、論理構成可変回路７の構成の一例を表す回路図である。論理構成可変回路７は、論理回路構成情報の入力部分を除くと、一般的なＦＰＧＡと同様の構成を有する。論理構成可変回路７は、４つのＩ／Ｏブロック１４、４つの論理ブロック１５、５つのスイッチング・マトリックス１６、及び接続配線１７を備えている。各論理ブロック１５及び各スイッチング・マトリックス１６の内部の各所には、構成情報入力回路６が内蔵されている。

４つのＩ／Ｏブロック１４は、論理構成可変回路７に対する入力変数を各接続配線１７に配分し、論理構成可変回路７の出力変数を外部出力線へ出力するための信号配分を行う回路である。

４つの論理ブロック１５は、それぞれ方形の頂点に配置されている。論理ブロック１５は、構成情報入力回路６から出力される論理回路構成情報に従って論理構造の構築を行う論理演算処理回路である。

各スイッチング・マトリックス１６は、４つの論理ブロック１５を取り囲む方形の４辺の中点位置、及びその方形の中心位置に配置されている。また、各スイッチング・マトリックス１６間、各スイッチング・マトリックス１６と各論理ブロック１５間、及び各論理ブロック１５間は、複数の接続配線１７によって接続されている。スイッチング・マトリックス１６は、構成情報入力回路６から出力される論理回路構成情報に従って、接続配線１７の接続方向の切り替えを行うスイッチ回路である。

また、４つの論理ブロック１５を取り囲む方形の４辺の中点に位置する４つのスイッチング・マトリックス１６のそれぞれに対応して、４つのＩ／Ｏブロック１４は設けられている。これらの４つのスイッチング・マトリックス１６は、それぞれ、複数の接続配線１７により、対応するＩ／Ｏブロック１４に接続されている。そして、これらのＩ／Ｏブロック１４を通して、外部回路との間で論理変数の入出力が行われる。

図３は、図２の論理ブロック１５の構成の一例を表す図である。この例に示した論理ブロック１５は、４つの入力変数選択回路１８、ルックアップ・テーブル１９、Ｄフリップ・フロップ（以下、「ＤＦＦ」という。）２０、出力変数選択回路２１、８つの出力配線選択回路２２、及びクリア信号選択回路２３を備えている。

各入力変数選択回路１８は、それぞれが異なる接続配線１７に接続された５本の入力線と、論理０、論理１が入力される２本の入力線とを有し、これらの入力線のうちの１つを選択するマルチプレクサにより構成されている。この入力変数選択回路１８には、３つの構成情報入力回路６が備えられている。各構成情報入力回路６からは、１ビットの論理回路構成情報が出力される。入力変数選択回路１８は、各構成情報入力回路６から出力される論理回路構成情報に従って、７本の入力線のうちの１本を選択する。選択された入力線から入力される論理値は、出力線に出力される。

ルックアップ・テーブル１９は、４つの入力変数選択回路１８から入力される４ビットの選択信号に従って、１６ビットの被選択信号のうちの一つを選択して出力する。ルックアップ・テーブル１９は、１６個の構成情報入力回路６と、各構成情報入力回路６の出力の内の一つを選択するマルチプレクサ１９ａを備えている。１６個の構成情報入力回路６は、それぞれ被選択信号を出力する。マルチプレクサ１９ａは、入力変数選択回路１８から入力される４ビットの選択信号に従って被選択信号の選択を行う。

ＤＦＦ２０は、ルックアップ・テーブル１９の出力値を一時的に保持する。ルックアップ・テーブル１９の出力値は、ＤＦＦ２０の入力端子Ｄに入力される。ＤＦＦ２０は、クロック端子から入力されるクロックＣＬＫの立ち上がりにおいて、ルックアップ・テーブル１９の出力値を取り込んで記憶する。ＤＦＦ２０は、保持した論理値を出力端子Ｑから出力する。また、その反転値を、出力端子ｎＱから出力する。

出力変数選択回路２１は、３入力１出力のマルチプレクサにより構成されている。出力変数選択回路２１の入力端子のうちの２つは、ＤＦＦ２０の出力端子Ｑ，ｎＱに接続されている。出力変数選択回路２１の入力端子の残りの１つは、ＤＦＦ２０をバイパスして、直接ルックアップ・テーブル１９の出力端子に接続されている。出力変数選択回路２１には、２つの構成情報入力回路６が内蔵されている。そして、この２つの構成情報入力回路６から出力される２ビットの論理回路構成情報に従って、出力変数選択回路２１は、３つの入力端子からの入力の一つを選択して、出力端子に出力する。

また、ＤＦＦ２０のクリア端子ＣＬＲには、クリア信号選択回路２３の出力値が入力される。クリア信号選択回路２３は、４入力１出力マルチプレクサにより構成されている。クリア信号選択回路２３の入力端子のうちの２つは、それぞれ異なる接続配線１７に接続されている。クリア信号選択回路２３の入力端子のうち残りの２つには、論理０、論理１が入力されている。クリア信号選択回路２３には、２つの構成情報入力回路６が内蔵されている。そして、この２つの構成情報入力回路６から出力される２ビットの論理回路構成情報に従って、クリア信号選択回路２３は、４つの入力端子からの入力の一つを選択して、出力端子に出力する。

出力配線選択回路２２は、それぞれの接続配線１７に一対一対応して設けられた複数のトライステート・バッファ（ｔｒｉ−ｓｔａｔｅ ｂｕｆｆｅｒ）２２ａを備えている。また、それぞれのトライステート・バッファ２２ａに一対一対応して、構成情報入力回路６が設けられている。各構成情報入力回路６の出力は、それに対応するトライステート・バッファ２２ａのストローブ入力端子に入力されている。各トライステート・バッファ２２ａのデータ入力端子には、出力変数選択回路２１の出力変数が入力される。各トライステート・バッファ２２ａのデータ出力端子は、それに対応する接続配線１７に接続されている。

図４は、図２のスイッチング・マトリックス１６の構成の一例を表す図である。スイッチング・マトリックス１６は、接続配線１７が交差する位置に設けられている。接続配線１７の交点において、６つのアナログ・スイッチ１６ｂを備えた接続切替回路１６ａが設けられている。これにより、接続切替回路１６ａに接続された４本の接続配線１７を、任意の２本ずつの組に分け、各組の接続配線１７同士を接続することが可能となる。

それぞれのアナログ・スイッチ１６ｂに一対一対応するように、構成情報入力回路６が設けられている。各構成情報入力回路６の出力により、それに対応するアナログ・スイッチ１６ｂのオン／オフが行われる。

以上のように、本実施例では、接続配線１７で接続された各論理ブロック１５及び各スイッチング・マトリックス１６が論理構成可変回路７をなしている。そして、これらの回路に内蔵された構成情報入力回路６に光信号を入力することによって、論理構成可変回路７の論理構成を変更することができる。

図５は、構成情報入力回路６の構成例を示す回路図である。

図５（ａ）の構成情報入力回路６は、フォトダイオードＰ、プリセット・スイッチング素子Ｍ、及び論理出力回路ＤＩＧを備えている。本実施例では、フォトダイオードＰには、ＰＮフォトダイオードが使用されている。フォトダイオードＰは、逆方向バイアス接続されている。フォトダイオードＰのアノードは接地されており、カソードはプリセット・スイッチング素子Ｍを介して電源に接続されている。光が照射されないときには、フォトダイオードＰは、接合容量と浮遊容量からなる入力キャパシタＣとして機能する。

プリセット・スイッチング素子Ｍは、通常のＰＭＯＳトランジスタである。このプリセット・スイッチング素子Ｍのゲートには、プリセット制御部１１からのプリセット信号ｎＰＲＥＳＥＴが入力される。ｎＰＲＥＳＥＴは負論理である。ｎＰＲＥＳＥＴが０のときには、フォトダイオードＰのカソードには、電源電圧（プリセット電圧）Ｖｃが印加される。光が照射されていなければ、電源電圧Ｖｃが印加されると、フォトダイオードＰの入力キャパシタＣが充電される。ｎＰＲＥＳＥＴが１のときには、フォトダイオードＰのカソードと電源とは分離される。

論理出力回路ＤＩＧは、フォトダイオードＰのカソード電圧（すなわち、フォトダイオードＰの端子間電圧）を所定の閾値電圧と比較することにより、二値化して出力する回路である。閾値電圧は、通常は電源電圧Ｖｃの半分程度の値に設定される。図５（ａ）の例では、論理出力回路ＤＩＧとして、通常のインバータ回路を使用している。この論理出力回路ＤＩＧの出力が、回路構成信号ＣＯＮＦＩＧとして、論理構成可変回路７内の各部に出力される。

この回路の動作を、図６を参照して簡単に説明する。図６（ａ）は、プリセット後に構成情報入力回路６に光信号が入力された場合であり、図６（ｂ）は、プリセット後に構成情報入力回路６に光信号が入力されなかった場合を示している。

時刻ｔ_１でプリセット信号ｎＰＲＥＳＥＴがアサートされると、プリセット・スイッチング素子Ｍがオン状態となる。それに伴い、フォトダイオードＰは逆方向バイアスがされ、空乏層の拡大によって接合容量が大きくなる。そして、プリセット・スイッチング素子Ｍを通して入力キャパシタＣが充電され、フォトダイオードＰのアノードの電圧Ｖｏｕｔは電源電圧Ｖｃとなる。このとき、論理出力回路ＤＩＧから出力される回路構成信号ＣＯＮＦＩＧは０にプリセットされる。そして、時刻ｔ_２において、プリセット信号ｎＰＲＥＳＥＴがネゲートされ、フォトダイオードＰのカソードと電源とは切り離される。

次に、図６（ａ）では、時刻ｔ_４からｔ_５にかけて、構成情報入力回路６に光信号が入力される。これにより、フォトダイオードＰのカソードからアノードに電流が流れ、入力キャパシタＣは放電する。そして、最終的には、フォトダイオードＰのカソード電圧Ｖｏｕｔは接地電位となる。このとき、論理出力回路ＤＩＧから出力される回路構成信号ＣＯＮＦＩＧは１となる。光信号の入力が終了した後も、回路構成信号ＣＯＮＦＩＧは１に保持される。

図６（ｂ）では、プリセット信号ｎＰＲＥＳＥＴがネゲートされた後も、構成情報入力回路６に光信号は入力されない。この場合、入力キャパシタＣは充電されたままの状態を保ち、回路構成信号ＣＯＮＦＩＧは０に維持される。入力キャパシタＣは、リーク電流によって数十ミリ秒かけて徐々に放電し、フォトダイオードＰのカソード電圧Ｖｏｕｔは電源電圧Ｖｃから徐々に降下する。しかし、フォトダイオードＰのカソード電圧Ｖｏｕｔが論理出力回路ＤＩＧの論理閾値電圧よりも高い期間は、回路構成信号ＣＯＮＦＩＧは０に保持される。

このようにして、光信号により入力される論理回路構成情報は、フォトダイオードＰの入力キャパシタＣに保持される。

図５（ｂ）の構成情報入力回路６は、図５（ａ）の構成情報入力回路６において、プリセット・スイッチング素子ＭとフォトダイオードＰの位置を入れ替えたものである。このような回路によっても、図５（ａ）の場合と同様に、光信号により入力される論理回路構成情報を、フォトダイオードＰの入力キャパシタＣに保持し、回路構成信号ＣＯＮＦＩＧとして出力することができる。

尚、図５（ｂ）の回路では、構成情報入力回路６に光信号が入力された場合には、回路構成信号ＣＯＮＦＩＧは０に設定され、光信号が入力されない場合には、回路構成信号ＣＯＮＦＩＧは１に設定される。

図７は、出力保持回路１０の構成の一例を表す図である。出力保持回路１０は、論理構成可変回路７の各出力線ＯＵＴに対し、１個のＤＦＦ２５を備えている。ＤＦＦ２５は、クロックＣＬＯＣＫの立ち上がりにおいて、論理構成可変回路７の出力値ＯＵＴを取り込んで保持する。ＤＦＦ２５は、保持した出力値を、入出力回路９に出力する。この出力保持回路１０は、論理構成可変回路７が、内部回路の論理構造の再構成を行う間に、出力が不確定となることを防止するために備えられたものである。

以上のように構成された本実施例に係る光再構成可能論理回路について、以下その動作を説明する。

まず、論理構成可変回路７の内部回路の論理構造を構築する。最初に、プリセット制御部１１は、プリセット信号ｎＰＲＥＳＥＴを一定の期間アサートし、各構成情報入力回路６のフォトダイオードＰの入力キャパシタＣを充電する。充電が完了すると、照光制御部１２は、照光部５を制御して、照光部５から参照光を所望の角度で光メモリ４に照射する。これにより、光メモリ４に記録された論理回路構成情報が光信号として取り出される。この光信号は、各構成情報入力回路６のフォトダイオードＰに入力される。光が照射されたフォトダイオードＰでは、上述のようにフォトダイオードＰの入力キャパシタＣに充電された電荷が急速に放電される。光が照射されなかったフォトダイオードＰは、そのフォトダイオードＰの入力キャパシタＣに充電された電荷は保持される。このような論理構成可変回路７の内部回路の論理構造の再構築の動作を「リフレッシュ動作」と呼ぶ。リフレッシュ動作は、１クロック周期の期間内に即座に完了する。

そして、論理構成可変回路７は、以上のようなリフレッシュ動作が終わると、その論理回路により論理演算処理を実行する。

一方、光が照射されなかったフォトダイオードＰにおいては、そのフォトダイオードＰの入力キャパシタＣに充電された電荷が、リーク電流により徐々に放電される。そして、ある所定の時間が経過すると、そのフォトダイオードＰの両端子間の電圧が論理出力回路ＤＩＧの論理閾値以下となり、論理回路構成情報が失われる。しかしながら、リーク電流により論理回路構成情報が失われるまでの期間は、論理構成可変回路７の状態は維持される。

そして、リーク電流により論理回路構成情報が失われる前に、上記リフレッシュ動作が再び実行され、論理構成可変回路７の内部回路の論理構造を再構築がされる。このように、論理構成可変回路７の内部回路の論理構造を動的に再構成することにより、論理構成可変回路７は常に所望の論理構造に維持される。

尚、フォトダイオードＰの入力キャパシタＣに電荷が維持されている間に、論理回路の組み替えが生じない場合には、入力キャパシタＣの電荷が完全に放電する前に、同一の論理回路構成情報によりリフレッシュ動作を行う必要がある。しかしながら、リフレッシュ動作間の周期は、一般には数十ミリ秒と比較的長い。そのため、同一の論理回路構成情報によりリフレッシュ動作を行う必要が生じる場合はまれであり、もちろん、そのようなリフレッシュ動作が光再構成可能論理回路１の使用に影響を及ぼすことはない。

このように、構成情報入力回路６において論理回路構成情報を保持するのに、専用の記憶素子を使用することなくフォトダイオードＰの入力キャパシタＣを利用し、動的にリフレッシュ動作を繰り返しながら使用することで、光再構成可能論理回路１の動作に影響を及ぼすことなく、構成情報入力回路６の実装面積を従来に比べて大幅に削減することが可能となる。

〔例１〕
一例として、光再構成可能論理回路１のＶＬＳＩチップを、（表１）に示すような、０．３５μｍのＣＭＯＳ標準プロセスを使って設計した。コア電圧とＩ／Ｏのセル電圧は３．３Ｖに統一した。フォトダイオードＰのセルサイズは２５．５μｍ×２５．５μｍ、プリセット・スイッチング素子Ｍ及び論理出力回路ＤＩＧを含むセルのサイズは４０．５×３３．０μｍとした。フォトダイオードＰは、ｐｎフォトダイオードを使用し、ＮウェルとＰ基板間で構成した。フォトダイオードセルは、二次元上に９９μｍおきに配置した。フォトダイオードＰの総数は６０５とした。このような条件で光再構成可能論理回路１を設計したところ、従来のＯＤＲＧＡの再構成回路の実装面積が６１８．７５μｍ^２であったのに対して、本実施例による再構成回路の実装面積は７４．２５μｍ^２に減少させることができた。（例終わり）

再構成回路の実装面積１は（数１）により定義される。

ここで、Ｐはフォトダイオードの実装面積、Ｒはフリップ・フロップ、ラッチ、インバータ、及び他のトランジスタを含む他の回路部品の実装面識を表す。Ｎはプログラミング素子の数を表す。上記（例１）の設計において、フォトダイオードＰは、ＶＬＳＩ部３と光学部２との間の位置合わせを容易とするために、大きなサイズに設計している。しかしながら、位置合わせ精度を高めれば、このサイズは２５μｍ^２よりも小さくすることができると考えられる。そのとき、Ｐ＜＜Ｒの関係があるため、実装面積Ｉを減少させるにはＲを減少させることが極めて重要となる。

本実施例による光再構成可能論理回路１は、従来のものに比べて、実装面積が１／８以下に縮小される。このサイズは、ゲート密度を増大させるのに極めて有効である。

最後に、出力保持回路１０の動作に関して補足的に説明する。図８は、論理構成可変回路７のリフレッシュ動作の前後における、各クロックと出力保持回路１０の出力値との関係を示したタイミング図である。図８において、再構成クロックは、プリセット制御部１１、照光制御部１２、及びタイマ１３に入力されるクロックを表す。ここでは、出力保持回路１０に入力されるクロックと再構成クロックとは同一のクロックＣＬＯＣＫが用いられている。

時刻ｔ_１からｔ_２の一クロック周期の間に、上述のリフレッシュ動作が行われ、論理構成可変回路７は回路Ａから回路Ｂに再構成される。これにより、時刻ｔ_１からｔ_２の間では、論理構成可変回路７の出力値ＯＵＴは一時的に不確定となる。一方、出力保持回路１０は、クロックＣＬＯＣＫの立ち上がりで、論理構成可変回路７の出力値ＯＵＴを取り込んで保持し、それを入出力回路９へ出力する。従って、時刻ｔ_１におけるクロックＣＬＯＣＫの立ち上がりで、出力保持回路１０は、回路Ａの出力値を保持したまま、時刻ｔ_２までその値を出力し続ける。そして、時刻ｔ_２のクロックＣＬＯＣＫの立ち上がりで、出力保持回路１０は、回路Ｂの出力値を保持し、それを出力する。これにより、時刻ｔ_１からｔ_２の間に、光再構成可能論理回路１の出力値が不確定となることが防止される。

尚、図７では、出力保持回路１０として、ＤＦＦ２５を使用した例を示したが、出力保持回路１０の構成としては、図９に示したような、トランスミッション・ゲート２６とラッチ２７を用いて構成してもよい。

以上のように、本実施例における光再構成可能論理回路１では、従来のＯＲＧＡやＯＤＲＧＡを有していたＶＬＳＩ部の余分なメモリ機能を排除した。すなわち、従来のＯＲＧＡやＯＤＲＧＡは、メモリ機能（ここでいう「メモリ機能」とは、定常的に情報を保持する機能をいい、一時的に保持する機能をいうものではない。）が、光学部とＶＬＳＩ部との両方に重複して存在していた。本実施例の光再構成可能論理回路１では、この重複するＶＬＳＩ部のメモリ機能を取り除いた。そして、光学部から入力される論理回路構成情報を、フォトダイオードの接合容量及び浮遊容量を用いて一時的に保持する方法を採った。そして、フォトダイオードの接合容量及び浮遊容量に保持された論理回路構成情報が、リーク電流により消失する時間よりも短い時間間隔で、リフレッシュ動作を繰り返すことにより、光学部に保持された論理回路構成情報を逐次ＶＬＳＩ部に転写してＶＬＳＩ部の論理回路構成を維持させるようにした。このような動的方法を採用することによって、余分なメモリ機能を取り去り、ＶＬＳＩ部の実装面積を大幅に縮小するこが可能となった。

図１０は、本発明の実施例２に係る光再構成可能論理回路全体の機能構成を表すブロック図である。本実施例の光再構成可能論理回路１’は、基本的には図１に示した光再構成可能論理回路１と同様であるが、ＶＬＳＩ部３において、同様な構成を有する２つの論理構成可変回路７ａ，７ｂを備えており、さらに、出力保持回路１０の代わりに、オープン・コレクタ回路からなる出力回路３０を設けている。また、照光部５は、各論理構成可変回路７ａ，７ｂに対して、それぞれ独立に光信号を入力することが可能とされている。また、照光制御部１２は、同一時刻に、論理構成可変回路７ａ，７ｂのいずれか一方にのみ光信号が照射されるように切り替えながら論理再構成の制御を行う再構成制御手段としても機能する。

図１１は、出力回路３０の構成を表す図である。論理構成可変回路７ａ，７ｂは、論理変数の入出力線が共通となるように、並列に接続されている。出力回路３０は、論理回路７ａ，７ｂの各出力線に対して、オープン・コレクタ回路３１を備えている。

論理構成可変回路７ａ，７ｂには、同一の論理回路構成情報が入力され、同一の論理構成が構築される。

このような構成において、リフレッシュ動作を行う場合、照光制御部１２は、最初に、論理構成可変回路７ａに対して、光学部２により光信号を入力する制御を行う。このとき、論理構成可変回路７ｂには光信号は入力されないため、もとの論理構成を保ったままの状態にある。従って、論理構成可変回路７ａの論理回路が構築されている間は、光再構成可能論理回路１’の出力値は論理構成可変回路７ｂにより保証されている。

論理構成可変回路７ａの論理回路の再構成が終了すると、続いて、照光制御部１２は、光学部２によって、論理構成可変回路７ｂに同一の論理回路構成情報の光信号を入力し、論理構成可変回路７ｂの論理回路の再構成をする制御を行う。このとき、論理構成可変回路７ａには光信号は入力されないため、新たに構築された論理構成を保ったままの状態にある。従って、論理構成可変回路７ｂの論理回路が構築されている間は、光再構成可能論理回路１’の出力値は論理構成可変回路７ａにより保証されている。

このように、本実施例によれば、論理構成可変回路７ａ，７ｂの出力段にオープン・コレクタ回路３１を設け、リフレッシュ動作の際には、何れか一方の論理構成可変回路の構成を保持したまま、他方の論理回路の再構成を行うようにすることで、論理回路のリフレッシュ動作の間に光再構成可能論理回路１’の出力値が不確定となることを防止することができる。

尚、本実施例では、２つの論理構成可変回路７ａ，７ｂを使用してリフレッシュ動作の切り替えを行う構成としたが、３つ以上の論理構成可変回路を使用してリフレッシュ動作の切り替えを行うようにしてもよい。

図１２は、実施例３に係る光再構成可能論理回路１全体の機能構成を表すブロック図である。本実施例の光再構成可能論理回路１は、実施例１の光再構成可能論理回路１（図１参照）と比較すると、出力保持回路１０が省略されている点、論理構成可変回路７が論理構成可変回路７’に置き換えられている点、及び新たにパストランジスタ制御部４０が追加されている点で異なり、他の構成は同様である。論理構成可変回路７’は、図２〜図４で説明した構成は同様であるが、構成情報入力回路６（図５）の構造が実施例１とは異なっている。

実施例１の構成情報入力回路６の構成と本実施例３の構成情報入力回路６の構成との相違を図１３に示す。

図１３（ａ）は、図５（ａ）の構成情報入力回路６をトランジスタレベルで表示したものである。各回路要素の符号は、図５（ａ）と対応している。図１３（ａ）において、中央の一点鎖線よりも左側が構成情報入力回路６を表し、一点鎖線よりも右側は論理構成可変回路７（ゲートアレイ回路）を表す。図１３（ａ）では、論理構成可変回路７については入力バッファ４１のみ記し、他の部分は省略している。このように論理出力回路ＤＩＧは、２個のＰＭＯＳからなる通常のインバータ回路によって構成される。

上述のように、この回路では、論理構成可変回路７の構成情報は、フォトダイオードＰの接合容量である入力キャパシタＣに格納される。図１３（ａ）の構成情報入力回路６の最小構成要素は、フォトダイオードＰとプリセット・スイッチング素子Ｍのみ（論理出力回路ＤＩＧは必要に応じて付加すればよい。）であるため、高ゲート数の光再構成可能論理回路を容易に作ることができるというメリットがある。

図１３（ａ）の構成情報入力回路６を用いた実施例１の光再構成可能論理回路１の再構成手順は次の通りである。まず、プリセット制御部１１によりプリセット信号ｎＰＲＥＳＥＴが一定時間アサートされてプリセット・スイッチング素子Ｍが導通状態となる。これにより、論理構成可変回路７のプログラミング状態は、一旦クリアされる。フォトダイオードＰの接合容量（すなわち入力キャパシタＣ）が完全に充電された後、光学部２から光信号が照射入力される。これにより、各フォトダイオードＰに回路構成情報が書き込まれて入力キャパシタＣに情報が保持される。

この再構成手順が行われている間は、論理構成可変回路７は論理回路が不確定な状態にあるため動作することができないので、論理構成可変回路７は再構成手順が終了するのを待って実行される。図１４は、実施例１に係る光再構成可能論理回路１の再構成操作と論理構成可変回路１の実行とのタイミングを表すタイミング図である。図１４に示すように、論理回路再構成操作と論理構成可変回路７の実行とは並行して行われることはない。光再構成可能論理回路１を動的に再構成されるようなアプリケーションに適用する場合には、このオーバーヘッドは無視することはできない長さとなる。

これに対して、図１３（ｂ）は、実施例３に係る構成情報入力回路６をトランジスタレベルで表示したものである。図１３（ｂ）においても、中央の一点鎖線よりも左側が構成情報入力回路６を表し、一点鎖線よりも右側は論理構成可変回路７（ゲートアレイ回路）を表す。また、論理構成可変回路７については入力バッファ４１のみ記し、他の部分は省略している。図１３（ｂ）を図１３（ａ）と比較すると、本実施例の構成情報入力回路６は、論理出力回路ＤＩＧの出力段に、パストランジスタＭ２を新たに設けたことを特徴としている。パストランジスタＭ２は、構成情報入力回路６から論理構成可変回路７へ回路構成信号を出力するための回路構成信号伝送線４２の導通／遮断を行う。このパストランジスタＭ２のゲート端子には、パストランジスタ制御部４０から出力される構成イネーブル信号（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｅｎａｂｌｅ ｓｉｇｎａｌ）ＣＥが入力される。これにより、パストランジスタ制御部４０の断通は、パストランジスタ制御部４０により制御される。

図１３（ｂ）に示した実施例３に係る構成情報入力回路６は、入力キャパシタＣの回路構成信号を更新する間に、従前の回路構成信号を、回路構成信号伝送線４２乃至回路構成信号伝送線４２が接続された論理構成可変回路７の入力段の寄生容量（以下「出力キャパシタＣ’」という。）に保持させる。論理構成可変回路７の入力段は、通常は、インバータ・ゲート、ＮＡＮＤゲート、トランスミッション・ゲート等によって構成されており、これらの入力段が有する出力キャパシタＣ’は、入力キャパシタＣの回路構成信号を更新する間に従前の回路構成信号を保持させておくのに十分な容量を有する。従って、パストランジスタＭ２を遮断した後に、回路構成信号は出力キャパシタＣ’に保持され、入力キャパシタＣの回路構成信号を更新される間も論理構成可変回路７の論理構成を維持させることができる。

図１５は、実施例３に係る光再構成可能論理回路１の再構成操作と論理構成可変回路７の実行とのタイミングを表すタイミング図である。論理構成可変回路７のプログラミングのための光信号が入力された後、構成イネーブル信号ＣＥが一定時間アサートされることによって、回路構成信号が論理構成可変回路７及び出力キャパシタＣ’に入力される。構成イネーブル信号ＣＥがアサートされるパルス幅は、少なくとも論理構成可変回路７の論理再構成期間より長い幅に設定される。これにより、再構成周期はプリセットｎＰＲＥＳＥＴのパルス幅、光信号の照射期間、及び構成イネーブル信号ＣＥのパルス幅の合計となる。イネーブル信号ＣＥがネゲートされている期間は、光信号の照射期間であっても回路構成情報は出力キャパシタＣ’に保持されるので、論理構成可変回路７の実行と、光再構成可能論理回路１の再構成操作を並行して行うことができるため、動的な再構成とゲートアレイの実行とを加速させることができる。

さらに、図１６に示すように、部分的な再構成を行う回路を容易に構成することができる。図１６において、パストランジスタ付論理出力回路４３は、図１３（ｂ）の論理出力回路ＤＩＧとパストランジスタＭ２とをまとめて表したものである。動的光再構成アレイは１つの光再構成指示回路６ａに対して複数の構成情報入力回路６ｂが並列接続されている。各光再構成指示回路６ａ，６ｂは図１３（ｂ）に示したものと同様の構成である。各光再構成指示回路６ａのプリセット・スイッチング素子Ｍには、プリセット制御部１１からのプリセット信号ｎＰＲＥＳＥＴが入力される。また、各構成情報入力回路６ｂのプリセット・スイッチング素子Ｍには、光再構成指示回路６ａのパストランジスタ付論理出力回路４３の出力が入力される。そして、各構成情報入力回路６ｂのパストランジスタ付論理出力回路４３の出力が回路構成信号として論理構成可変回路７に入力される。

この部分的な再構成を行う動的光再構成アレイの動的な再構成と論理構成可変回路７の実行とのスケジューリングは図１７に示したようになる。図２のそれぞれの論理ブロック１５、スイッチング・マトリックス１６、及びＩ／Ｏブロック１４に、光再構成指示回路６ａが備えられる。各ブロック内の他の各構成情報入力回路６ｂのプリセット信号ｎＰＲＥＳＥＴは、そのブロックの光再構成指示回路６ａによって駆動される。まず、最初に、再構成されるべきであるブロックの光再構成指示回路６ａに光信号が入力される。次に、光信号が照射された光再構成指示回路６ａを含むブロックの回路は再構成される。最後に、再構成されたゲートアレイの回路が実行される。このように、各ブロックごとの操作を図１７のようにパイプライン的に実行することが可能となる。

本発明は、光学的に論理構成の書き換えが可能なプログラマブル論理回路として、種々の電気機器産業において有用である。

Claims (12)

1. 光の照射入力により導通／遮断する光導電デバイスを有し、論理回路構成情報を含む光信号を前記光導電デバイスにより電気的な回路構成信号に変換し出力する構成情報入力回路と、
   前記回路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路と、
   を備えた光再構成可能論理回路において、
   前記光信号から入力される論理回路構成情報を回路構成信号として前記光導電デバイスの非導通状態における端子間の寄生容量（以下「入力キャパシタ」という。）に保持し、保持された前記回路構成信号がリーク放電により消失する前に前記入力キャパシタをプリセットして次の光信号を入力することによって論理回路構成情報を動的に前記入力キャパシタに保持させる制御を行うことを特徴とする光再構成可能論理回路。
2. 前記光導電デバイスは逆方向バイアス接続されたフォトダイオードであることを特徴とする請求項１記載の光再構成可能論理回路。
3. 前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して論理出力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導電デバイスが前記光信号を変換して出力する電気信号を量子化して、回路構成信号として出力することを特徴とする請求項１又は２記載の光再構成可能論理回路。
4. 前記光導電デバイスにプリセット電圧を逆バイアス方向に印加することで、前記入力キャパシタを充電するプリセット制御を行うプリセット制御手段と、
   前記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一定時間オン状態として前記光信号に従って照光される前記光導電デバイスを導通させることで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う照光制御手段と、
   前記照光制御により前記構成情報入力回路に前記論理回路構成情報の書き込みがされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプリセットタイミング信号を出力するタイミング生成手段と、
   を備え、
   前記プリセット制御手段は、前記プリセットタイミング信号が入力された場合に前記プリセット制御を実行することを特徴とする請求項１乃至３の何れか一記載の光再構成可能論理回路。
5. 前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセットされた前記光導電デバイスの端子間電圧がリーク放電により所定の論理閾値以下に降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセットタイミング信号を出力すること
   を特徴とする請求項４記載の光再構成可能論理回路。
6. 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
   前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであること
   を特徴とする請求項４乃至５の何れか一に記載の光再構成可能論理回路。
7. 前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前のタイミングで、前記論理構成可変回路の論理出力値を保持する論理出力保持手段を備えていることを特徴とする請求項３乃至５の何れか一記載の光再構成可能論理回路。
8. 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
   前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであり
   前記論理出力保持手段は、前記プリセット制御手段が前記プリセット信号をアサートする前のタイミングで、前記論理構成可変回路の論理出力値を保持することを特徴とする請求項７記載の光再構成可能論理回路。
9. 前記構成情報入力回路から出力される回路構成信号を前記論理構成可変回路に入力するための回路構成信号伝送線の導通／遮断を行うパストランジスタと、
   前記光信号の照射中は前記パストランジスタを遮断状態とすることにより、前記回路構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線が接続された前記論理構成可変回路の入力回路の寄生容量（以下「出力キャパシタ」という。）に保持する制御を行うパストランジスタ制御手段と
   を備えたことを特徴とする請求項４乃至６の何れか一に記載の光再構成可能論理回路。
10. パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なくとも論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタを導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態とする制御を行うことを特徴とする請求項８に記載の光再構成可能論理回路。
11. 前記構成情報入力回路に対し、前記論理回路構成情報を含む光信号を照射する光信号入力手段を備え、
    前記照光制御手段は、前記光信号入力手段が出力する前記光信号の選択及び照射のオンオフを制御すること
    を特徴とする請求項４乃至１０の何れか一に記載の光再構成可能論理回路。
12. 少なくとも２つの前記論理構成可変回路が、論理変数の入出力端子を共通とするように並列接続されており、
    前記光信号入力手段は、前記各論理構成可変回路に対応する前記構成情報入力回路に対して、独立に論理回路構成情報を含む光信号を入力することが可能なものであり、
    前記論理構成可変回路の出力段に設けられたオープン・コレクタ回路と、
    並列接続された前記各論理構成可変回路のうち、同一時刻に、少なくとも一の前記論理構成可変回路に対応する前記構成情報入力回路には光信号が照射されない状態となるように切り替えながら、前記各論理構成可変回路に対して同一の論理回路構成情報を含む光信号を入力するように前記光信号入力手段の制御を行う再構成制御手段と、
    を備えていることを特徴とする請求項１１記載の光再構成可能論理回路。

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