JP7506097B2 - 量子ビットのための電荷ロック回路及び制御システム - Google Patents

量子ビットのための電荷ロック回路及び制御システム Download PDF

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Description

デジタルプロセッサなどの、電子デバイスで使用される半導体ベースの集積回路は、相補型金属酸化膜半導体（ＣＭＯＳ）技術に基づいたデジタル回路を含む。ＣＭＯＳ技術に基づいた、プロセッサ及び関連するコンポーネントの使用に対する更なるアプローチは、超電導ロジックベースのデバイスの使用である。超電導ロジックベースのデバイスは、量子ビットなどの量子情報を処理するためにも使用され得る。
一態様において、本開示は、量子ビットを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御回路を有する第２パッケージデバイスを更に含んでもよく、第１パッケージデバイスは第２パッケージデバイスへ結合され、制御回路は複数の電荷ロック回路を有し、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合される。
他の態様においては、本開示は、複数の量子ビットゲートを含み、極低温で作動するよう構成された量子デバイスと、極低温で作動するよう構成され、複数の電荷ロック回路を有する制御回路とを有する量子ビットゲート制御システムでの方法であって、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットゲートへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合され、複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを有し、第１電圧量は第２電圧量よりも多い、方法に関係がある。方法は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第１の制御された大きさを有しているパルス信号を有するように、複数の電荷ロック回路の第１サブセットを容量モードで作動させることを含んでもよく、第１の制御された大きさは、入力電圧信号の量と、第１電圧量及び第２電圧量の夫々とに依存する。方法は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第２の制御された大きさを有している信号を有するように、複数の電荷ロック回路の第２サブセットを直接モードで作動させることを更に含んでもよく、第２の制御された大きさは、入力電圧信号と、第１電圧量又は第２電圧量の一方のみとに依存する。
更なる他の態様においては、本開示は、量子ビットゲートを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御回路を更に含んでもよく、制御回路は複数の電荷ロック回路を有し、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合され、複数の電荷ロック回路の夫々は、入力電圧信号を受信する入力端子と、電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子とを有し、制御回路は、複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を供給するよう構成された制御ロジックを更に有する。
別の他の態様においては、本開示は、量子ビットを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御システムを有する第２パッケージデバイスを更に含んでもよく、第１パッケージデバイスは第２パッケージデバイスへ結合される。制御システムは、複数の電荷ロック回路を含んでもよく、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合される。制御システムは、複数の電荷ロック回路のうちの少なくとも１つを選択的に有効にするように、かつ、複数の電荷ロック回路のうちの選択された１つへの少なくとも１つの電圧信号の供給を選択的に有効にするように、少なくとも１つの制御信号を供給するよう構成された有限状態機械を有する制御回路を更に含んでもよい。
他の態様においては、本開示は、量子ビットを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御システムを有する第２パッケージデバイスを更に含んでもよく、第１パッケージデバイスは第２パッケージデバイスへ結合される。制御システムは、複数の電荷ロック回路を含んでもよく、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合される。制御システムは、複数の電荷ロック回路のうちの少なくとも１つを選択的に有効にするように少なくとも１つの制御信号を供給するよう構成された制御ロジックを有する制御回路を更に含んでもよい。
更なる他の態様においては、本開示は、量子ビットを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御システムを有する第２パッケージデバイスを更に含んでもよく、第１パッケージデバイスは第２パッケージデバイスへ結合される。制御システムは、複数の電荷ロック回路を含んでもよく、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合される。制御システムは、少なくとも１つの電圧信号を生成するデジタル－アナログ変換器を更に含んでもよい。制御システムは、複数の電荷ロック回路のうちの少なくとも１つを選択的に有効にするように、かつ、複数の電荷ロック回路のうちの選択された１つへの少なくとも１つの電圧信号の供給を選択的に有効にするように、少なくとも１つの制御信号を供給するよう構成された有限状態機械を有する制御回路を更に含んでもよい。
この概要は、詳細な説明において以下で更に記載される概念の一部を簡潔に紹介するために与えられている。この概要は、請求されている対象の重要な特徴又は必須の特徴を特定することも、請求されている対象の範囲を限定するために使用されることも意図しない。
本開示は、例として説明されており、添付の図面によって限定されない。図面中、同じ参照符号は、同様の要素を示している。図中の要素は、簡潔さ及び明りょうのために表されており、必ずしも実寸通りではない。
一例に従って、量子ビットを制御するシステム１００を示す。 一例に従って、極低温ＣＭＯＳ制御チップ、量子ビットチップ、及び共振器チップを含む共通基板を示す。 一例に従って、高速制御マルチプレキシングに関連した制御システムのブロック図を示す。 一例に従って、制御システムを含む極低温ＣＭＯＳ制御チップの平面図を示す。 一例に従って、電荷ロック高速ゲーティング（ＣＬＦＧ）セルを示す。 図５のＣＬＦＧの動作に関連した例示的な波形６００を示す。 一例に従って、極低温ＣＭＯＳ制御チップ７００に関連した様々なブロックを示す。 一例に従って、極低温ＣＭＯＳ制御チップ７００に関連した様々なブロックを示す。 一例に従って、電荷ロック及び高速ゲーティングのブロック図を示す。 高速ゲーティング回路の例を示す。 一例に従って、ＣＬＦＧセルの動作を制御する有限状態機械を示す。 例示的な極低温ＣＭＯＳ制御チップの部分として、イネーブル信号を生成するために使用され得る例示的なシステムを示す。 例示的な極低温ＣＭＯＳ制御チップの部分として、イネーブル信号を生成するために使用され得る例示的なシステムを示す。 一例に従って、ＣＬＦＧセルアレイを示す。 一例に従って、容量モードで作動するよう構成された例示的なＣＬＦＧセルを示す。 一例に従って、容量モード及び直接モードの両方を含むデュアルモードで作動するよう構成された例示的なＣＬＦＧセルを示す。 図１３及び図１４に示されているＣＬＦＧセルのための信号に関連した例示的な波形を示す。 容量モードでのＣＬＦＧセルのシミュレーションに関連した例示的な波形を示す。 電荷ロックテスト中の例示的な量子ビットデバイスのアクティブエリアの第１ビュー及び第２ビューを示す。 一例に従って、量子ポイントコンタクト（ＱＰＣ）に関連した電圧及び電流の変化の図を示す。 量子ドットによる高速ゲーティング動作のテスト中の極低温ＣＭＯＳ制御チップに対応する例示的な波形を示す。 極低温ＣＭＯＳ制御チップのテスト中の量子ドットを通るリードアウト信号に対応する例示的なリードアウト波形を示す。 一例に従って、ＦＤＳＯＩデジタルデバイスを示す。 一例に従って、ＦＤＳＯＩアナログデバイスを示す。 本開示で記載されるシステムに関連した方法に対応するフローチャートを示す。
本開示で記載される例は、量子ビットを制御システムに関係がある。量子デバイスを制御することは、理想的には、量子デバイスと緊密に統合された極低温で、非常に多くの静的及び動的な電圧信号を生成することを必要とする。本開示で使用されるように、「極低温」（cryogenic temperature(s)）との用語は、３００ケルビン以下の任意の温度を意味する。低温環境が如何なるアクティブな電子機器の電力消費も制限していることを考えると、これは大きな課題である。加えて、大量の電圧信号も量子計算デバイスにおいて量子ビットゲートへ結合される必要がある。これは、量子計算デバイスにおいて量子ビットゲートを駆動するために、潜在的に何千ものワイヤが電圧源へ接続される必要があるからである。更に、従来、量子ビットは、クライオスタットで減衰される大きい信号を生成しなければならない室温のパルス発生器により制御されてきた。この減衰を解消するために必要な電力、更には、ケーブルインピーダンスを駆動するために必要な電力は、量子コンピュータのスケーリングの障害になる。
本開示で記載される例は、量子計算デバイスのための極低温制御回路及びアーキテクチャに関係がある。制御アーキテクチャは、量子ビットプレーンと密に集積されている極低温制御回路を含む集積回路制御チップを含む。例として、制御チップは、量子ビットプレーンにワイヤボンディング又はフリップチップ実装され得る。加えて、制御チップは、電圧バイアスを生成するようキャパシタ（インターコネクトキャパシタンスを含む）に電荷を蓄える。単一のデジタル－アナログ変換器が、各キャパシタでの電荷をセットするために使用されてもよく、電荷は、極低温で、そのような温度での非常に低い漏れ経路によって長い期間保持される。電荷のリフレッシュは、量子ビット操作に見合ったタイムスケールで周期的に行われ得る。減衰により発生する熱に関連した課題は、“電荷シャッフル”回路を配置することによって、つまり、電圧パルスを生成するようキャパシタ間で電荷を移動させることによって、対処される。キャパシタンスは、極低温ＣＭＯＳ制御チップと量子ビットプレーンとの間の緊密な統合により可能な限り低減される。例えば、チップスタックパッケージ化アプローチによる、この緊密な統合は、キャパシタンスを動的に低減することができ、それによって、消費電力に影響を与える。
一例で、極低温ＣＭＯＳ制御チップは、ＦＤＳＯＩ（fully-depleted semiconductor on insulator）プロセスを用いて実装されてもよい。一例で、ＦＤＳＯＩプロセスベースのデバイスは、非ドープゲートチャネルと、超極薄のボディと、ソース、ドレイン、及びゲートの下にある超極薄の埋め込み酸化膜（buried oxide，ＢＯＸ）と、隣接するデバイスからの完全な絶縁層分離とを含むことがある。電荷保存のために使用されるキャパシタは、オンチップデバイスを用いて実装される。各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連した影響を考慮するように閾電圧を動的に設定するために使用され得る。制御チップは、共通のバックゲートバイアスを与えられるドメインに分割されている回路ブロックを含む。別個のバイアスを有するドメインの例は、ｎ型デバイスのための回路ブロック、ｐ型デバイスのための回路ブロック、アナログデバイスのための回路ブロック、及びデジタルデバイスのための回路ブロックを含む。いくつかの例で、異なるバックゲートバイアスが、異なるアスペクト比を有するトランジスタに供給される。
量子ビットプレーンは、約２０ミリケルビン（～２０ｍＫ）で作動し得るトロポロジカルコンピューティング（topological computing）ゲートを含んでもよい。量子計算デバイスは、量子情報、例えば、量子ビットを処理し得る。量子ビットは、光子、電子、ジョセフソン結合、量子ドット、又はヘテロ構造を含む様々な物理システムを用いて実装され得る。量子状態は、スピンの方向、スピンの他の態様、電荷、エネルギ、若しくは量子ビットの部分としての励起段階、又は超電導物質ノトロポジー位相としてエンコードされ得る。例となる量子ビットは、低周波ＤＣ信号（例えば、バイアス電流）又は高周波無線周波数信号（例えば、１０ＧＨｚ信号）のどちらか一方に基づいて、あるいは、それら両方の組み合わせに基づいて、作動し得る。ある例では、マイクロ波信号が、例えば、量子ビット（qubits）の状態を含め、超電導デバイスを制御するために使用されてもよい。量子ビット（qubits）のためのゲートの特定の実装は、高周波マイクロ波信号を必要とすることがある。
図１は、一例に従って、量子ビットを制御するシステム１００を示す。この例では、システム１００は、複数の段を含んでもよく、夫々の段は、異なる温度で作動するよう構成され得る。よって、システム１００は、段１１０，１３０、及び１５０を含み得る。段１１０は、室温（例えば、周囲温度）で、又は４ケルビンと室温との間で作動するよう構成されたコンポーネントを含んでもよい。段１３０は、３００ケルビン以下かつ最高４ケルビンまでで作動するよう構成されたコンポーネントを含んでもよい。段１５０は、約２０ミリケルビン（ｍＫ）で作動するよう構成されたコンポーネントを含んでもよい。段１１０は、マイクロコントローラ１１２（又はマイクロプロセッサ）、デジタル－アナログ変換器（ＤＡＣ）１１４、信号発生器１１６、及び測定デバイス１１８を含み得る。マイクロコントローラ１１２は、量子ビット及びシステム１００の他の局面を制御するよう構成された制御信号を生成し得る。ＤＡＣ１１４は、マイクロコントローラ１１２から（又は他のコンポーネントから）デジタル制御信号を受信し、それらをアナログ形式に変換し得る。アナログ信号は、次いで、必要に応じて、他の段へ伝送されてもよい。信号発生器１１６は、必要に応じて、マイクロ波信号発生器及び他のクロック信号発生器を含んでもよい。測定デバイス１１８は、スペクトラムアナライザなどの器具を含み得る。
引き続き図１を参照して、段１３０は、熱負荷を減らして、室温にあるコンポーネントと２０ミリケルビン（ｍＫ）にあるコンポーネントとの間の効率的な接続を可能にするように、段１１０を段１５０と相互接続するよう構成されたコンポーネントを含み得る。よって、この例では、段１３０は、コンポーネント１３２、インターコネクト１３４、インターコネクト１３６、及びインターコネクト１３８を含み得る。一例で、コンポーネント１３２は、高電子移動度トランジスタ（high-electron-mobility transistor(s)，ＨＥＭＴ）低雑音増幅器として実装されてもよい。インターコネクト１３４、１３６及び１３８は、ニオブ及び銅などの導電体を含むケーブルとして実装されてもよい。導電体は、ポリイミドなどの適切な誘電体を用いてインターコネクト内で絶縁され得る。
依然として図１を参照すると、段１５０は、カプラ１５２、リードアウトマルチプレキシング１５４、高速制御マルチプレキシング１５６、及び量子ビット１６０を含み得る。カプラ１５２は、信号発生器（信号発生器１１６）からの信号をリードアウトマルチプレキシング１５４へ結合し得る。カプラ１５２はまた、如何なる反射信号もコンポーネント１３２へ向け得る。リードアウトマルチプレキシング１５４及び高速制御マルチプレキシング１５６は、単一の制御チップ（時々、低温制御回路と呼ばれる）で実装されてもよい。一例で、リードアウトマルチプレキシング１５４は、サファイアなどの不活性基板上でニオブなどの超伝導材料を用いて実装されてもよい。リードアウトマルチプレキシング１５４チップは、共振器のバンクを形成するように適切なサイズの複数の誘導、容量、及び抵抗素子を含んでもよい。極低温で、共振器回路は、超電導性を示し、高品質係数の共振器を出現させる。これは、効率的な低損失周波数多重化メカニズムをもたらし得る。一例で、極低温ＣＭＯＳ制御チップ（例えば、ＣＭＯＳなどの、半導体技術を用いて製造されたＡＳＩＣ）は、量子ビット（例えば、量子ビット１６０）と同じ基板に実装されてもよく、量子ビットと同じ極低温（例えば、２０ｍＫ）で作動するよう構成されてもよい。
図２は、一例に従って、極低温ＣＭＯＳ制御チップ２１０、量子ビットチップ２５０、及び共振器チップ２８０を含む共通基板２００を示す。極低温ＣＭＯＳ制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２１２及び２１４）により接点パッド（例えば、接点パッド２２２及び２２４）へ結合され得る。極低温ＣＭＯＳ制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２１６及び２１８）により接点パッド（例えば、接点パッド２２６及び２２８）へ更に結合されてもよい。極低温ＣＭＯＳ制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２３０及び２３２）により他の接点（例えば、接点２３４及び２３６）へ更に結合されてもよい。量子ビットチップ２５０は、ワイヤボンド（例えば、ワイヤボンド２５２及び２５４）により接点パッド（例えば、接点パッド２５６及び２５８）へ結合され得る。量子ビットチップ２５０は、ワイヤボンド（例えば、ワイヤボンド２６０及び２６２）により共振器チップ２８０へ結合され得る。共振器チップ２８０は、ワイヤボンド（例えば、ワイヤボンド２８２及び２８４）により接点（例えば、接点２９０及び２９２）へ結合され得る。図２に示されていないが、量子デバイスの不必要な加熱を軽減するために、チップパッケージ化配置はまた、希釈冷凍器の混合チャンバ段に平行に熱接触する金メッキ銅ピラーを分離するよう各チップをセメントで固めることによる熱管理を含んでもよい。この例は、ワイヤボンディングによる制御チップと量子ビットとの間の緊密な統合を示すが、他の技術も使用され得る。例として、制御チップは、量子ビットとともに基板にフリップチップボンディングされてもよい。代替的に、ぱっけーじ・おん・ぱっけーじ、システム・イン・パッケージ、又は他のマルチチップアセンブリも使用され得る。
この例では、極低温ＣＭＯＳ制御チップは、極低温動作に適した本質的に低電力、低漏出のＣＭＯＳプラットフォームである２８ｎｍ－ＦＤＳＯＩ技術で実装され得る。ＦＤＳＯＩのトランジスタは、温度による閾電圧の変化を相殺するようバックゲートバイアスを構成する有用性をもたらし得る。この例となるプラットフォームは、高電圧（１．８Ｖ）セル及び低電圧（１Ｖ）セルを設け、また、例となる制御システムなどの混合信号回路設計での有用な側面である、ｎ型及びｐ型トランジスタ又は回路ブロック全体の個別的なバックゲート制御を可能にする。
図３は、一例に従って、高速制御マルチプレキシング１５６に関連した制御システム３００のブロック図を示す。制御システム３００は、制御チップの部分として組み込まれている電荷ロック及び高速ゲーティング（charge locking and fast gating，ＣＬＦＧ）セル３６０の挙動を制御するために使用され得る。制御システム３００は、シリアル・ペリフェラル・インターフェース（serial peripheral interface，ＳＰＩ）インターフェース３１０、波形メモリ３２０、電圧制御発振器（voltage-controlled oscillator，ＶＣＯ）３３０、クロック選択マルチプレクサ（ＣＳＥＬ）３４０、及び有限状態機械３５０を含み得る。示されるように、ＶＨＯＬＤ、ＶＨＩＧＨ、及びＶＬＯＷを含む３つの異なる電圧レベルがセルに結合され得る。ＣＳＥＬ３４０は、有限状態機械へ供給されるクロック信号を選択するために使用される。有限状態機械及び関連するレジスタに関する更なる詳細は後述される。
一例で、制御システム３００は、極低温ＣＭＯＳ制御チップの部分として実装されてもよい。図４は、一例に従って、制御システム４２０（図３の制御システム３００と同様）を含む極低温ＣＭＯＳ制御チップ４００の平面図を示す。極低温ＣＭＯＳ制御チップ４００は、デジタル及びアナログの両方のブロックを含み得る。この例では、極低温ＣＭＯＳ制御チップ４００は、電荷ロック及び高速ゲーティング（ＣＬＦＧ）セルと、制御システム４２０に対応するコンポーネントとを含み得る。この例では、極低温ＣＭＯＳ制御チップ４００は、ロジック４１０及びＣＬＦＧセルを含み得る。一例で、ロジック４１０は、２つのＦＳＭによりチップの通信、波形メモリ、及び自律運転をもたらす一連の結合されたデジタルロジック回路を含んでもよい。ロジック４１０は制御システム４２０を含んでもよく、制御システム４２０は、発振器４２２と、有限状態機械（ＦＳＭ）及びＳＰＩインターフェース（例えば、ＦＳＭ＋ＳＰＩインターフェース）４２４と、メモリ４２６とを含み得る。発振器４２２は、設定可能な長さ及び周波数分割器を備えたリング発振器として実装されてもよい。ＦＳＭに関する更なる詳細は後述される。メモリ４２６は、任意のパルスパターンが記憶されることを可能にする１２８ビットレジスタとして構成されてもよい。チップの左端及び下端に沿ってタイル上に並べられているのは、量子ビットを制御するために必要な静的及び動的電圧を生成する循環アナログ回路ブロック”ＣＬＦＧ”であってよい。ＣＬＦＧセルは、セル４３２、４３４、４３６及び４３８を含み得る。ここで記載されている例では、ＣＬＦＧセルは単一のダイ上で実現されているが、それらは、一緒にパッケージ化された又は別なふうに相互接続された多数のダイ上で形成されてもよい。図４は、極低温ＣＭＯＳ制御チップ４００の特定の平面図を示すが、チップは異なる平面図を有してもよい。加えて、図４は、特定の様態で配置されている特定の数のコンポーネントを示すが、極低温ＣＭＯＳ制御チップ４００は、異なるように配置されている追加の又はより少ないコンポーネントを含んでもよい。
図５は、一例に従って、ＣＬＦＧセル５００を示す。ＣＬＦＧセル５００は、電荷をロックし、電圧出力を供給するよう構成され得る。各ＣＬＦＧセル５００は、Ｎ個のセルのうちのいずれかに対応し得る。ＣＬＦＧセル５００は、２つの部分、すなわち、静的電圧を出力端子（ＧＡＴＥ＜Ｎ＞と表記）へ結合する部分５１０、及び動的電圧（電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのうちの一方に基づく）を出力端子へ結合する部分５５０を含み得る。ＣＬＦＧセル５００の部分５１０は、信号ＧＬＯＣＫ，Ｎに応答して作動し得るスイッチ５１２を含み得る。この信号は、適切な有限状態機械又は他のタイプ制御ロジック若しくは命令の制御下で供給され得る。スイッチ５１２が閉じられる場合に、電圧ＶＨＯＬＤが、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されたキャパシタの１つのプレートへ結合され得る。ＣＬＦＧセル５００の部分５５０は、スイッチ５５２及びスイッチ５５４を更に含んでもよい。ＣＬＦＧセル５００は、インバータ５５６を更に含んでもよい。ＣＬＦＧセル５００は、これらのスイッチ（スイッチ５５２及びスイッチ５５４）のうちの１つのみが一度に閉じられるように構成され得る。この例では、ＧＦＧ，Ｎと表記されている信号がスイッチ５５２を制御することができ、この信号の反転された信号（例えば、インバータ５５６によって反転される）がスイッチ５５４を制御することができる。このようにして、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されたキャパシタの第２のプレートへ２つのスイッチのうちの一方を介して結合され得る。
引き続き図５を参照して、ＣＰは、極低温ＣＭＯＳ制御チップ及び量子ビットチップにおける配線と、その２つを相互接続するために使用されるワイヤ（又は他のインターコネクト）とによる寄生キャパシタンスの和であってよい。セルは、最初に、外部電圧源をＣＬＦＧセル５００の入力端子（図５ではＩＮと表記）へ接続し、その電位をＶＨＯＬＤに上げるオンチップの有限状態機械（ＦＳＭ）による構成のために選択され得る。この例では、室温のデジタル－アナログ変換器（ＤＡＣ）の単一チャネルがソースとして使用されてもよく、ＦＳＭは、各ＣＬＦＧセルをこの電圧バイアスを有している接点に順次切り替えて、キャパシタにエネルギを与え、それから、キャパシタは、高インピーダンス出力で静的電圧を生成するのに必要な電荷をロックする。回路は、オンチップキャパシタンスＣＰＵＬＳＥ及び寄生キャパシタンスＣＰを組み込む。寄生キャパシタンスＣＰは、量子ビットチップ上のボンドパッド、ボンドワイヤ、及びゲートインターコネクトからの寄与を含む。充電（charge-up）に続いて，スイッチ５１２は、キャパシタ及び量子ビットの電荷を浮遊させたままＦＳＭによって（例えば、ＧＬＯＣＫ，Ｎ信号をデアサートすることによって）開かれる。このロックされた電荷は、その場合に、ＣＬＦＧセル５００が選択解除されたとしても残り、量子ビットデバイスのオフセットバイアスを設定するために使用され得る静的電圧を確立する。図５は、特定の様態で配置されている特定の数のコンポーネントを示すが、ＣＬＦＧセル５００は、異なるように配置されている追加の又はより少ないコンポーネントを含んでもよい。
図６は、ＣＬＦＧセル５００の動作に関連した例示的な波形６００を示す。動的な制御のために、電圧パルスは、ゲートの電位及び量子ビットのエネルギ状態を速やかに変化させることを求められる。そのようなパルスを量子ビットプレーンから遠く離れて生成することは、たとえ電力が開放線路の端で消費されないとしても、生成器がケーブルインピーダンスを駆動しなければならないので、相当のエネルギを必要とする。代替的に、相当な大きさの電圧パルスは、小さいキャパシタンスの局所電荷の再分配によってわずかなエネルギで生成され得る。この例では、この概念が、ＣＬＦＧセル５００の動的な動作を可能にするために利用されている。第２のＦＳＭの制御下で、セルは、パルシングのために選択され、レジスタメモリに格納されている予めロードされたパルスパターンが、スイッチＧＦＧに適用される。
スイッチ５５２及び５５４は、２つの電圧源ＶＨＩＧＨ及びＶＬＯＷの間でキャパシタＣＰＵＬＳＥの下側のプレートを切り替えるように制御され得る。これらの電圧源は、チップの外部にあっても、あるいは、ローカルの予め充電されたキャパシタから導出されてもよい。ＶＬＯＷ又はＶＨＩＧＨに切り替えられたＣＰＵＬＳＥの下側のプレートの電位により、電荷は上側のプレートに誘導され、接地を基準とした出力電圧ＶＯＵＴを変更する。
この例では、パルスの大きさは、ΔＶＰＵＬＳＥ＝（ＣＰＵＬＳＥ／（ＣＰ＋ＣＰＵＬＳＥ））（ＶＨＩＧＨ－ＶＬＯＷ）によって与えられ、消費電力ＰＰＵＬＳＥは、総キャパシタンス、パルス周波数ｆ、及び２つのレベルの電圧によって与えられ、ＰＰＵＬＳＥ＝（（ＣＰ×ＣＰＵＬＳＥ）／（ＣＰ＋ＣＰＵＬＳＥ））（ＶＨＩＧＨ－ＶＬＯＷ）２ｆである。ＣＰ及びＣＰＵＬＳＥは、（ｐＦ）チップスケールキャパシタンスであるから、それらは充電にごくわずかな電力しか必要としない。
図７Ａ及び図７Ｂは、一例に従って、極低温ＣＭＯＳ制御チップ７００に関連した様々なブロックを示す。上述されたように、極低温ＣＭＯＳ制御チップ７００は、アナログ及びデジタルの両方のコンポーネントを含む可能性がある。この例では、極低温ＣＭＯＳ制御チップは、アナログ－デジタル変換器（ＡＤＣ）バッファ７０２、ＡＤＣ７０４、ＡＤＣ ＳＲＡＭ７０６、及びＡＤＣコントロール７０８を含み得る。極低温ＣＭＯＳ制御チップ７００は、クロックドライバ７１０と、マイクロ波生成器７２０と、基準及びバイアス生成器７２２とを更に含んでもよい。これらのコンポーネントは様々なバスを介して結合され得る。各バスは、少なくとも１つの単線を含み得る。図７Ａ及び図７Ｂに示されるように、極低温ＣＭＯＳ制御チップ７００は、クロック信号、様々な電圧、及び制御信号を含む様々な外部信号を受信し得る。示されるように、クロックのいくつかは、外部で生成され、制御チップに関連したピンにより受け取られる。
引き続き図７Ａを参照して、極低温ＣＭＯＳ制御チップ７００は、メイン制御及びレジスタ７３０と、様々な他のブロック７４０とを更に含んでもよい。メイン制御及びレジスタ７３０は、シリアル・ペリフェラル・インターフェース（ＳＰＩ）を含んでもよく、これは、外部プロセッサとの通信を可能にし得る。他のブロック７４０は、サンプル・アンド・ホールド（sample-and-hold，Ｓ＆Ｈ）ブロック７４０、コンパレータ７４４、及び無線周波数（ＲＦ）マルチプレクサ（ＭＵＸ）７４６を含んでもよい。ＲＦ ＭＵＸ７４６は、２つの無線周波数信号（ＲＦＩＮ１及びＲＦＩＮ２）の間の選択を可能にし得る。この例では、メイン制御及びレジスタ７３０のためのアドバンスド・ペリフェラル・ブロック・クロック（advance peripheral block clock，ＡＰＢＣＬＫ）入力と、電荷ロック及び高速ゲーティングブロック７５０のための別個のＡＰＢＣＬＫ入力ピンとが存在する。図７Ｂに示されるように、電荷ロック及び高速ゲーティング７５０については、局所発振器（例えば、ＶＣＯ７５４）へ切り替える能力もある。局所発振器はまた、コンフィグレーションレジスタを通じて分割可能である。ＳＰＩクロック（ＳＣＬＫ）は、ＳＰＩマスタから伝来する。この例では、ＡＰＢＣＬＫとＳＰＩマスタからのＳＣＬＫとの間にはクロック比要件が存在する。一例で、ＡＰＢＣＬＫは、＞＝４×ＳＣＬＫでなければならない。適切なクロッキングを確かにするために、クロックドメイン・クロッシング（clock domain crossing，ＣＤＣ）ロジックが、ＳＣＬＫとＡＰＢＣＬＫとの間に配置され、もう１つのＣＤＣロジックは、ＡＰＢＣＬＫと分割された発振器クロックとの間に配置される。
図７Ｂは、電荷ロック及び高速ゲーティング７５０の態様の一部の図を示す。電荷ロック及び高速ゲーティング７５０は、メイン制御及びレジスタ７５２と、電圧制御発振器（ＶＣＯ）７５４と、ＣＬＦＧセルアレイ７６０とを含み得る。制御及びレジスタ７５２は、ＳＰＩインターフェースを含んでもよい。制御及びレジスタ７５２は、レジスタリード／ライトブロックを含んでもよく、これは、レジスタファイルへ結合され得る。ＶＣＯ７５４は、電荷ロック及び高速ゲーティング７５０の態様の一部による使用のために他のクロック信号を供給するよう構成され得る。ＣＬＦＧセルアレイ７６０は、ＣＬＦＧセル７６３及び７６４を含んでもよく、これらの夫々は、図５のＣＬＦＧセル５００と類似し得る。
図８は、一例に従って、電荷ロック及び高速ゲーティング（ＣＬＦＧ）８００のブロック図を示す。ＣＬＦＧ８００は、レジスタリード／ライトインターフェース８２０へバス（例えば、ＡＰＢ）により結合されているＳＰＩインターフェース８１０を含み得る。レジスタリード／ライトインターフェース８２０は、レジスタ８３０（例えば、レジスタは、レジスタファイルの部分として含まれてもよい）へ結合され得る。ＣＬＦＧ８００は、有限状態機械８４０を更に含んでもよく、有限状態機械８４０は、レジスタから入力を受け、出力信号をＣＬＦＧセルアレイ８８０へ供給するよう構成され得る。ＣＬＦＧセルアレイ８８０は、電圧を量子ビットへ供給し得る。ＣＬＦＧ８００は、発振器８５０、分周器（ＦＤＩＶ）８６０、及びマルチプレクサ８７０を更に含んでもよい。マルチプレクサ８７０は、１つの入力としてＡＰＢクロックを、他の入力として分周器出力を受け取ることができる。このようにして、本例では、有限状態機械は、局所発振器からのクロック信号又はＡＰＢＣＬＫのどちらか一方で実行され得る。クロック制御モジュールは、局所発振器クロックを１から２５５までの整数値に分割するために使用されてもよく、マルチプレクサ８７０は、ＡＰＢＣＬＫと分割された発振器クロックとの間の切り替えを可能にするために使用されてもよい。分割されたクロックに対するデューティサイクル要件はない。クロック制御モジュールのクロック出力は、ＸＣＬＫと呼ばれ、それは、有限状態機械をクロック制御するために使用される。
次の表１は、極低温ＣＭＯＳ制御チップのための信号のいくつか及びそれらの説明をリストアップする：
Figure 0007506097000001
表２は、極低温ＣＭＯＳ制御チップに関連したレジスタのいくつかをリストアップする。レジスタのほとんどの説明は自明であるから、レジスタのほんの一部及びそれらの機能性が、極低温ＣＭＯＳ制御チップの動作を説明するために記載されている。
Figure 0007506097000002
Figure 0007506097000003
Figure 0007506097000004
Figure 0007506097000005
表２は、特定のレジスタ及びそれらの配置を示すが、追加の又はより少ないレジスタが使用されてもよい。加えて、表で提示されている情報は、レジスタに加えて、他のモダリティを介して極低温ＣＭＯＳ制御チップへ通信されてもよい。例として、特別な命令が、レジスタに含まれている情報をエンコードするために使用されてもよい。表２で記載されているレジスタによって有効にされるアーキテクチャは、３２個の電荷ロック高速ゲーティング（ＣＬＦＧ）セルを仮定する。この例では、各ＣＬＦＧセルは、独立してＤＣ充電され得、ＦＧＳＲレジスタに格納されている波形に従って高速パルシングされ得る。この実施において、１２８ビットは４つの３２ビットレジスタ（例えば、レジスタＦＧＳＲ０～３）に格納され得、電荷ロック高速ゲーティングセルのいずれかは、それらのレジスタに格納されているビットパターンに従って高速パルシングされ得る。ビットパターンは、連続して繰り返されることも、あるいは、ＦＳＭの制御下で１回再生することもできる。この実施は、２レベルパルシングに応じるが、マルチレベルパルシングに拡張可能である。この例となるアーキテクチャで、表２に記載されているＲＥＧ＿ＣＴＬ１レジスタは、アクティブにされた有限状態機械によってセルの充電を開始及び完了するために使用される情報を含む。例として、このレジスタのビット８は、いつＦＧＳＲ選択用のカウンタが有効にされて、１２７に達してロールオーバするまでＸＣＬＫクロックのクロック周期ごとにインクリメントされるかを制御する。他の例として、ＲＥＧ＿ＣＴＬ１レジスタのビット４及び５は、完全なＤＣ充電シーケンスが３２個のセルの全てに行われるかどうか、又は選択的なＤＣ充電シーケンスが３２個のセルのサブセットにのみ行われるかどうかを制御する。
図９は、高速ゲーティング回路９００の例を示す。上述されたように、表２の部分として、４つの３２ビットレジスタが高速ゲーティング回路９００の出力を制御し得る。高速ゲーティング回路９００は、カウンタ９１０及びマルチプレクサ９２０を含み得る。マルチプレクサ９２０は、１つの入力としてカウンタ９１０の出力を、他の入力としてレジスタＲＥＧ＿ＣＴＬ＜３＞に対応する値を受け取るよう結合され得る。高速ゲーティング回路９００は、ＡＮＤゲート９３０、マルチプレクサ９４０、及びゲート９５０を更に含んでもよく、これらは、図９に示されるように互いに結合され得る。これらのロジック要素は、図９に示される信号を更に受信し得る。カウンタ９１０は、ＣＬ＿ＦＧ端子での出力であるよう１２８ビット値のビット位置を選択する。この例では、これは１２８対１のＭＵＸである。クロック周期（例えば、図９に示されるクロックＸＣＬＫに対応する）ごとに、カウンタ９１０は１だけインクリメントされる。カウンタ９１０は、０にラップバックし、カウントし続ける。ＲＥＧ＿ＣＴＬ［８］に格納されているビットの値はカウンタ９１０を有効にする。よって、この例では、ＲＥＧ＿ＣＴＬ［８］＝０であるとき、カウンタは０のままであり、インクリメントしない。電荷ロック状態機械がアイドルでない場合には、高速ゲーティング出力ＣＬ＿ＦＧは０である。カウンタは、ＲＥＧ＿ＣＴＬ［８］＝１である限りは、この場合にインクリメントし続ける。
引き続き図９を参照して、一例で、１２８ビットＦＧＳＲを更新し、新しい高速ゲーティングシーケンスを開始するためのプログラミングシーケンスは、次の通りである：（１）カウンタを０に保つようＲＥＧ＿ＣＴＬ［８］をクリアするか、あるいは、ＸＣＬＫを止めるようＲＥＧ＿ＣＴＬ［１］をセットし、（２）新しい値を４つの３２ビットＦＧＳＲレジスタに書き込み、（３）カウンタがインクリメントすることを可能にするようＲＥＧ＿ＣＴＬ［８］をセットするか、あるいは、ＸＣＬＫを再開するようＲＥＧ＿ＣＴＬ［１］をクリアする。一例で、ＦＧ出力もオーバライドされ得る。ＲＥＧ＿ＣＴＬ１［２］＝１であるとき、ＣＬ＿ＦＧ出力はＲＥＧ＿ＣＴＬ１［３］に等しい。図９は、特定の様態で配置されている特定の数のコンポーネントを備えた高速ゲーティング回路９００を示すが、高速ゲーティング回路９００は、異なるように配置されている追加の又はより少ないコンポーネントを含んでもよい。加えて、他の信号が、追加の又はより少ない制御を供給するために使用されてもよい。
図１０は、一例に従って、有限状態機械１０００を示す。この例では、有限状態機械１０００は、２つの有限状態機械ＦＳＭ Ａ及びＦＳＭ Ｂを含む。有限状態機械の夫々は、ＣＬＦＧセル（例えば、ＣＬＦＧセル５００）のＤＣ充電のために構成される。ＦＳＭ Ａは、ＣＬ＿ＥＮレジスタ内のビットに従って有効にされるＣＬＦＧセルのみを同時に充電するよう構成される有限状態機械に対応する。ＦＳＭ Ｂは、ＣＬＦＧアレイ内の全てのＣＬＦＧセル（例えば、３２個のセルを有するＣＬＦＧアレイ内の３２個のセルの全て）を順次充電するよう構成される有限状態機械に対応する。この例では、レジスタに格納されているビット値（例えば、表２に示されているフィールドＢＥＧＩＮ＿ＣＨＲＧに対応する３２ビットレジスタＲＥＧ＿ＣＴＬ１のビット４及び５）は、２つの有限状態機械のうちのどちらがアクティブであるかを決定する。この例では、ＢＥＧＩＮ＿ＣＨＲＧフィールドが００から０１へ遷移する場合に、ＦＳＭ Ａがアクティブにされ、代替的に、ＢＥＧＩＮ＿ＣＨＲＧフィールドが００から１０に遷移する場合に、ＦＳＭ Ｂがアクティブにされる。ＦＳＭ Ａ及びＦＳＭ Ｂの両方からの出力信号は、マルチプレクサ１００２の入力の１つへ結合されるＣＨＲＧ信号として供給される。マルチプレクサ１００２の他の入力は、ＲＥＧ＿ＣＴＬ＜６＞に格納されているビット値（表２に記載）を有する。マルチプレクサ１００２の出力は、大域的なＤＣ充電信号であり、ＣＬ＿ＣＨＲＧと表記される。ビット７（例えば、ＲＥＧ＿ＣＴＬ＜７＞）の値は、ＦＳＭ Ａ及びＦＳＭ Ｂの出力がＤＣ充電信号として供給されるかどうか、又はＤＣ充電信号が表２に記載されるＲＥＧ＿ＣＴＬレジスタのビット６の値であるようユーザ選択されるかどうかを決定する。
引き続き図１０を参照して、アクティブ化されると、ＦＳＭ Ａは、ＩｄｌｅＡ０状態で開始し、ＣＯＵＮＴＤＯＷＮ Ａ状態に移る。この遷移の部分として、ＦＳＭ Ａは、ＣＨＲＧ信号をアサートし、カウントダウンを開始して、有効にされているＣＬＦＧセルをＤＣ充電する。ＦＳＭ Ａの動作全体を通じて、ＣＬ＿ＥＮの値は、ユーザによって前もって指定されたのと同じままである。この例では、ｉ番目のＣＬＦＧセルは、特定のＣＬＦＧセルのための局所イネーブル信号がハイ（例えば、ＣＬ＿ＥＮ＜ｉ＞＝１）である場合に、有効にされる。よって、ＣＨＲＧ信号をゲート制御することによって、局所イネーブル信号は、ＣＬＦＧセルが、それが充電されるよう有効にされる場合にのみ充電される、ことを確かにする。充電の完了後、ＦＳＭ Ａは、アイドル状態ＩｄｌｅＡ１に入る。次の表３は、ＦＳＭ Ａについて図１０で参照された遷移／状態の間の例示的な対応と、ビット及び他の信号の例示的な値とを示す。
Figure 0007506097000006
依然として図１０を参照すると、アクティブ化されると、ＦＳＭ ＢはＳＴＡＲＴ＿ＣＨＲＧ状態に入り、３２個のＣＬＦＧセルが存在すると仮定すると、ＣＬ＿ＥＮ＜３２＞ビットが１にセットされ、他のイネーブルビットの夫々が０にセットされる場合に、３２番目のＣＬＦＧセルの充電を開始する。このプロセスの部分として、ＦＳＭ Ｂは、ＣＯＵＮＴＤＯＷＮ Ｂ状態に入り、ＣＬＦＧセルの順次的な充電に必要なクロック周期（例えば、ＤＣＳＲクロック周期）をカウントダウンする。状態ＳＴＡＲＴ＿ＣＨＲＧ及びＣＯＵＮＴＤＯＷＮ Ｂを除いて、ＦＳＭ Ｂの動作全体を通じて、ＣＬ＿ＥＮの値は、ユーザによって前もって指定されたのと同じままである。ＣＬ＿ＥＮ＜３１＞ビットが１にセットされ、残りのイネーブルビットが０にセットされる場合に、３２番目のＣＬＦＧセルのＤＣ充電は終了し、３１番目のＣＬＦＧセルのＤＣ充電が始まる。この例では、これらのステップは、３２個全てのＣＬＦＧセルが充電されるまで繰り返される。次いで、ＦＳＭ Ｂは、アイドル状態（例えば、ＩｄｌｅＢ１状態）へ移る。次の表４は、ＦＳＭ Ｂについて図１０で参照された遷移／状態の間の例示的な対応と、ビット及び他の信号の例示的な値とを示す。
Figure 0007506097000007
図１０は、特定の様態で作動する特別な有限状態機械を示すが、他の状態機械も使用されてよい。表３及び表４は、具体的なビット及び信号並びに２つの有限状態機械のための各々の値に言及するが、他のビット及び信号並びに各々の値も使用されてよい。加えて、状態機械に関連した機能性は、他のロジック又は命令を用いて達成されてもよい。
図１１Ａ及び図１１Ｂは、例となる極低温ＣＭＯＳ制御チップの部分としてイネーブル信号を生成するために使用され得る例示的なシステム１１００を示す。上記のＦＳＭは、システム１１００とインターフェース接続するために使用されてもよく、システム１１００は、充電されるＣＬＦＧセルを選択するために使用されるイネーブル信号を生成するために使用され得る。この例はまた、制御される必要がある１０２４個のＣＬＦＧセル（３２の行及び３２の列を含む格子状に配置される）が存在すると仮定する。システム１１００は、マスタロジック及びクロック部分１１１０と、行デコーダ１１２０と、列デコーダ１１３０とを含み得る。マスタロジック及びクロック部分１１１０は、メモリコントローラと同様の方法で命令又はコマンドを記憶及び解釈するよう構成された回路及びロジックを含んでもよい。行デコーダ１１２０は、マスタロジック及びクロック部分１１１０から行アドレスを受け取って、Ｒ０からＲ３１と表記されている信号のうちの１つ以上をアサートするよう構成され得る。列デコーダ１１３０は、マスタロジック及びクロック部分１１１０から列アドレスを受け取って、Ｃ０からＣ３１及びＤ０からＤ３１と表記されている信号のうちの１つ以上をアサートするよう構成され得る。
これより図１１Ｂを参照すると、システム１１００は、行デコーダ１１２０及び列デコーダ１１３０によって生成された信号を回路１１４０へ結合するためのバスシステムを更に含んでもよい。回路１１４０は、その出力端子で、ＯＵＴＩ，ＦＧと表記されている信号を生成するよう構成され得る。この信号は、量子ビットゲート１１６０へ結合され得る。回路１１４０は、上述されたＣＬＦＧセルの「直接モード」（direct mode）と類似した実施例である。よって、この例では、回路１１６０は、各々の行（ＲＪ）信号及び各々の列（ＣＩ）信号がハイであり、駆動ライン（Ｄ）信号がハイ又はローである場合に夫々、電圧バスＶＬＦＧ又はＶＨＦＧへ接続され得る。回路１１４０はまた、ＣＬＦＧセル（例えば、図５に示されており、上述されている）のアレイとして実装されてもよい。図１１は、特定の様態で配置されている特定のコンポーネントを有するものとしてシステム１１００を示すが、異なるように配置されているより多い又はより少ないコンポーネントが存在してもよい。
図１２は、一例に従って、ＣＬＦＧセルアレイ１２００を示す。例として、ＣＬＦＧセルアレイ１２００は、図７のＣＬＦＧセルアレイ７６０に対応してもよく、極低温ＣＭＯＳ制御チップの部分として含まれてもよい。この例では、ＣＬＦＧセルアレイ１２００は、３２個のＣＬＦＧセル（例えば、ＣＬＦＧセル１２１０、１２２０、１２３０、１２４０、及び１２５０）を含み得る。これらのＣＬＦＧセルの夫々は、制御又は他のタイプの電圧を量子ビットへ供給するために使用され得るＯＵＴＣＬ信号の１つを生成するよう構成され得る。各ＣＬＦＧセルは、ＣＬ＿ＦＧ、ＣＬ＿ＣＨＲＧ、ＶＩＣＬ、ＶＨＦＧ、及びＶＬＦＧと表記されている信号を受信し得る。これらの信号は、図１３及び図１４を参照して更に詳細に記載される。加えて、これらの信号のうちのいくつかはまた、極低温ＣＭＯＳ制御チップに関連した記載の部分として上述されている。各ＣＬＦＧセルはまた、イネーブル信号（例えば、図１２に示されるＣＬ＿ＥＮ＜０＞、ＣＬ＿ＥＮ＜１＞、ＣＬ＿ＥＮ＜２＞、ＣＬ＿ＥＮ＜３０＞、又はＣＬ＿ＥＮ＜３１＞）を受信し得る。イネーブル信号は、図１０での有限状態機械の記載に関連して上述されたように、選択的又は順次的なＤＣ充電を可能にし得る。図１２に示されるＣＬＦＧセルの夫々はまた、ＥＳＤ回路１２１２、１２２２、１２３２、１２４２、及び１２５２を含む静電放電（ＥＳＤ）回路を含んでもよい。ＣＬＦＧセルは、容量モードでのみ、あるいは、容量モード及び直接モードの両方を含むデュアルモードで、作動し得る。例として、ＣＬＦＧセルアレイ１２００は、３２個のＣＬＦＧセルから成り、そのうちの１６個のＣＬＦＧセルは、容量モードで作動するよう構成され、残りの１６個のＣＬＦＧセルは、直接モードで作動するよう構成される。一例で、各タイプのＣＬＦＧセルの半分はまた、標準のパッド構造による漏れを更に最小限にするように、ＥＳＤ保護が低減されたカスタムのアナログパッドを組み込んでもよい。図１２は、特定の様態で配置されている特定のコンポーネントを有するものとしてＣＬＦＧセルアレイ１２００を示すが、異なるように配置されているより多い又はより少ないコンポーネントが存在してもよい。
図１３は、一例に従って、容量モードで作動するよう構成されたＣＬＦＧセル１３００の例を示す。別なふうに示されない限りは、図１３で言及されている信号は、図５～７Ｂ及び表１、２に関して上述されたのと同じ意味を有している。ＣＬＦＧセル１３００は、図５のＣＬＦＧセル５００と同様にして構成される。ＣＬＦＧセル１３００は、電荷をロックし、そのＣＬＦＧセルに関連した出力端子（ＯＵＴ）で電圧出力を供給するよう構成される。各ＣＬＦＧセル１３００は、Ｎ個のセルのうちのいずれかに対応し得る。動的電圧（ＶＨＦＧ端子により受け取られる電圧（図５ではＶＨＩＧＨと呼ばれる）、又はＶＬＦＧ端子により受け取られる電圧（図５ではＶＬＯＷと呼ばれる）のうちの１つに基づく）が、出力端子へ結合され得る。ＣＬＦＧセル１３００はスイッチ１３１２を含んでもよく、スイッチ１３１２は、ＣＬ＿ＥＮ＜Ｎ＞信号に応答して作動し得る。この信号は、図１０に関して記載される適切な有限状態機械又は他のタイプの制御ロジックの制御下で供給され得る。スイッチ１３１２が閉じられる場合に、信号線ＶＩＣＬ上で入力端子（ＩＮ）を介して受け取られた電圧（図５ではＶＨＯＬＤと呼ばれる）は、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの１つのプレートへ結合され得る。ＣＬＦＧセル１３００は、スイッチ１３１４及びスイッチ１３１６を更に含んでもよい。ＣＬＦＧセル１３００は、インバータ１３１８を更に含んでもよい。ＣＬＦＧセル１３００は、これらのスイッチのうちの１つのみが一度に閉じられるように構成され得る。この例では、ＣＬ＿ＥＮ＜Ｎ＞と表記されている信号が、スイッチ１３１４を制御することができ、この信号の反転されたバージョン（例えば、インバータ１３１８によって反転される）が、スイッチ１３１６を制御することができる。このように、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの第２のプレートへ２つのスイッチのうちの一方により結合され得る。ＣＬＦＧセル１３００は、出力端子（ＯＵＴ）へ結合されたＥＳＤ１３２０を更に含んでもよい。ＣＬＦＧセル１３００は、量子ビットゲートへ供給される出力電圧が図１３に示される容量配置により供給されるので、容量モードでのみ作動する。図１３は、特定の様態で配置されている特定の数のコンポーネントを示すが、ＣＬＦＧセル１３００は、異なるように配置されている追加の又はより少ないコンポーネントを含んでもよい。例として、ＣＬＦＧセル１３００はＥＳＤ１３２０を含まなくてもよい。
図１４は、一例に従って、容量モード及び直接モードの両方を含むデュアルモードで作動するよう構成されたＣＬＦＧセル１４００の例を示す。別なふうに示されない限りは、図１４で言及されている信号は、図５～７Ｂ及び表１、２に関して上述されたのと同じ意味を有している。ＣＬＦＧセル１４００は、電荷をロックし、そのＣＬＦＧセルに関連した出力端子（ＯＵＴ）で電圧出力を供給するよう構成される。各ＣＬＦＧセル１４００は、Ｎ個のセルのうちのいずれかに対応し得る。容量モードにおいて（スイッチ１４１４を介してアサートされるＣＬ＿ＭＯＤＥと表記された信号のアサーションによって有効にされる）、動的電圧（ＶＨＦＧ端子により受け取られる電圧（図５ではＶＨＩＧＨと呼ばれる）、又はＶＬＦＧ端子により受け取られる電圧（図５ではＶＬＯＷと呼ばれる）のうちの１つに基づく）が、出力端子へ結合され得る。ＣＬＦＧセル１４００はスイッチ１４１２を含んでもよく、スイッチ１４１２は、ＣＬ＿ＥＮ＜Ｎ＞信号に応答して作動し得る。この信号は、図１０に関して記載される適切な有限状態機械又は他のタイプの制御ロジックの制御下で供給され得る。スイッチ１４１２が閉じられる場合に、信号線ＶＩＣＬ上で入力端子（ＩＮ）を介して受け取られた電圧（図５ではＶＨＯＬＤと呼ばれる）は、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの１つのプレートへ結合され得る。ＣＬＦＧセル１４００は、スイッチ１４１６及びスイッチ１４１８を更に含んでもよい。ＣＬＦＧセル１４００は、インバータ１４２０を更に含んでもよい。ＣＬＦＧセル１４００は、これらのスイッチ１４１６及び１４１８のうちの１つのみが一度に閉じられるように構成され得る。この例では、ＣＬ＿ＥＮ＜Ｎ＞と表記されている信号が、スイッチ１４１６を制御することができ、この信号の反転されたバージョン（例えば、インバータ１４１０によって反転される）が、スイッチ１４１８を制御することができる。このように、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの第２のプレートへ２つのスイッチのうちの一方により結合され得る。ＣＬ＿ＭＯＤＥ信号がアサートされる場合に、ＣＬＦＧセル１４００は、量子ビットゲートへ供給される出力電圧が図１４に示される容量配置により供給されるので、容量モードで作動する。
引き続き図１４を参照して、ＣＬＦＧセル１４００は、ＣＬ＿ＭＯＤＥ信号がデアサートされる場合に直接モードで作動し得る。よって、ＣＬ＿ＭＯＤＥ信号がデアサートされる場合に、スイッチ１４３４が閉じられ、そして、ＣＬ＿ＥＮ＜Ｎ＞信号のステータスに応じて、スイッチ１４３６又はスイッチ１４３８のどちらか一方が閉じられる。結果として、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、入力端子（ＩＮ）を介したＶＩＮ電圧が結合されるのと同じ端子へ２つのスイッチのうちの一方により結合され得る。ＣＬＦＧセル１４００は、出力端子（ＯＵＴ）へ結合されたＥＳＤ１４５０を更に含んでもよい。図１４は、特定の様態で配置されている特定の数のコンポーネントを示すが、ＣＬＦＧセル１４００は、異なるように配置されている追加の又はより少ないコンポーネントを含んでもよい。例として、ＣＬＦＧセル１４００はＥＳＤ１４５０を含まなくてもよい。
ＣＬＦＧセル１３００及びＣＬＦＧセル１４００の両方の場合に、キャパシタが充電されると、極低温環境での低い漏れは、それらがそれほど頻繁にリフレッシュされる必要がないことを確かにする。ＣＬＦＧセルの夫々は、単一のＤＡＣから電圧を受け取ることができる。単一のＤＡＣ電圧は、ディスプレイをラスタライズするのと同様の技術を用いて全てのＣＬＦＧセル（例えば、上記の例では３２個のＣＬＦＧセル）を充電するために使用され得る。よって、この例では、ＤＡＣ電圧は、ＤＡＣ電圧ラインとキャパシタとの間の経路内のスイッチを閉じることによってキャパシタへ供給され、キャパシタが充電された後で、スイッチは開かれ、ＤＡＣ電圧は、ラウンドロビン方式で次のキャパシタを充電するために使用される。共有されているＤＡＣを使用することによって、ＣＬＦＧセルを含む制御チップと、室温の電子機器と間の入力／出力ラインの数は、大幅に削減される。上述されたように、極低温ＣＭＯＳ制御チップと量子ビットプレーンとの間の相互接続は、ワイヤボンディング、フリップチップボンディング、又は他の低インピーダンスインターコネクト技術により形成される。
図１５は、ＣＬＦＧセル１３００及びＣＬＦＧセル１４００のための信号に関連した例示的な波形１５００を示す。この例では、ＣＬＦＧセル１３００及びＣＬＦＧセル１４００の夫々は、ＸＣＬＫと表記されているクロックに関して作動するものとして示されている。ＣＬ＿ＣＨＲＧ信号は、極低温ＣＭＯＳ制御チップに関連した制御レジスタ（例えば、ＲＥＧ＿ＤＣＳＲ）で指定されているクロック周期（又は他のメトリック）に基づく期間アサートされる。ＣＬ＿ＦＧ制御信号は、電荷シャッフルのために使用される。ＣＬＦＧセル１３００及びＣＬＦＧセル１４００については、この制御信号がハイであるときはいつでも、ＯＵＴＣＬ端子での電圧は、ＶＩＣＬと、ＶＨＧＩＨ電圧とＶＬＯＷ電圧との間の差との間でパルシングする。ＣＬ＿ＦＧ制御信号がローであるときはいつでも、ＣＬＦＧセル１３００及びＣＬＦＧセル１４００は両方ともＤＣモードで作動し、それにより、出力電圧（‘ＤＣモードでのＯＵＴＣＬ’と表記されている波形によって表される）は、キャパシタが最初に（例えば、ＣＬ＿ＣＨＲＧ信号によって）充電される電圧に保持され、それは、リフレッシュがない場合には、時間とともに散逸することになる。‘容量モードでのＯＵＴＣＬ’と表記されている波形は、ＣＬＦＧセル１３００の出力信号を示す。この同じ波形はまた、ＣＬＦＧセル１４００が容量モードで作動する場合に、ＣＬＦＧセル１４００の出力を示す。‘直接モードでのＯＵＴＣＬ’と表記されている波形は、ＣＬＦＧセル１４００が直接モードで作動する場合に、ＣＬＦＧセル１４００の出力信号を示す。それらのモードの夫々は、図１３及び図１４に関連して上述されている。
引き続き図１５を参照して、容量モードでのＣＬＦＧ１４００を使用した高速ゲーティング動作周期は、蓄積キャパシタのＤＣ充電と，その後のパルスの連続とを含む。一例で、ＤＣ充電期間は、ＲＥＧ＿ＤＣＳＲ値によって決定される。パルスの期間及び数は、１２８ビットにセットされるＣＬ＿ＦＧＳＲレジスタ（上記を参照）の内容によって決定される。この例では、このレジスタの内容は、（例えば、波形生成器によって）一度に１つのビットを読み出され、ＣＬ＿ＦＧと表記されている制御信号として適用される。直接駆動モードを使用する場合に、高速ゲーティングはパルスの連続から成り、出力はＶＬＦＧ又はＶＨＦＧへ直接接続される。直接駆動モードでは、充電周期は依然として存在し、ＣＬ＿ＦＧＳＲで“０”の値と同様に振る舞う。これらのモードの夫々は、図１３及び図１４に関連して上述されている。
図１６は、容量モードでのＣＬＦＧセル１４００のシミュレーションに関連した例示的な波形１６００を示す。ＯＵＴＣＬと表記される波形は、容量モードで作動する場合のＣＬＦＧセル１４００のシミュレーションされた出力波形を表す。ＣＬ＿ＥＮと表記される波形はイネーブル信号に対応し、これは、充電のためにＣＬＦＧセルを有効にするために使用される。ＣＬ＿ＣＨＲＧ信号は、ＣＬＦＧセルに関連したキャパシタ（又は複数のキャパシタ）を充電するために使用される。上述されたように、ＣＬ＿ＣＨＲＧ信号は、極低温ＣＭＯＳ制御チップに関連した制御レジスタ（例えば、ＲＥＧ＿ＤＣＳＲ）で指定されているクロック周期（又は他のメトリック）に基づく期間アサートされる。ＣＬＦＧセル１４００については、ＣＬ＿ＦＧ制御信号がハイであるときはいつでも、ＯＵＴＣＬ端子での電圧は、ＶＩＣＬと、ＶＨＧＩＨ電圧とＶＬＯＷ電圧との間の差との間でパルシングする。ＶＩＣＬ電圧は、（上述されたように）ＤＡＣから受け取られ得るＣＬＦＧセルの入力端子での電圧に対応する。ＶＨＩＧＨ電圧は、ＶＨＦＧ端子により受け取られ、波形も、図１６でＶＨＦＧと表記されている。ＶＬＯＷ電圧は、ＶＬＦＧ端子により受け取られ、波形も、図１６でＶＬＦＧと表記されている。
引き続き図１６を参照して、ＯＵＴＣＬ波形の部分１６０２は、ＣＬＦＧセルでのＤＣ電圧（例えば、１．８ボルト）のロックを示す。ＯＵＴＣＬ波形の部分１６０４は、量子ビットのための制御信号として使用され得るパルスを生成するための電圧の高速ゲーティングを示す。部分１６０６は、パルスの生成後のリストアされたロックされたＤＣ電圧を示す。部分１６０８は、ロックされたＤＣ電圧がリフレッシュ又はリストアされない場合のＯＵＴＣＬ端子での電圧を示す。部分１６１０は、部分１６０２でロックされた電圧のレベルとは異なるレベルのＤＣ電圧（例えば、０．６ボルト）のロックを示す。部分１６１２は、量子ビット又は他のそのようなデバイスを制御するためにも使用され得る、異なった大きさを有しているパルスを生成するための電圧の高速ゲーティングを示す。図１６は、矩形パルスを有するものとしてＯＵＴＣＬ波形を示すが、パルスは異なる形状を有してもよい。図１６は、２つの異なる大きさを有しているＯＵＴＣＬ波形を示すが、ＯＵＴＣＬ波形は、大きさにおいて他の変動を有してもよい。同様に、ＯＵＴＣＬ波形のパルシングの周波数も、上記の極低温ＣＭＯＳ制御チップにより制御されてもよい。加えて、ＯＵＴＣＬ波形は、量子ビットゲート又は他のタイプの量子ビットデバイスのための制御信号を生成するように高周波信号、例えば、マイクロ波トーンを変調するために使用されてもよい。
図１７は、電荷ロックテスト中の例示的な量子ビットデバイス１７００のアクティブエリアの第１ビュー１７１０及び第２ビュー１７５０を示す。量子ビットデバイス１７００は、ヒ化ガリウム（ＧａＡｓ）ベースの量子ドットデバイスであってよい。この例では、ビュー１７１０及びビュー１７５０で示されるように、複数の信号が、量子ドットを制御するために使用され得る。上記の極低温ＣＭＯＳ制御チップが、上記のＣＬＦＧセルに関連した容量モード又は直接モードのどちらか一方を用いて制御信号のいずれかを生成するために使用されてもよい。量子ビットを制御する信号は、レフトウォール（ＬＷ）信号、レフトプランジャー（ＬＰ）信号、センターウォール（ＣＷ）信号、ライトプランジャー（ＲＰ）信号、及びライトウォール（ＲＷ）信号を含み得る。量子ビットゲート内の量子ドット１７３０を検知することに関連した追加の信号は、検知ドットトップゲート（ＳＤＴ）、検知ドットプランジャー（ＳＤＰ）、及び検知ドットボトムゲート（ＳＤＢ）を含み得る。この例では、ビュー１７１０に示されるように、制御信号ＬＷ、ＬＰ、ＣＷ、ＲＰ、ＲＷの電位は、プログラムされた有限状態機械に基づいて５つのＣＬＦＧセルを用いてロックされ得る。図１７は、特定の制御信号を有する量子ビットデバイス１７００を示すが、他の制御信号を有している他のタイプの量子ビットデバイスも、上記の極低温ＣＭＯＳ制御チップによって生成された電圧にさらされ得る。
図１８は、一例に従って、量子ポイントコンタクト（quantum point contact，ＱＰＣ）に関連した電圧及び電流の変化の図１８００を示す。グラフ１８１０は、ＱＰＣ電流の経時変化を示す。グラフ１８２０は、ライトウォール電圧の変化に応じたＱＰＣ電流の変化を示す。グラフ１８３０は、極低温ＣＭＯＳ制御チップの保持電圧の経時変化を示す。
図１９は、量子ドットによる高速ゲーティング動作のテスト中の極低温ＣＭＯＳ制御チップに対応する例示的な波形１９００を示す。例となる波形１９１０は、高速ゲーティングが１４０ＫＨｚで実行される場合のリードアウト信号に対応する。例となる波形１９２０は、高速ゲーティングが１．２６ＭＨｚで実行される場合のリードアウト信号に対応する。例となる波形１９３０は、高速ゲーティングが２．４５ＭＨｚで実行される場合のリードアウト信号に対応する。周波数は、分周器を用いて変更可能である。波形は、共通の時間スケールを共有しない。図１９は、波形に関連した電圧パルスの特定のデューティサイクル及び振幅を示すが、デューティサイクル及び振幅は、極低温ＣＭＯＳ制御チップによって変更され得る。これは、有利なことに、室温の器具からの量子ビットゲートの制御の必要性を取り除く。
室温からの量子ビットゲートの制御は、室温で生成された電圧パルスを減衰させる必要があり、その結果、室温の電圧パルスから大量の熱を放散する必要がある。加えて、１メートルの長さ（又はそれ以上）のケーブルの負荷（容量性負荷に関して２００ｐＦを超える５０オーム伝送線路）を扱うために室温からの電圧信号を必要とするのではなく、極低温ＣＭＯＳ制御チップは、フリップチップボンドのキャパシタンスと、制御チップと量子ビットゲートとの間の非常に短いインターコネクトとを扱いさえすればよい。このキャパシタンスは、０．１ｐＦ程度であることができる。これは、極低温ＣＭＯＳ制御チップが、大量の放熱を必要とせずに、数千の量子ビットの状態を制御することを可能にする。加えて、高速ゲーティングによる電力消費は小さいので、制御チップが数千の量子ビットを効率的に管理することが可能になる。量子ビットの制御に必要な電力に関して、一例で、リードアウトクロック周波数が１ＭＨｚにセットされると仮定すると、量子ビットインターコネクトは１ｐＦのキャパシタンスを有し、その場合に、０．１ボルトパルスについての１０００個の量子ビットごとの電力消費は１０μＷである。量子ビットごとに１０個のゲートを考えると、１ｍＷの電力が、１ＭＨｚのクロック周波数では１０，０００個の量子ビットを、あるいは、１０ＭＨｚのクロック周波数では１０００個の量子ビットを制御するために使用され得る。
図２０は、極低温ＣＭＯＳ制御チップのテスト中の量子ドットを通るリードアウト信号に対応する例示的なリードアウト波形２０００を示す。波形２０００は、ＣＬＦＧセル電圧ＶＨＩＧＨ及びＶＬＯＷが量子ドットを制御するためのパルスを生成するために使用され、検知ドットプランジャー（ＳＤＰ）ゲートでの電圧がスイープされる場合に、生成される。波形２０１０は、ＶＨＩＧＨ電圧の変動を示し、波形２０２０は、ＶＬＯＷ電圧の変動を示す。波形２０３０は、ＣＬＦＧセルに適用されるパルスを示す。
上述されたように、一例で、極低温ＣＭＯＳ制御チップは、ＦＤＳＯＩ（fully-depleted semiconductor on insulator）を用いて実装されてもよい。一例で、ＦＤＳＯＩプロセスベースのデバイスは、非ドープゲートチャネルと、超極薄のボディと、ソース、ドレイン、及びゲートの下にある超極薄の埋め込み酸化膜（buried oxide，ＢＯＸ）と、隣接するデバイスからの完全な絶縁層分離とを含むことがある。上述されたように、ＦＤＳＯＩプロセスベースのデバイスは、デジタル及びアナログの両方のデバイス（例えば、トランジスタ又は他のデバイス）を含む可能性がある。図２１は、一例に従って、ＦＤＳＯＩデジタルデバイス２１００を示す。ＦＤＳＯＩデジタルデバイス２１００は、基板２１０２を含み得る。この例では、基板２１０２は、ＳＯＩ（silicon-on-insulator）基板であってよい。ディープｎ－ウェル２１０４は、ｎ型ドーパントを基板にドープすることによって基板２１０２において形成され得る。追加のウェルが、基板２１０２及びディープｎ－ウェル２１０４において形成されてもよい。例として、ｐ－ウェル２１０６及びｎ－ウェル２１０８が形成され得る。次に、いくつかのリソグラフステップを用いて、トランジスタデバイス２１２０及びトランジスタデバイス２１３０が形成され得る。この例では、トランジスタデバイス２１２０は、ボックス２１２６の上にゲートチャネル２１２２が形成されているｐ型トランジスタである。トランジスタデバイス２１２０は、ｐ＋型のソース／ドレイン領域と、ソース／ドレインへの接点Ｓ及びＤとを更に含んでもよい。この例では、トランジスタデバイス２１３０は、ボックス２１３６の上にゲートチャネル２１３２が形成されているｎ型トランジスタである。トランジスタデバイス２１３０は、ｎ＋型のソース／ドレイン領域と、ソース／ドレインへの接点Ｓ及びＤとを更に含んでもよい。電荷保存のために使用されるキャパシタは、そのようなトランジスタデバイスを用いて実装されてもよい。様々なタイプのデバイス及び領域は、誘電体を用いて形成されたシャロートレンチアイソレーション（shallow trench isolation，ＳＴＩ）領域を用いて絶縁され得る。ＦＤＳＯＩデジタルデバイス２１００で形成されるＳＴＩ領域の例には、ＳＴＩ２１５０、ＳＴＩ２１５２、ＳＴＩ２１５４、ＳＴＩ２１５６、ＳＴＩ２１５８、及びＳＴＩ２１６０が含まれる。
引き続き図２１を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連した影響を考慮するように閾電圧を動的に設定するために使用され得る。よって、この例では、ＦＤＳＯＩデジタルデバイス２１００は、ｎ型デバイスのためのＮＢＧ端子を介したバックゲートバイアスと、ｐ型デバイスのためのＰＢＧ端子を介したバックゲートバイアスとを含む。この例では、ＦＤＳＯＩデジタルデバイス２１００が、ｎ型及びｐ型の両方のデバイスのためのバックゲートバイアスを変化させる能力を含む一方で、ｎ型デバイスのバックゲート電圧は、ｐ型デバイスのバックゲート電圧よりも低いことを許されない。
依然として図２１を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、極低温環境でのチップの冷却に関連した影響を考慮するように閾電圧を動的に設定するために使用され得る。トランジスタデバイス及び関連する制御回路は、バックゲートバイアス制御により、トランジスタのデバイスの閾電圧が、トランジスタデバイスの動作温度の非常に大きい変化にもかかわらず調整可能であるように、設計される。極低温ＣＭＯＳ制御チップは、共通のバックゲートバイアスを与えられるドメインに分割されている回路ブロックを含んでもよい。別個のバイアスを有するドメインの例は、ｎ型デバイスのための回路ブロック、ｐ型デバイスのための回路ブロック、アナログデバイスのための回路ブロック、及びデジタルデバイスのための回路ブロックを含む。図２１は、特定の数及びタイプのウェルを含むＦＤＳＯＩデジタルデバイス２１００を示すが、ＦＤＳＯＩデジタルデバイス２１００は、他のタイプの追加の又はより少ないウェルを含んでもよい。加えて、トランジスタデバイスは、プレーナ又は非プレーナであってもよい（例えば、ＦｉｎＦＥＴデバイス）。
図２２は、一例に従って、ＦＤＳＯＩアナログデバイス２２００を示す。ＦＤＳＯＩデジタルデバイス２１００とは異なり、ＦＤＳＯＩアナログデバイス２２００は、独立したバックゲートバイアス制御を含み、ｐ型デバイスのためのバックゲート電圧は、ｎ型トランジスタのためのバックゲート電圧とは無関係に、電圧ＶＤＤより高くされ得る。ＦＤＳＯＩアナログデバイス２２００は基板２２０２を含み得る。この例では、基板２２０２は、ＳＯＩ（silicon-on-insulator）基板であってよい。ディープｎ－ウェル２２０４は、ｎ型ドーパントを基板にドープすることによって基板２２０２において形成され得る。ｐ－ウェル２２０６が、ディープｎ－ウェル２２０４において形成されてもよく、ｎ－ウェル２２０８が、基板２２０２において形成されてもよい。次に、いくつかのリソグラフステップを用いて、トランジスタデバイス２２２０及びトランジスタデバイス２２３０が形成され得る。この例では、トランジスタデバイス２２２０は、ボックス２２２６の上にゲートチャネル２２２２が形成されているｐ型トランジスタである。トランジスタデバイス２２２０は、ｐ＋型のソース／ドレイン領域と、ソース／ドレインへの接点Ｓ及びＤとを更に含んでもよい。この例では、トランジスタデバイス２２３０は、ボックス２２３６の上にゲートチャネル２２３２が形成されているｎ型トランジスタである。トランジスタデバイス２２３０は、ｎ＋型のソース／ドレイン領域と、ソース／ドレインへの接点Ｓ及びＤとを更に含んでもよい。様々なタイプのデバイス及び領域は、誘電体を用いて形成されたシャロートレンチアイソレーション（ＳＴＩ）領域を用いて絶縁され得る。ＦＤＳＯＩアナログデバイス２２００で形成されるＳＴＩ領域の例には、ＳＴＩ２２５０、ＳＴＩ２２５２、ＳＴＩ２２５４、ＳＴＩ２２５６、ＳＴＩ２２５８、ＳＴＩ２２６０、ＳＴＩ２２６２、及びＳＴＩ２２６４が含まれる。
引き続き図２２を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連した影響を考慮するように閾電圧を動的に設定するために使用され得る。よって、この例では、ＦＤＳＯＩアナログデバイス２２００は、ｎ型デバイスのためのＮＢＧ端子を介したバックゲートバイアスと、ｐ型デバイスのためのＰＢＧ端子を介したバックゲートバイアスとを含む。この例では、ＦＤＳＯＩデジタルデバイス２１００とは異なり、ＦＤＳＯＩアナログデバイス２２００は、独立したバックゲートバイアス制御を含み、ｐ型デバイスのためのバックゲート電圧は、ｎ型トランジスタのためのバックゲート電圧とは無関係に、電圧ＶＤＤより高くされ得る。
依然として図２２を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、極低温環境でのチップの冷却に関連した影響を考慮するように閾電圧を動的に設定するために使用され得る。トランジスタデバイス及び関連する制御回路は、バックゲートバイアス制御により、トランジスタのデバイスの閾電圧が、トランジスタデバイスの動作温度の非常に大きい変化にもかかわらず調整可能であるように、設計される。いくつかの例で、異なるバックゲートバイアスが、異なるアスペクト比を有するトランジスタについて供給される。図２２は、特定の数及びタイプのウェルを含むＦＤＳＯＩアナログデバイス２２００を示すが、ＦＤＳＯＩアナログデバイス２２００は、他のタイプの追加の又はより少ないウェルを含んでもよい。加えて、トランジスタデバイスは、プレーナ又は非プレーナであってもよい（例えば、ＦｉｎＦＥＴデバイス）。
一例として極低温ＣＭＯＳ制御チップで、ＦＤＳＯＩデジタルデバイス２１００は、ロー値の電圧とハイ値の電圧との間の差のみを必要とし、中間値に関係しない回路ブロックの部分として使用され得る。ＦＤＳＯＩデジタルデバイス２１００は、ＦＤＳＯＩアナログデバイス２２００よりも占有する面積が少ないので、感度が高すぎない限りは回路のほとんどでそれを使用することが有利である。一例で、ＦＤＳＯＩアナログデバイス２２００のみが、ｎ型及びｐ型デバイスの両方のための独立したバックゲートバイアス制御と、これらのデバイスのアスペクト比に基づく独立したバックゲートバイアス制御とが存在するように、製造される。上述されたように、極低温ＣＭＯＳ制御チップは、各ドメインが複数のトランジスタデバイスを含むが、共通のバックゲートバイアスを共有しないように、ドメインに分割されてもよい。一例で、ｎ型デバイスとｐ型デバイスとの組み合わせと、各タイプのデバイスに関連した異なるアスペクト比とに基づいて、８つのドメインが存在し得る。
図２３は、本開示で記載されるシステムに関連した方法に対応するフローチャート２３００を示す。一例で、量子ビットゲートを制御するシステムは、複数の量子ビットゲートを含む量子デバイスを含み得る。このとき、量子デバイスは、極低温で作動するよう構成される。例として、量子デバイスは、図１の量子ビット１６０に対応してもよい。システムは、極低温で作動するよう構成された制御回路を更に含んでもよく、制御回路は、複数の電荷ロック回路を有する。例として、制御回路は、上記の極低温ＣＭＯＳ制御チップに含まれている回路に対応してもよい。複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットゲートへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合され得る。このとき、複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを有し、第１電圧量は第２電圧量よりも多い。例として、電荷ロック回路は、ＣＬＦＧセル３６０の部分として含まれてもよい。各電荷ロック回路は、上記のＣＬＦＧセル５００、ＣＬＦＧセル１３００、又はＣＬＦＧセル１４００のうちのいずれかに対応してもよい。
ステップ２３１０は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第１の制御された大きさを有しているパルス信号を有するように、複数の電荷ロック回路の第１サブセットを容量モードで作動させることを含み得る。このとき、第１の制御された大きさは、入力電圧信号の量と、第１電圧量及び第２電圧量の夫々とに依存する。一例で、このステップは、ＣＬＦＧセル１３００の動作に関係してもよい。上述されたように、ＣＬＦＧセル１３００は、ＣＬ＿ＥＮ＜Ｎ＞に応答して作動し得るスイッチ１３１２を含み得る。この信号は、図１０に関連して記載されている適切な有限状態機械又は他のタイプのロジックの制御下で供給され得る。スイッチ１３１２が閉じられる場合に、信号線ＶＩＣＬ上で入力端子（ＩＮ）を介して受け取られた電圧（図５ではＶＨＯＬＤと呼ばれる）は、チップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの１つのプレートへ結合され得る。ＣＬＦＧセル１３００は、スイッチ１３１４及びスイッチ１３１６を更に含んでもよい。ＣＬＦＧセル１３００は、インバータ１３１８を更に含んでもよい。ＣＬＦＧセル１３００は、これらのスイッチのうちの１つのみが一度に閉じられるように構成され得る。この例では、ＣＬ＿ＥＮ＜Ｎ＞と表記されている信号が、スイッチ１３１４を制御することができ、この信号の反転されたバージョン（例えば、インバータ１３１８によって反転される）が、スイッチ１３１６を制御することができる。このように、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、オンチップキャパシタンスに相当するＣＰＵＬＳＥ，Ｎと表記されているキャパシタの第２のプレートへ２つのスイッチのうちの一方により結合され得る。
ステップ２３２０は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第２の制御された大きさを有している信号を有するように、複数の電荷ロック回路の第２サブセットを直接モードで作動させることを含み得る。このとき、第２の制御された大きさは、入力電圧信号と、第１電圧量又は第２電圧量の一方のみとに依存する。一例で、このステップは、ＣＬＦＧセル１４００の動作に関係してもよい。上述されたように、ＣＬＦＧセル１４００は、ＣＬ＿ＭＯＤＥ信号がデアサートされる場合に直接モードで作動し得る。よって、ＣＬ＿ＭＯＤＥ信号がデアサートされる場合に、スイッチ１４３４が閉じられ、そして、ＣＬ＿ＥＮ＜Ｎ＞信号のステータスに応じて、スイッチ１４３６又はスイッチ１４３８のどちらか一方が閉じられる。結果として、一度に、電圧ＶＨＩＧＨ又は電圧ＶＬＯＷのどちらか一方が、入力端子（ＩＮ）を介したＶＩＮ電圧が結合されるのと同じ端子へ２つのスイッチのうちの一方により結合され得る。
まとめると、一態様において、本開示は、量子ビットゲートを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御回路を有する第２パッケージデバイスを更に含んでもよく、第１パッケージデバイスは第２パッケージデバイスへ結合され、制御回路は複数の電荷ロック回路を有し、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合される。
複数の電荷ロック回路の夫々は、入力電圧信号を受信する入力端子と、電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子とを有し得る。複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを備えるキャパシタを更に有してもよく、第１電圧量は第２電圧量よりも多い。
複数の電荷ロック回路の夫々は、制御された大きさを有しているパルス信号として電圧信号を生成するよう構成され得、制御された大きさは、少なくとも第１電圧量及び第２電圧量に依存する。複数の電荷ロック回路の少なくともサブセットは、直接モード又は容量モードのうちの一方で作動するよう構成され得る。複数の電荷ロック回路の少なくともサブセットの中の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを備えるキャパシタを有してもよく、第１電圧量は第２電圧量よりも多い。キャパシタは、直接モード中には充電されなくてもよい。キャパシタは、容量モード中に充電され得る。
複数の電荷ロック回路の夫々は、複数のトランジスタデバイスを有してもよく、複数のトランジスタの少なくともサブセットの中の夫々は、バックゲートバイアス端子を含み得る。バックゲートバイアス端子は、各々のトランジスタに関連した閾電圧を変えるための電圧を受けるよう構成され得る。制御回路は、複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を制御するよう構成された制御ロジックを更に有してもよい。
他の態様においては、本開示は、複数の量子ビットゲートを含み、極低温で作動するよう構成された量子デバイスと、極低温で作動するよう構成され、複数の電荷ロック回路を有する制御回路とを有する量子ビットゲート制御システムでの方法であって、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットゲートへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合され、複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを有し、第１電圧量は第２電圧量よりも多い、方法に関係がある。方法は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第１の制御された大きさを有しているパルス信号を有するように、複数の電荷ロック回路の第１サブセットを容量モードで作動させることを含んでもよく、第１の制御された大きさは、入力電圧信号の量と、第１電圧量及び第２電圧量の夫々とに依存する。方法は、少なくとも１つの量子ビットゲートへ出力される電圧信号が、第２の制御された大きさを有している信号を有するように、複数の電荷ロック回路の第２サブセットを直接モードで作動させることを更に含んでもよく、第２の制御された大きさは、入力電圧信号と、第１電圧量又は第２電圧量の一方のみとに依存する。
制御回路は、複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を制御するよう構成された制御ロジックを更に有してもよい。複数の電荷ロック回路の夫々は、複数のトランジスタデバイスを有してもよく、複数のトランジスタの少なくともサブセットの中の夫々は、バックゲートバイアス端子を含む。バックゲートバイアス端子は、各々のトランジスタに関連した閾電圧を変えるための電圧を受けるよう構成されてもよい。
更なる他の態様においては、本開示は、量子ビットゲートを制御するシステムに関係がある。システムは、複数の量子ビットゲートを含む量子デバイスを含んでもよく、量子デバイスは極低温で作動するよう構成される。システムは、極低温で作動するよう構成された制御回路を更に含んでもよく、制御回路は複数の電荷ロック回路を有し、複数の電荷ロック回路の夫々は、複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットへ供給するよう構成されるように、インターコネクトにより複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートへ結合され、複数の電荷ロック回路の夫々は、入力電圧信号を受信する入力端子と、電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子とを有し、制御回路は、複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を供給するよう構成された制御ロジックを更に有する。
複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを備えたキャパシタを更に有してもよく、第１電圧量は第２電圧量よりも多く、複数の電荷ロック回路の夫々は、制御された大きさを有しているパルスとして電圧信号を生成するよう構成され、制御された大きさは、第１電圧量及び第２電圧量に少なくとも依存する。
複数の電荷ロック回路の少なくともサブセットは、直接モード又は容量モードのうちの一方で作動するよう構成され得、複数の電荷ロック回路の少なくともサブセットの中の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを有し、第１電圧量は第２電圧量よりも多い。キャパシタは、直接モード中には充電されなくてもよい。キャパシタは、容量モード中に充電され得る。
本明細書で示されている方法、モジュール、及びコンポーネントは例示にすぎない、ことが理解されるべきである。例えば、限定無しに、デバイスの実例となるタイプには、フィールド・プログラマブル・ゲート・アレイ（Field-Programmable Gate Arrays，ＦＰＧＡ）、特定用途向け集積回路（Application-Specific Integrated Circuits，ＡＳＩＣ）、特定用途向け標準製品（Application-Specific Standard Products，ＡＳＳＰ）、システム・オン・チップシステム（System-on-a-Chip systems，ＳＯＣ）、コンプレックス・プログラマブル・ロジック・デバイス（Complex Programmable Logic Devices，ＣＰＬＤ）などがある。
加えて、抽象的であるが依然として明確な意味で、同じ機能を達成するためのコンポーネントの任意の配置は、所望の機能が達成されるように効果的に「関連付け」られる。従って、特定の機能を実現するためにここで組み合わされた任意の２つのコンポーネントは、アーキテクチャ又は中間コンポーネントに関係なく、所望の機能が実現されるように互いに「関連付けられている」と見なすことができる。同様に、そのように関連付けられた任意の２つのコンポーネントは、互いに「動作可能に接続」又は「結合」されて、目的の機能を実現していると見なすこともできる。
更に、当業者であれば、上記の動作の機能の間の境界は単に実例である、と認識するだろう。複数の動作の機能は、単一の動作にまとめられてもよく、かつ／あるいは、単一の動作の機能は、追加の動作に分配されてもよい。更に、代替の実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序は、様々な他の実施形態では変更されてもよい。
本開示は具体例を与えているが、様々な改良及び変更が、以下で特許請求の範囲において示されている本開示の範囲から逸脱せずに行われ得る。従って、明細書及び図は、限定の意味ではなく、例示の意味で見なされるべきであり、全てのそのような改良は、本開示の範囲内に含まれることが意図される。具体例に関連して本明細書で記載されている如何なる利点、効果、又は問題の解決法も、いずれかの又は全ての請求項の重要な、必要な、又は必須の特徴として解釈されることを意図されない。
更に、数を限定されてない要素は、それが１つ以上存在するものとして解釈されるべきである。また、特許請求の範囲中での「少なくとも１つ」及び「１つ以上」などの導入句の使用は、同じ請求項が導入句「１つ以上」又は「少なくとも１つ」及び“a”又は“an”などの不定冠詞を含む場合でさえ、不定冠詞“a”又は“an”による他の請求項要素の導入が、そのような導入されている請求項要素を含む如何なる特定の請求項も、そのような要素を１つしか含まない発明に限定する、ことを暗示していると解釈されるべきではない。
別段述べられない限りは、「第１」及び「第２」などの用語は、そのような用語が記載する要素どうしを任意に区別するために使用される。よって、これの用語は、そのような要素の時間的な又は他の優先順位を示すことを必ずしも意図されない。

Claims (12)

  1. 量子ビットゲートを制御するシステムであって、
    複数の量子ビットゲートを含む量子デバイスを有する第１パッケージデバイスであり、前記量子デバイスが極低温で作動するよう構成される、前記第１パッケージデバイスと、
    前記極低温で作動するよう構成された制御回路を有する第２パッケージデバイスと
    を有し、
    前記第１パッケージデバイスは、前記第２パッケージデバイスへ結合され、
    前記制御回路は、複数の電荷ロック回路を有し、該複数の電荷ロック回路の夫々は、該複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットゲートへ供給するよう構成されるように、インターコネクトにより前記複数の量子ビットゲートのうちの前記少なくとも１つの量子ビットゲートへ結合され、
    前記複数の電荷ロック回路の夫々は、入力電圧信号を受信する入力端子と、前記電圧信号を前記少なくとも１つの量子ビットゲートへ選択的に供給する出力端子とを有し、
    前記複数の電荷ロック回路の夫々は、前記入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを備えるキャパシタを更に有し、前記第１電圧量は、前記第２電圧量よりも多い、
    システム。
  2. 前記複数の電荷ロック回路の夫々は、制御された大きさを有しているパルス信号として前記電圧信号を生成するよう構成され、
    前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する、
    請求項１に記載のシステム。
  3. 前記複数の電荷ロック回路の少なくともサブセットは、直接モード又は容量モードのうちの一方で作動するよう構成される、
    請求項１に記載のシステム。
  4. 前記キャパシタは、前記直接モード中には充電されない、
    請求項３に記載のシステム。
  5. 前記キャパシタは、前記容量モード中に充電される、
    請求項３に記載のシステム。
  6. 前記複数の電荷ロック回路の夫々は、複数のトランジスタデバイスを有し、該複数のトランジスタデバイスの少なくともサブセットの中の夫々は、バックゲートバイアス端子を含む、
    請求項１に記載のシステム。
  7. 前記バックゲートバイアス端子は、各々のトランジスタデバイスに関連した閾電圧を変えるための電圧を受けるよう構成される、
    請求項６に記載のシステム。
  8. 前記制御回路は、前記複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を制御するよう構成された制御ロジックを更に有する、
    請求項１に記載のシステム。
  9. 複数の量子ビットゲートを含み、極低温で作動するよう構成された量子デバイスと、前記極低温で作動するよう構成され、複数の電荷ロック回路を有する制御回路とを有する量子ビットゲート制御システムでの方法であって、前記複数の電荷ロック回路の夫々は、該複数の電荷ロック回路の夫々が電圧信号を少なくとも１つの量子ビットゲートへ供給するよう構成されるように、インターコネクトにより前記複数の量子ビットゲートのうちの前記少なくとも１つの量子ビットゲートへ結合され、前記複数の電荷ロック回路の夫々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受け取る第２端子とを有し、前記第１電圧量は前記第２電圧量よりも多い、前記方法において、
    前記少なくとも１つの量子ビットゲートへ出力される前記電圧信号が、第１の制御された大きさを有しているパルス信号を有するように、前記複数の電荷ロック回路の第１サブセットを容量モードで作動させることであり、前記第１の制御された大きさは、前記入力電圧信号の量と、前記第１電圧量及び前記第２電圧量の夫々とに依存する、ことと、
    前記少なくとも１つの量子ビットゲートへ出力される前記電圧信号が、第２の制御された大きさを有している信号を有するように、前記複数の電荷ロック回路の第２サブセットを直接モードで作動させることであり、前記第２の制御された大きさは、前記入力電圧信号と、前記第１電圧量又は前記第２電圧量の一方のみとに依存する、ことと
    を有する方法。
  10. 前記制御回路は、前記複数の電荷ロック回路の夫々に関連した少なくとも１つの制御信号を制御するよう構成された制御ロジックを更に有する、
    請求項９に記載の方法。
  11. 前記複数の電荷ロック回路の夫々は、複数のトランジスタデバイスを有し、該複数のトランジスタデバイスの少なくともサブセットの中の夫々は、バックゲートバイアス端子を含む、
    請求項９に記載の方法。
  12. 前記バックゲートバイアス端子は、各々のトランジスタデバイスに関連した閾電圧を変えるための電圧を受けるよう構成される、
    請求項１１に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11838022B2 (en) * 2019-06-17 2023-12-05 Microsoft Technology Licensing, Llc Cryogenic-CMOS interface for controlling qubits
EP3754809B1 (en) * 2019-06-18 2022-03-16 Nxp B.V. Power management
AU2022322054A1 (en) * 2021-08-06 2024-03-21 Oxford University Innovation Limited A charge-locking circuit and method
US11816062B2 (en) 2021-11-04 2023-11-14 International Business Machines Corporation Control unit for qubits
WO2023157179A1 (ja) * 2022-02-17 2023-08-24 富士通株式会社 情報処理装置、周波数調整方法及び周波数調整プログラム
WO2023196707A1 (en) * 2022-04-08 2023-10-12 Massachusetts Institute Of Technology Scalable control of quantum bits using baseband pulsing
CN115470916B (zh) * 2022-06-16 2024-06-14 本源量子计算科技（合肥）股份有限公司 量子器件、量子器件封装装置及量子计算机系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090015317A1 (en) 2007-07-13 2009-01-15 Divincenzo David Peter Methods and systems for controlling qubits

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3593296A4 (en) * 2017-03-10 2021-05-19 Rigetti & Co., Inc. PLANNING EVENTS IN A HYBRID COMPUTING SYSTEM
WO2020055450A1 (en) * 2018-09-10 2020-03-19 Google Llc Qubit control electronics
US20190042973A1 (en) * 2018-09-27 2019-02-07 Xiang Zou Apparatus and method for arbitrary qubit rotation
US11838022B2 (en) 2019-06-17 2023-12-05 Microsoft Technology Licensing, Llc Cryogenic-CMOS interface for controlling qubits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090015317A1 (en) 2007-07-13 2009-01-15 Divincenzo David Peter Methods and systems for controlling qubits

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
EKANAYAKE, S. Ramesh et al.，"Quantum bit controller and observer circuits in SOS-CMOS technology for gigahertz low-temperature operation"，7th IEEE Conference on Nanotechnology [online]，IEEE，2007年，［2024年01月22日検索］，インターネット＜ＵＲＬ：https://ieeexplore.ieee.org/document/4601417＞，DOI: 10.1109/NANO.2007.4601417
PUDDY, R. K. et al.，"Multiplexed Charge-locking Device for Large Arrays of Quantum Devices"，Applied Physics Letters [online]，Vol. 107，No. 143501，AIP Publishing，2015年，［2024年01月22日検索］，インターネット＜ＵＲＬ：https://pubs.aip.org/aip/apl/article/107/14/143501/29586/Multiplexed-charge-locking-device-for-large-arrays＞
VAN DER PLOEG, S. H. W. et al.，"Controllable coupling of superconducting flux qubits"，arXiv [online]，2007年，［2024年01月22日検索］，インターネット＜ＵＲＬ：https://arxiv.org/abs/cond-mat/0605588v3＞，0605588v3

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