CN114551599A - 逻辑和存储功能可重构的铁电晶体管器件及其制备方法 - Google Patents
逻辑和存储功能可重构的铁电晶体管器件及其制备方法 Download PDFInfo
- Publication number
- CN114551599A CN114551599A CN202210133665.4A CN202210133665A CN114551599A CN 114551599 A CN114551599 A CN 114551599A CN 202210133665 A CN202210133665 A CN 202210133665A CN 114551599 A CN114551599 A CN 114551599A
- Authority
- CN
- China
- Prior art keywords
- transistor
- ferroelectric
- gate
- electrode
- ferroelectric transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006386 memory function Effects 0.000 title claims abstract description 31
- 238000002360 preparation method Methods 0.000 title description 4
- 230000006870 function Effects 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 39
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 21
- 238000001259 photo etching Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000001465 metallisation Methods 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 15
- 238000000231 atomic layer deposition Methods 0.000 claims description 13
- 230000010354 integration Effects 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000005621 ferroelectricity Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 238000011982 device technology Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 230000001988 toxicity Effects 0.000 description 1
- 231100000419 toxicity Toxicity 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种逻辑和存储功能可重构的铁电晶体管器件，包括控制晶体管和铁电晶体管，所述控制晶体管和铁电晶体管连接；通过调整所述控晶体管，进行所述铁电晶体管的逻辑功能和存储功能的重构。本发明的一种逻辑和存储功能可重构的铁电晶体管，通过设置输铁电晶体管栅极状态和存储状态，可实现输出状态在或非门和反相器之间的重构。
Description
技术领域
本发明涉及集成电路器件技术领域，具体地，涉及一种逻辑和存储功能可重构的铁电晶体管器件及其制备方法。
背景技术
集成电路带来了现代信息技术的革命，几十年来，其发展一直遵循摩尔定律，然而随着器件集成到纳米尺度，传统器件性能逐渐逼近物理极限，摩尔定律时代即将结束。后摩尔定律时代亟需以新材料、新结构、新原理为主要特征的新型微纳电子器件技术，为集成电路继续发展提供新的思路和途径。目前，以下四个方面的协同创新是后摩尔时代电子器件技术的主流和重点：1)超越玻尔兹曼限制的晶体管器件技术；2)超越SRAM和DRAM的信息存储材料和器件技术；3)逻辑、存储等器件的三维集成技术；4)高性能异质集成技术。目前，已提出了几种新型晶体管概念用以突破玻尔兹曼限制，包括基于铁电材料的负电容晶体管、基于PN结的隧穿晶体管、基于金属-绝缘相变材料的相变晶体管等；几种基于新型材料的存储器件也已被提出可实现高密度非挥发存储，包括阻变存储器、相变存储器、自旋电子存储器、铁电存储器和铁电晶体管等。
其中铁电晶体管在后摩尔时代计算和存储技术两方面都展示了潜在的应用前景。铁电晶体管的概念提出已有五十多年，2008年提出与其结构相近的负电容晶体管，使其功能从高性能存储拓展到了高能效计算；2011在CMOS工艺中已成熟应用的高k介质材料HfO2铁电性质的发现使得限制该器件结构应用的关键难题(如与CMOS工艺的兼容性、可集成性以及有毒性等)得以本质性地解决。此外，二者在各自的应用领域都具有比其它器件概念更显著的优点：譬如负电容晶体管不仅可以超越玻尔兹曼限制，而且可以提高开电流，从而实现高性能低功耗逻辑运算，这对于其它器件概念如隧穿晶体管而言难以实现；又如铁电晶体管仅仅通过1T结构就可以实现非挥发存储而且是电场控制器件，比其它1T1C或1T1R的铁电存储器件具有更高的集成密度、更低的能耗，且是非破坏性读取。基于以上优势，二者分别在高能效CMOS技术和高密度非挥发存储技术领域蕴含着巨大的应用潜力。
然而铁电晶体管在逻辑、存储等器件的三维集成技术以及高性能异质集成技术方面尚未有探索和研究。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种逻辑和存储功能可重构的铁电晶体管及其制备方法。
根据本发明的一个方面，提供一种逻辑和存储功能可重构的铁电晶体管器件，包括控制晶体管和铁电晶体管，所述控制晶体管和铁电晶体管连接；通过调整所述控制晶体管，进行所述铁电晶体管的逻辑功能和存储功能的重构。
优选地，所述铁电晶体管为带有内部电极的双栅铁电晶体管，其内部第一栅极及以下部分为包括金属、绝缘层和半导体的晶体管，所述内部第一栅极以上部分包括绝缘层和外部第二栅极；所述控制晶体管的源漏电极分别与所述铁电晶体管的内部第一栅极和外部第二栅极连接。
优选地，所述控制晶体管的源电极与所述双栅铁电晶体管的外部第二栅极相连，所述漏电极与所述内部第一栅极相连；所述控制晶体管的外部第二栅极为低电平时，其处于关态时，所述漏电极和源电极断开，所述内部第一栅极为高电平，所述双栅铁电晶体管为逻辑晶体管，实现逻辑功能；所述控制晶体管的外部第二栅极为高电平时，所述漏电极和源电极连接，所述内部第一栅极为高电平，所述内部栅极浮动，所述双栅铁电晶体管为铁电存储晶体管，实现存储功能。
优选地，所述铁电晶体管为带有内部电极的双栅铁电晶体管，其内部第一栅极及以下部分为包括金属、铁电层、绝缘层和半导体的晶体管，所述内部第一栅极以上部分包括绝缘层和外部第二栅极；所述控制晶体管的源漏电极分别与所述铁电晶体管的内部第一栅极和外部第二栅极连接。
优选地，所述控制晶体管的源电极与所述内部第一栅极连接，所述控制晶体管的漏电极与所述外部第二栅极连接；
所述的控制端晶体管处于关态，所述内部第一栅极为高电平，外部第二栅极断开为低电平，为铁电晶体管，实现存储功能；
所述控制端晶体管处于关态，铁电晶体管外部电极为高电平，内部电极浮动，为负电容晶体管，实现存储功能。
优选地，所述铁电晶体管为内部包含两面为栅极的沟道层的双栅铁电晶体管，所述沟道层的一面是包括金属、铁电层、绝缘层和半导体的晶体管，另一面包括金属、绝缘层和半导体的控制晶体管。
优选地，所述控制晶体管处于关态，所述铁电晶体管实现存储功能；
所述控制晶体管处于开态，所述铁电晶体管滞回窗口的移动从而实现逻辑功能。
优选地，所述控制晶体管和所述铁电晶体管通过三维集成进行链接，所述源电极和漏电极通过三维通孔与所述栅极连接；所述三维集成包括原子层沉积、磁控溅射、化学气相沉积和二维材料转移。
优选地，所述控制晶体管和所述铁电晶体管通过导线连接。
根据本发明的第二个方面，提供一种逻辑和存储功能可重构的铁电晶体管器件的制备方法，包括：
使用绝缘体上硅工艺在绝缘衬底处制备半导体层；
利用光刻及离子注入工艺制备源区和漏区；
利用光刻与磁控溅射金属沉积工艺制备内源电极与内漏电极；
在所述半导体层上利用原子层沉积工艺制备介电层；
利用光刻与磁控溅射金属沉积工艺制备内部第一栅极；
在所述内部栅极上制备铁电层；
利用光刻与磁控溅射金属沉积工艺制备外部第二栅极；
进行热退火工艺形成铁电性；
在制备好的具有内部第一栅极和外部第二栅极的铁电晶体管上，利用化学气相沉积方法沉积第一绝缘层；
利用光刻与干法刻蚀工艺制备三维通孔一和三维通孔二；
基于磁控溅射和原子层沉积工艺制备半导体层；
基于光刻与磁控溅射金属沉积工艺制备外源电极与外漏电极；
在所述半导体层上利用原子层沉积工艺制备第二绝缘层；
利用光刻与磁控溅射金属沉积工艺制备控制栅极。
与现有技术相比，本发明具有如下的有益效果：本发明的一种逻辑和存储功能可重构的铁电晶体管，通过设置输铁电晶体管栅极状态和存储状态，可实现输出状态在或非门和反相器之间的重构。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是本发明提供的实施例的第一种结构的可重构铁电晶体管器件结构图；
图2是与图1对应的可重构铁电晶体管器件的工作原理图；
图1中：1-缘衬底1、2-半导体层、3-源区、4-漏区、5-内源电极、6-内漏电极、7-介电层、8-内部第一栅极、9-铁电层、10-外部第二栅极、11-第一绝缘层、12-三维通孔一、13-三维通孔二、14-薄膜半导体、15-外漏电极、16-外源电极、17-第二绝缘层、18-控制栅极；
图3是本发明提供的实施例的第二种结构的可重构铁电晶体管器件结构图；
图4是与图3对应的可重构铁电晶体管器件的工作原理图；
图3中：20-左半导体层、21-左源区、22-左漏区、23-左源电极、24-左漏电极、25-第一介电层、26-铁电层、27-内部第一栅极、28-第二介电层、29-外部第二栅极、30-导线一、31-导线二、32-右半导体、33-介质层、34-右源区、35-右漏区、36-右源电极、37-右漏电极、38-绝缘层、39-控制栅极；
图5是本发明提供的实施例的第三种结构的可重构铁电晶体管器件结构图；
图6是与图5对应的可重构铁电晶体管器件的工作原理图；
图5中：40-衬底、41-栅极、42-介电层、43-沟道层、44-绝缘层、45-源区、46-漏区、47-源电极、48-漏电极、49-介电层、52-铁电层、51-外部栅极；
图7是本发明一优选实施例的可重构铁电晶体管的应用原理图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
本发明提供一个实施例，一种逻辑和存储功能可重构的铁电晶体管器件，包括控制晶体管和铁电晶体管，所述控制晶体管和铁电晶体管连接；通过调整所述控晶体管，进行所述铁电晶体管的逻辑功能和存储功能的重构。
为了更好地执行功能切换和重构，本发明提供三种结构分别作为三个优选的实施例。
本发明提供一个优选实施例构建逻辑和存储功能可重构的铁电晶体管器件的第一种结构。第一种结构是带有内部电极的双栅铁电晶体管结构，内部第一栅极及以下部分与传统金属-绝缘层-半导体晶体管类似，内部第一栅极以上部分由绝缘层和外部第二栅极构成。控制晶体管的源漏电极和两个栅极分别链接。具体的，如图1所示：
可重构铁电晶体管的第一种结构包括一个传统的栅极-绝缘层-半导体晶体管结构，其包括缘衬底1、半导体层2、源区3、漏区4、内源电极5、内漏电极6、介电层7、内部第一栅极8，以及内部第一栅极8上面的铁电层9和外部第二栅极10，上述部件作为双栅铁电晶体管结构。
控制栅极18、第二绝缘层17，薄膜半导体14晶体管结构的外漏电极15、外源电极16通过三维通孔一12、三维通孔二13分别与内部第一栅极8和外部第二栅极10链接，上述部件作为控制晶体管。
进一步的，本实施例中，双栅铁电晶体管具体构成为：缘衬底1位于底部；半导体层2位于缘衬底上表面；源区3位于缘衬底1上表面的一端；漏区4位于缘衬底1上表面的另一端；内缘电极5位于源区3上表面；内漏电极6位于漏区4上表面；介电层7位于半导体层2上表面；内部第一栅极位于介电层7上表面；铁电层9位于内部第一栅极8上方；外部第二栅极10位于铁电层9上方；
控制晶体管的具体构成为：控制栅极18位于顶部；第二绝缘层17位于控制栅极18下方；薄膜半导体14位于第二绝缘层17下方；外源电极16位于薄膜半导体14的一端；外漏电极15位于薄膜半导体14的另一端。外源电极16通过三维通孔一12、三维通孔二13分别与内部第一栅极8和外部第二栅极10链接，控制晶体管和双栅铁电晶体管之间用第一绝缘层11隔开。
本实施例的工作原理如图2所示，控制晶体管的控制栅极18为低电平时，其处于关态时，外部第二栅极10断开，内部第一栅极8为高电平，双栅铁电晶体管等同于传统逻辑晶体管，实现逻辑功能。
控制晶体管的控制栅极18为高电平时，外部第二栅极10为高电平，内部第一栅极8浮动，双栅铁电晶体管等同于铁电存储晶体管，实现存储功能。
本发明提供另一个优选实施例构建逻辑和存储功能可重构的铁电晶体管器件的第二种结构。第二种结构也是带有内部电极的双栅铁电晶体管结构，但内部栅极及以下部分与传统金属-铁电层-绝缘层-半导体晶体管结构类似，内部栅极以上部分由绝缘层和外部栅极构成。控制端的晶体管的源漏电极分别与两个栅极链接。具体的，如图3所示：
可重构铁电晶体管的第二种结构包括缘衬底19、左半导体层20、左源区21、左漏区22、左源电极23、左漏电极24、第一介电层25、铁电层26、内部第一栅极27，第二介电层28以及其上面的外部第二栅极29，上述部件作为双栅铁电晶体管结构。
右半导体32、介质层33、右源区34、右漏区35、控制栅极39的控制晶体管的右源电极36、右漏电极37通过导线30、31与内部第一栅极27、外部第二栅极29分别相连，上述部件作为控制晶体管。
进一步的，缘衬底19位于底部，左半导体层20和右半导体层32分别安装于缘衬底19上方。左源区34和左漏区22分布于左半导体层20两侧；左源区34和左漏区22的上方分别设置左源电极23、左漏电极24。右源区34和右漏区35分布于右半导体层32两侧，右源区34和右漏区35的上方分别设置右源电极36、右漏电极37。
第一介电层25位于左半导体20上，第一介电层25依序向上为铁电层26、内部第一栅极27、第二介电层28和外部第二栅极29。
绝缘层38位于右半导体层32的上方，控制栅极39位于绝缘层38上方。右源电极36、右漏电极37分别通过导线31、30连接外部第二栅极29和内部栅极27。
本实施例的工作原理如图4所示，控制晶体管的控制栅极39为低电平时，处于关态，内部第一栅极27为高电平，外部第二栅极29断开为低电平，等同于传统铁电晶体管，实现存储功能。控制晶体管的控制栅极39为低电平时，处于关态，铁电晶体管外部栅极29为高电平，内部第一栅极27浮动，等同于负电容晶体管，实现逻辑功能。
本发明提供一个优选实施例构建逻辑和存储功能可重构的铁电晶体管器件的第三种结构。第三种结构是在沟道层两面分别涉及栅极的双栅铁电晶体管结构。沟道层的一面是传统金属-铁电层-绝缘层-半导体晶体管结构，另一面是金属-绝缘层-半导体晶体管结构作为控制晶体管。控制晶体管处于关态，铁电晶体管实现存储功能，控制晶体管处于开态，铁电晶体管滞回窗口的移动从而实现逻辑功能。具体的，如图5所示：
可重构铁电晶体管的第三种结构包括衬底40、栅极41、第一介电层42、沟道层43、绝缘层44、源区45、漏区46、源电极47、漏电极48构成背栅控制晶体管，以及沟道源漏上部的第二介电层49、铁电层50、外部栅极51构成铁电晶体管。其中沟道层43两面分别设计栅极的双栅铁电晶体管结构；沟道层的一面是传统金属-铁电层-绝缘层-半导体晶体管结构，另一面是金属-绝缘层-半导体晶体管结构作为控制晶体管.
进一步的，衬底40位于底部，内部栅极41位于衬底40上方，第一介电层42和沟道层43依序向内部第一栅极41上方叠加；绝缘层44位于层叠的内部第一栅极41和第一介电层42两侧；源区45和漏区46分别位于沟道层43两侧，源电极47、漏电极48分别位于源区45和漏区46上方。第二介电层49、铁电层50和外部栅极51从下至上依序叠加于沟道层43上方。
本实施例的工作原理如图6所示，当控制晶体管的外部栅极51为低电平时，铁电晶体管实现存储功能，当控制晶体管的外部栅极51为高电平时，铁电晶体管实现逻辑功能。
在本发明的其他实施例中，上述第一种结构和第二种结构，半导体材料包括Si、Ge、氧化物、有机半导体、宽禁带半导体、二维半导体材料在内的所有半导体材料。
上述第三种结构，半导体材料包括氧化物、有机、二维等所有薄膜半导体材料的任意一种，半导体材料厚度为0.5-10μm，可以在沟道两侧构成栅介质堆栈。
三种结构中的绝缘层包括氧化物、二维、有机等在内的所有绝缘层材料的任意一种，绝缘层厚度为0.5-500nm。
三种结构中的铁电层包括氧化物、钙钛矿、二维、有机等在内的所有铁电材料，铁电层厚度为2-1μm。
三种结构中的栅极材料包括单质金属材料、重掺杂半导体材料、二维导电材料、有机导电材料等在内的所有导电材料的任意一种，栅极厚度为0.5-200nm。
三种结构中的的源漏电极材料包括单质金属材料、合金材料、重掺杂半导体材料中的任意一种或者是上述材料的层叠。
三种结构中的控制晶体管和铁电晶体管可以通过三维集成进行链接。进一步的，所述的三维集成方法包括原子层沉积、磁控溅射、化学气相沉积、二维材料转移的任意一种。
基于上述实施例的相同构思，在本发明的其他实施例中，还提供可重构铁电晶体管的第一种结构的制备工艺方法，包括：
S1，使用绝缘体上硅(SOI)等工艺在绝缘衬底1上制备半导体层2；
S2，利用光刻及离子注入等工艺制备掺杂的源区3与漏区4；
S3，利用光刻与磁控溅射等金属沉积工艺制备内源电极5与内漏电极6；
S4，在半导体层2上利用原子层沉积工艺制备介电层7；
S5，再利用光刻与磁控溅射等金属沉积工艺制备内部第一栅极8；
S6，在内部第一栅极8上制备铁电层9，典型材料是基于原子层沉积工艺的铁电铪基氧化物；
S7，再利用光刻与磁控溅射等金属沉积工艺制备外部第二栅极10；
S8，再进行热退火工艺形成铁电性；
S9，在上述制备的具有内部第一栅极的铁电晶体管上利用化学气相沉积等方法沉积第一绝缘层11；
S10，利用光刻与干法刻蚀工艺制备三维通孔一12与三维通孔二13；
S11，再基于磁控溅射、原子层沉积等工艺制备半导体层14，可选用材料包括但不限于氧化物半导体、低温多晶硅、非晶硅、二维半导体等；
S12，再基于光刻与磁控溅射等金属沉积工艺制备外源电极15与外漏电极16；
S13，在半导体层14上利用原子层沉积工艺制备第二绝缘层17；
S14，再利用光刻与磁控溅射等金属沉积工艺制备控制栅极18。
本发明实施例可通过控制端(VC)实现铁电晶体管在逻辑和存储功能之间切换，从而可通过一个器件实现或非门与反相器等逻辑单元之间的重构。如图7给出了一个可重构反相器的实例，电路结构图7中左图所示，可重构反相器的真值表如图7中右图所示，通过控制VC以及铁电的极化状态(Q(FE))，可重构反相器的逻辑功能可以在普通反相器、开路以及短路之间切换。通过复杂的电路设计也可实现与非、异或等逻辑的可重构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。上述各优选特征在互不冲突的情况下，可以任意组合使用。
Claims (10)
1.一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，包括控制晶体管和铁电晶体管，所述控制晶体管和铁电晶体管连接；通过调整所述控制晶体管，进行所述铁电晶体管的逻辑功能和存储功能的重构。
2.根据权利要求1所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述铁电晶体管为带有内部电极的双栅铁电晶体管，其包括内部第一栅极，所述内部第一栅极及以下部分为包括金属、绝缘层和半导体的晶体管，所述内部第一栅极以上部分包括铁电层和外部第二栅极；所述控制晶体管的源漏电极分别与所述铁电晶体管的内部第一栅极和外部第二栅极连接。
3.根据权利要求2所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述控制晶体管的源电极与所述双栅铁电晶体管的外部第二栅极相连，所述漏电极与所述内部第一栅极相连；
所述控制晶体管的控制栅极为低电平时，其处于关态，所述漏电极和源电极断开，所述内部第一栅极为高电平，所述双栅铁电晶体管为逻辑晶体管，实现逻辑功能；
所述控制晶体管的控制栅极为高电平时，所述漏电极和源电极连接，所述外部第二栅极为高电平，所述内部第一栅极浮动，所述双栅铁电晶体管为铁电存储晶体管，实现存储功能。
4.根据权利要求1所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述铁电晶体管为带有内部电极的双栅铁电晶体管，其包括内部第一栅极，所述内部第一栅极及以下部分为包括金属、铁电层、绝缘层和半导体的晶体管，所述内部第一栅极以上部分包括绝缘层和外部第二栅极；所述控制晶体管的源漏电极分别与所述铁电晶体管的内部第一栅极和外部第二栅极连接。
5.根据权利要求4所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述控制晶体管的源电极与所述内部第一栅极连接，所述控制晶体管的漏电极与所述外部第二栅极连接；
所述的控制端晶体管处于关态，所述内部第一栅极为高电平，所述外部第二栅极断开为低电平，为铁电晶体管，实现存储功能；
所述控制端晶体管处于开态，所述外部第二栅极为高电平，所述内部第一栅极浮动，为负电容晶体管，实现存储功能。
6.根据权利要求1所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述铁电晶体管为包含沟道层的双栅铁电晶体管，所述沟道层的一面是包括金属、铁电层、绝缘层和半导体的晶体管，另一面包括金属、绝缘层和半导体的控制晶体管；所述沟道层的两面均为栅极。
7.根据权利要求6所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于，所述控制晶体管处于关态，所述铁电晶体管实现存储功能；所述控制晶体管处于开态，所述铁电晶体管滞回窗口的平移，实现逻辑功能。
8.根据权利要求2-3任一项所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于：所述控制晶体管和所述铁电晶体管通过三维集成进行连接，所述源电极和漏电极通过三维通孔与所述栅极连接；所述三维集成包括原子层沉积、磁控溅射、化学气相沉积或二维材料转移。
9.根据权利要求4-5任一项所述的一种逻辑和存储功能可重构的铁电晶体管器件，其特征在于：所述控制晶体管和所述铁电晶体管通过导线连接。
10.一种逻辑和存储功能可重构的铁电晶体管器件的制备方法，其特征在于：
使用绝缘体上硅工艺在绝缘衬底处制备半导体层；
利用光刻及离子注入工艺制备源区和漏区；
利用光刻与磁控溅射金属沉积工艺制备内源电极与内漏电极；
在所述半导体层上利用原子层沉积工艺制备介电层；
利用光刻与磁控溅射金属沉积工艺制备内部第一栅极；
在所述内部栅极上制备铁电层；
利用光刻与磁控溅射金属沉积工艺制备外部第二栅极；
进行热退火工艺形成铁电性；
在制备好的具有内部第一栅极和外部第二栅极的铁电晶体管上，利用化学气相沉积方法沉积第一绝缘层；
利用光刻与干法刻蚀工艺制备三维通孔一和三维通孔二；
基于磁控溅射和原子层沉积工艺制备半导体层；
基于光刻与磁控溅射金属沉积工艺制备外源电极与外漏电极；
在所述半导体层上利用原子层沉积工艺制备第二绝缘层；
利用光刻与磁控溅射金属沉积工艺制备控制栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210133665.4A CN114551599A (zh) | 2022-02-09 | 2022-02-09 | 逻辑和存储功能可重构的铁电晶体管器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210133665.4A CN114551599A (zh) | 2022-02-09 | 2022-02-09 | 逻辑和存储功能可重构的铁电晶体管器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114551599A true CN114551599A (zh) | 2022-05-27 |
Family
ID=81673732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210133665.4A Pending CN114551599A (zh) | 2022-02-09 | 2022-02-09 | 逻辑和存储功能可重构的铁电晶体管器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114551599A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115425965A (zh) * | 2022-11-03 | 2022-12-02 | 之江实验室 | 一种可重构逻辑门电路及电路的控制方法 |
-
2022
- 2022-02-09 CN CN202210133665.4A patent/CN114551599A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115425965A (zh) * | 2022-11-03 | 2022-12-02 | 之江实验室 | 一种可重构逻辑门电路及电路的控制方法 |
| CN115425965B (zh) * | 2022-11-03 | 2023-02-17 | 之江实验室 | 一种可重构逻辑门电路及电路的控制方法 |
| WO2023155931A1 (zh) * | 2022-11-03 | 2023-08-24 | 之江实验室 | 一种可重构逻辑门电路及电路的控制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI310593B (en) | Method and structure for a 1t-ram bit cell and macro | |
| TWI483386B (zh) | 晶載記憶體單元及其製造方法 | |
| CN100416837C (zh) | 内存晶胞及其制造方法 | |
| TW200836328A (en) | Independently-double-gated transistor memory (IDGM) | |
| US11404091B2 (en) | Memory array word line routing | |
| US10056376B2 (en) | Ferroelectric FinFET | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| CN111052379A (zh) | 带有后端晶体管的铁电电容器 | |
| US11631447B2 (en) | Memory circuit and manufacturing method thereof | |
| TW201826508A (zh) | Ｓｏｉ技術中的ｎｖｍ裝置以及製造相應裝置的方法 | |
| US20180138199A1 (en) | Semiconductor device | |
| CN113496731A (zh) | 半导体存储器装置及其形成方法 | |
| US12051750B2 (en) | Memory array gate structures | |
| CN114551599A (zh) | 逻辑和存储功能可重构的铁电晶体管器件及其制备方法 | |
| JP3098629B2 (ja) | 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム | |
| CN111312820A (zh) | 一种铁电场效应晶体管、三维存储器及其制作方法 | |
| CN115996578A (zh) | 半导体装置及其制备方法 | |
| CN115360233A (zh) | 一种无电容动态随机存储器及其制备方法 | |
| US20230178654A1 (en) | Semiconductor Device | |
| KR102131900B1 (ko) | 저전압 구동 스위칭소자 및 이의 제조 방법 | |
| US20240206187A1 (en) | Non-volatile memory device and its operating method | |
| WO2024093178A1 (zh) | 一种存储器、电子设备 | |
| WO2023197769A1 (zh) | 一种cmos反相器、存储芯片、存储器及电子装置 | |
| WO2023226446A1 (zh) | 一种互补场效应晶体管、其制备方法、存储器及电子设备 | |
| JPH0691216B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |