KR20050064333A - 메모리 장치의 프리차지 동작 제어 회로 - Google Patents

메모리 장치의 프리차지 동작 제어 회로 Download PDF

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Abstract

본 발명은 메모리 장치의 프리차지 동작 제어 회로에 관한 것으로, 특히 휘발성 메모리 장치의 비트 라인의 프리차지와 관련된 동작을 제어하는 회로에 관한 것이다.
본 발명에 따른 실시예는 비트라인 및 비트 바 라인과, 상기 비트라인과 비트 바 라인 사이에 위치하는 래치형 감지 증폭기와, 상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인을 연결시키는 이퀄라이징 트랜지스터와, 상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인으로 소정 전압을 공급하는 비트라인 프리차지 트랜지스터를 구비하는 메모리 장치의 프리차지 동작을 제어 하기 위한 회로로서, 프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 낮으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 메모리 장치의 워드라인을 인에이블시키는 고전압이며, 프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 높으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 구동전압이다.

Description

메모리 장치의 프리차지 동작 제어 회로{A circuit for controlling the precharge operation in a memory device}
본 발명은 메모리 장치의 프리차지 동작 제어 회로에 관한 것으로, 특히 휘발성 메모리 장치의 비트 라인의 프리차지와 관련된 동작을 제어하는 회로에 관한 것이다.
일반적으로, 휘발성 메모리 장치는 리드/ 라이트 동작 후 비트라인에 대한 프리차지 동작을 수행하여 다음 동작을 준비하게 된다.
보다 상세히 설명하면, 액티브 명령에 의하여 메모리 셀의 워드라인을 인에이블시킨 다음, 메모리 셀로부터 데이타를 리드하거나 메모리 셀에 데이타를 라이트를 한 후, 비트라인쌍을 일정 전압으로 프리차지 시켜 다음 동작을 준비하도록 한다.
본 발명은 프리차지 동작의 개선에 있으므로, 이하에서는 이에 대하여 설명하기로 한다.
도 1은 메모리 장치의 감지 증폭기와 그 주변 회로도를 나타낸다.
도 1의 구성부분의 명칭과 신호의 기능은 일반적인 것으로 이에 대하여는 아래에서 본 발명의 설명과 함께 충분히 설시된다.
종래의 경우에는 프리차지 동작시 비트라인 이퀄라이징 제어 신호(bleq)에 의하여 턴온되는 이퀄라이징 트랜지스터(1)와 비트라인 프리차지 트랜지스터(2)에 의하여 비트라인쌍을 일정 전위로 프리차지 하였다.
그런데, 메모리 장치가 고집적, 고속화됨에 따라 메모리 장치를 구성하는 트랜지스터의 사이즈도 줄어들고 있는 상황이다. 더욱이, 트랜지스터들의 사이즈가 감소함에도 불구하고, 고속화에 따른 속도 파라미터에 대한 규정(specification)은 더욱 엄격해지고 있으며, tRP 또한 예외가 아니다. 특히, 1.8V 구동전압하에서 동작하는 차세대 메모리 장치인 DDR2 SDRAM 의 경우 충분한 tRP 마아진을 확보하기가 매우 힘든 실정이다. 그 이유는 메모리 장치의 감지 증폭 동작후 프리차지 동작을 수행하는 트랜지스터들이 저전압(1.8V)하에서 동작하기 때문이며, 이러한 이유로 인하여 DDR2 SDRAM 의 동작 특성은 2.5V 에서 동작하는 DDR SDRAM 보다는 그 성능이 떨어지기 때문이다.
2.5V 의 외부 구동전압을 수신하여 동작하는 종래 메모리 장치의 경우, 비트라인 이퀄라이징 제어 신호(bleq)의 전위 레벨 또한 2.5V 로 사용되었으나, 1.8V 의 외부 구동전압을 수신하여 사용하는 차세대 메모리 장치의 경우 비트라인 이퀄라이징 제어 신호(bleq)의 전위 레벨을 1.8V 로 사용하는 경우 트랜지스터의 구동 능력에 문제가 발생할 수 있으며, 이로 인하여 tRP(RAS Precharge time)특성이 저하되는 문제점이 발생한다. 이를 해결하기 위하여, 워드라인에 인가되는 고전압(VPP)을 비트라인 이퀄라이징 제어 신호(bleq)로 사용할 수 도 있을 것이다. 그러나, 이 경우 고전압원의 전력 소모를 유발시킬 수 있으며, 전류 특성에도 악영향을 미칠 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 외부 구동전압이 낮은 차세대 메모리 장치의 경우, 메모리 셀의 워드라인에 인가되는 고전압을 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터의 게이트에 인가하여 그들의 구동 능력을 증가시키고, 외부 구동전압이 높은 경우에는 상기 외부 구동전압을 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터의 게이트에 인가하는 회로를 제공한다.
본 발명은 프리차지 동작 시간을 줄일 수 있는 방안을 제시함으로써, 메모리 장치의 tRP 특성 등을 개선하여 메모리 장치의 속도 특성을 향상시키고자 한다.
본 발명에 따른 실시예는 비트라인 및 비트 바 라인과, 상기 비트라인과 비트 바 라인 사이에 위치하는 래치형 감지 증폭기와, 상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인을 연결시키는 이퀄라이징 트랜지스터와, 상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인으로 소정 전압을 공급하는 비트라인 프리차지 트랜지스터를 구비하는 메모리 장치의 프리차지 동작을 제어 하기 위한 회로로서, 프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 낮으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 메모리 장치의 워드라인을 인에이블시키는 고전압이며, 프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 높으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 구동전압이다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 일반적인 감지 증폭기와 그 주변회로를 도시한다.
도 1에서, BLH2, /BLH2, BLL3, /BLL3는 비트라인을 나타내며, SABL1, /SABL1는 감지 증폭기(5)와 연결되어 있는 비트라인을 나타낸다. 그리고, VBB는 NMOS 트랜지스터의 웰에 인가되는 백 바이어스 전압을 나타내며, VPP는 PMOS 트랜지스터의 웰에 인가되는 고전압을 나타내며, VBLP는 프리차지 동작시 인가되는 비트라인 프리차지 전압을 나타내며, bleq는 프리차지 동작시 비트라인을 이퀄라이징 시키기 위한 제어 신호이다. 또한, bisl는 비트라인(BLL3, /BLL3)과 비트라인(SABL1, /SABL1)사이에 위치하는 격리 트랜지스터(6)의 턴온/오프를 제어하는 신호이고, bish는 비트라인(BLH2, /BLH2)과 비트라인(SABL1, /SABL1)사이에 위치하는 격리 트랜지스터(4)의 턴온/오프를 제어하는 신호이다. 그리고, rto와 /s 는 각각 감지 증폭기의 구동전압으로 일반적으로 VCC(전원전압)와 VSS 레벨이다.
도 1에서, 번호 1은 프리차지 동작시 비트라인의 전위를 동일하게 하기 위한 이퀄라이징 트랜지스터를 나타내며, 번호 2는 프리차지 동작시 비트라인에 일정 전압(VBLP)을 인가하는 비트라인 프리차지 트랜지스터를 나타내며, 번호 3은 리드/리이트 동작시 비트라인상의 데이타를 리드/라이트하기 위한 컬럼 트랜지스터를 나타내고(참고로, Yi는 컬럼 트랜지스터의 동작을 제어하는 신호이다), 번호 4, 6은 격리 트랜지스터(isolation transistor)를 나타내며, 번호 5는 래치형의 감지 증폭기를 나타낸다.
이하, 본 발명에서 제안하는 프리차지 모드에서의 동작을 설명하기로 한다.
액티브 동작에 의하여 비트라인과 비트 바 라인은 예컨대 하이 레벨과 로우 레벨로 벌어진다.
다음, 리드/라이트 동작시 컬럼 트랜지스터를 이용하여 비트라인쌍의 데이타를 데이타 라인으로 독출하거나(리드 동작), 컬럼 트랜지스터를 이용하여 데이타 라인의 데이타를 비트라인쌍에 강제로 라이트(라이트 동작)한다.
리드/라이트 동작 후에는 다음 동작을 준비하기 위하여 비트라인쌍을 프리차지한다.
종래의 경우, 프리차지 명령이 인가되면, 외부 구동동전압(VCC) 또는 고전압(VPP)을 제어 신호(bleq)에 전달하여 이퀄라이징 트랜지스터(1)와 비트라인 프리차지 트랜지스터(2)를 턴온시킨다. 그러나, 메모리 장치의 동작 구동전압이 낮은 경우에, 외부 구동전압(VCC)을 제어 신호(bleq)에 그대로 사용하면 트랜지스터의 구동 능력이 다운되어 tRP 시간이 증가하는 문제가 있을 수 있으며, 고전압(VPP)을 사용하면 전류 소모량이 증가하는 문제점이 있을 수 있다.
본 발명에서는 이를 해결하기 위하여 메모리 장치의 외부 구동전압이 낮은 경우에는 고전압(VPP)을 제어 신호(bleq)에 전달하여 사용하고, 외부 구동전압이 높은 경우에는 외부 구동전압(VCC)을 제어 신호(bleq)에 전달하여 사용하는 방안을 제시한다.
도 2는 본 발명에 따른 프리차지 동작 제어 방법을 설명하는 블록도이다.
도 2에서, VCC는 외부 구동전압이며, VCC 레벨 검출기(20)는 입력되는 외부 구동전압(VCC)의 레벨을 검출하는 장치이며, 전압 조절기(22)는 VCC 레벨 검출기의 출력신호에 의하여 고전압(VPP) 또는 구동전압(VCC)을 선택적으로 출력하는 장치로서, 일반적인 레벨 쉬프트 회로를 사용할 수 있다. 전압 조절기(22)의 출력신호는 이퀄라이징 트랜지스터(1)와 비트라인 프리차지 트랜지스터(2)의 게이트에 인가된다.
동작에 있어서, VCC 레벨 검출기(20)는 구동전압(VCC)의 레벨 변동을 감지하여 일정 레벨 이하인지, 이상인지를 판별하는 장치이다. 즉, 입력되는 구동전압(VCC)이 목표치 이상이면 전압 조절기(22)의 출력신호는 VCC, 입력되는 구동전압(VCC)이 목표치 이하이면 전압 조절기(22)의 출력신호는 VPP가 되도록 전압 조절기(22)를 제어하는 신호를 출력한다.
예컨대, 목표치가 1.8V 인 경우, VCC 레벨 검출기(20)에 인가되는 VCC의 전압 레벨인 1.8V 이상인 경우에는 전압 조절기는 VCC 를 출력한다. 즉, 이 경우에는 고전압(VPP)을 사용함으로써 초래되는 전류 소모를 사전에 방지할 수 있음을 알 수 있다.
반면에, VCC 레벨 검출기(20)에 인가되는 VCC의 전압 레벨인 1.8V 보다 낮은 경우, 전압 조절기는 VPP 를 출력한다. 따라서, 이 경우에는 트랜지스터의 구동 능력을 증대시켜 스피드를 개선시킬 수 있음을 알 수 있다.
본 발명의 프리차지 동작을 제어하는 방법 또는 회로는 구동전압이 2.5V에서 1.8V 또는 1.6V 등으로 강하되는 작금의 차세대 메모리 장치에 매우 효과가 있을 것으로 판단된다.
이상에서 알 수 있는 바와같이, 본 발명의 경우, 이퀄라이징 트랜지스터와 프리차지 트랜지스터의 게이트에 인가되는 전압을 선택적으로 조절함으로써 구동전압이 일정 레벨 이하인 경우에는 고전압을 상기 트랜지스터에 인가하여 tRP 특성 등을 개선할 수 있으며, 또한 구동전압이 일정 전압 레벨 이상인 경우에는 구동전압을 그대로 사용하기 때문에 고전압을 사용하는 경우보다 전력 소모를 감소시킬 수 있다.
도 1은 일반적인 감지 증폭기 및 그 주변 회로를 도시한다.
도 2는 본 발명에 따른 프리차지 동작 제어 방법을 설명하는 블록도이다.

Claims (1)

  1. 비트라인 및 비트 바 라인과,
    상기 비트라인과 비트 바 라인 사이에 위치하는 래치형 감지 증폭기와,
    상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인을 연결시키는 이퀄라이징 트랜지스터와,
    상기 비트라인 및 비트 바 라인 사이에 위치하며, 프리차지 동작시 상기 비트라인과 비트 바 라인으로 소정 전압을 공급하는 비트라인 프리차지 트랜지스터를 구비하는 메모리 장치의 프리차지 동작을 제어 하기 위한 회로로서,
    프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 낮으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 메모리 장치의 워드라인을 인에이블시키는 고전압이며,
    프리차지 동작시, 상기 메모리 장치에 인가되는 외부 구동전압이 일정전압보다 높으면, 상기 이퀄라이징 트랜지스터와 비트라인 프리차지 트랜지스터를 인에이블시키는 전압은 상기 구동전압인 것을 특징으로 하는 메모리 장치의 프리차지 동작 제어 회로.
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