JP2002230978A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2002230978A JP2001391432A JP2001391432A JP2002230978A JP 2002230978 A JP2002230978 A JP 2002230978A JP 2001391432 A JP2001391432 A JP 2001391432A JP 2001391432 A JP2001391432 A JP 2001391432A JP 2002230978 A JP2002230978 A JP 2002230978A
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Abstract

(57)【要約】 【課題】 十分な電力供給能力を有し、速いセンシング
速度を実現することができる、セル面積の微細化に対応
可能な半導体メモリ装置及びそのセンスアンプ制御回路
を提供すること。 【解決手段】 マトリクス状に配置されている複数のメ
モリセルアレイブロック１０、そこに格納されたデータ
をセンシング及び増幅する複数のビットラインセンスア
ンプアレイブロック２１及び２２、センシング電力供給
制御信号ＲＴＯＥＮ０、／ＳＥＮ０等により制御され、
各ビットラインセンスアンプアレイブロックにセンシン
グ電力ＲＴＯ０、／Ｓ０等を供給する複数のセンシング
電力供給手段３１〜３４、及びセンシング電力供給制御
信号ＲＴＯＥＮ０、／ＳＥＮ０等により制御され、２つ
以上のセンシング電力供給手段３１〜３４の供給ライン
を、共通センシング電力ＲＴＯＣ０、／ＳＣ０等の供給
ラインに共通して接続させる複数のスイッチング手段５
１ａ〜５４ａ及び５１ｂ〜５４ｂを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマトリクス状に配置
された複数のメモリセルアレイブロックを含む半導体メ
モリ装置に関し、より詳細には、メモリセルアレイブロ
ックのそれぞれについて、ビットラインセンスアンプア
レイブロックと、センシング電力を供給するセンシング
電力供給手段とを含んでいる半導体メモリ装置に関す
る。
【０００２】
【従来の技術】一般的なセンスアンプにセンシング電力
を供給する方法として、メタルストラップを利用する方
法と、サブワードラインを利用する方法とがある。
【０００３】前者は、初期の半導体メモリ装置に採用さ
れた方法である。これによると、センシング電力は、ブ
ロック選択アドレスに従ってセルアレイの外で制御さ
れ、センスアンプに供給されていた。
【０００４】このような電力供給方法では、電力供給能
力が、セルアレイの外で制御されるセンシング電力の大
きさに従って決定されていた。そして、センシング電力
は、ブロック選択アドレス信号によって示されるメモリ
セルアレイブロック内に、１箇所だけ供給される形とな
っていた。
【０００５】後者は、現在用いられている方法であり、
横方向に隣り合うメモリセルアレイブロックの間にサブ
ワードラインアレイブロックを配置する。さらに、縦方
向に隣り合うビットラインセンスアンプアレイブロック
を結ぶ縦長領域と、横方向に隣り合うメモリセルアレイ
ブロックを結ぶ横長領域とで囲まれたサブホール領域に
センシング電力供給手段を配置する。そして、ブロック
選択アドレス信号を含むセンシング電力供給制御信号に
より、センシング電力が制御される構成となっている。
以下、この構成について説明する。
【０００６】図１は、従来の技術に係る半導体メモリ装
置の構成を概略的に示したブロック図である。
【０００７】図示されているように、従来の技術に係る
半導体メモリ装置は、マトリクス状に配置されている複
数のメモリセルアレイブロック１と、ビットラインセン
スアンプアレイブロック２ａ及び２ｂと、センシング電
力供給手段３ａ、３ｂ、３ｃ及び３ｄと、サブワードラ
インアレイブロック４ａ及び４ｂとを含んでいる。
【０００８】そして、センシング電力供給制御信号ＲＴ
ＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１
を、センシング電力供給手段３ａ、３ｂ、３ｃ及び３ｄ
に供給する伝送ラインと、センシング電力ＲＴＯ０、／
Ｓ０、ＲＴＯ１及び／Ｓ１を、ビットラインセンスアン
プアレイブロック２ａ及び２ｂに供給する供給ラインと
が示されている。
【０００９】なお、図１では、マトリクス状に配置され
た複数のメモリセルアレイブロックのうち、１つのメモ
リセルアレイブロック１のみが記載され、他は省略され
ている。このことは、上記の他の構成要素についても同
様である。例えば、ビットラインセンスアンプアレイブ
ロック２ｂの図面下側にはメモリセルアレイブロック
（図示せず）が存在し、同様にセンシング電力供給手段
３ｂの図面右側にはビットラインセンスアンプアレイブ
ロック（図示せず）が存在する。
【００１０】ビットラインセンスアンプアレイブロック
は、マトリクス状に配置された複数のメモリセルアレイ
ブロックのそれぞれに格納されたデータを、センシング
及び増幅するものである。図１において、ビットライン
センスアンプアレイブロック２ａ及び２ｂは、対応する
メモリセルアレイブロック１の縦方向（図面上下方向）
に隣接して配置されており、メモリセルアレイブロック
１に格納されたデータを、センシング及び増幅する。
【００１１】センシング電力供給手段は、センシング電
力供給制御信号により制御され、ビットラインセンスア
ンプアレイブロックのそれぞれにセンシング電力を供給
するものであり、上記サブホール領域に配置されてい
る。図１において、センシング電力供給手段３ａは、セ
ンシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０
により制御され、センシング電力ＲＴＯ０及び／Ｓ０を
制御し、ビットラインセンスアンプアレイブロック２ａ
にセンシング電力ＲＴＯ０及び／Ｓ０を供給するもので
あり、ビットラインセンスアンプアレイブロック２ａの
横方向（図面左方向）に隣接して配置されている。
【００１２】サブワードラインアレイブロック４ａは、
メモリセルアレイブロック１の横方向（図面左方向）に
隣接して配置されている。
【００１３】センシング電力供給制御信号ＲＴＯＥＮ０
の伝送ライン、及びセンシング電力供給制御信号／ＳＥ
Ｎ０の伝送ラインは、メモリセルアレイブロック１と、
メモリセルアレイブロック１に対して縦方向（図面上方
向）に隣り合うメモリセルアレイブロック（図示せず）
との間に、ビットラインセンスアンプアレイブロック２
ａを挟んで、横方向（図面左右方向）に延びた状態で配
置されている。
【００１４】センシング電力ＲＴＯ０の供給ライン、及
びセンシング電力／Ｓ０の供給ラインは、センシング電
力供給制御信号ＲＴＯＥＮ０の伝送ラインとセンシング
電力供給制御／ＳＥＮ０信号の伝送ラインとの間に、横
方向（図面左右方向）に延びた状態で配置されている。
【００１５】ビットラインセンスアンプアレイブロック
２ｂ、センシング電力供給手段３ｂ〜３ｄ、サブワード
ラインアレイブロック４ｂに関しても、対応するメモリ
セルアレイブロック（図示せず）について、上記と同様
に配置されている。
【００１６】図２は、図１に示したブロック図における
センシング電力供給手段３ａの構成を詳細に示した回路
図である。このような回路の構成は、センシング電力供
給手段３ｂ〜３ｄについても同様である。
【００１７】図示されているように、センシング電力供
給手段３ａは、ビットラインをプリチャージするための
制御信号ＢＬＰにより制御され、センシング電力ＲＴＯ
０及び／Ｓ０の供給ラインを、プリチャージ電圧ＶＢＬ
Ｐにプリチャージして均等化させるｎ型ＭＯＳトランジ
スタＮＭ１〜ＮＭ３と、センシング電力供給制御信号Ｒ
ＴＯＥＮ０により制御され、センシング電力ＲＴＯ０の
供給ラインに外部電力電圧ＶＥＸＴを選択的に印加する
ｐ型ＭＯＳトランジスタＰＭ１と、センシング電力供給
制御信号／ＳＥＮ０により制御され、センシング電力／
Ｓ０の供給ラインを選択的に接地するｎ型ＭＯＳトラン
ジスタＮＭ４とを含んで構成されている。
【００１８】以下、上記のような構成を有する従来の技
術に係る半導体メモリ装置において、ビットラインセン
スアンプのセンシング電力供給手段３ａ、３ｂ、３ｃ及
び３ｄの動作について説明する。
【００１９】上述のように、センシング電力供給手段３
ａ、３ｂ、３ｃ及び３ｄは、それぞれ、サブワードライ
ンアレイブロック４ａ又は４ｂと、センスアンプアレイ
ブロック２ａ又は２ｂとに隣接する上記サブホール領域
に配置される。
【００２０】サブホール領域に配置されたセンシング電
力供給手段３ａ及び３ｂ、又はセンシング電力供給手段
３ｃ及び３ｄは、それぞれセンシング電力供給制御信号
ＲＴＯＥＮ０及び／ＳＥＮ０、又はセンシング電力供給
制御信号ＲＴＯＥＮ１及び／ＳＥＮ１により制御され
る。
【００２１】例えば、図１に示したメモリセルアレイブ
ロック１を通るｉ番目ワードラインＷＬｉが選択される
場合を考える。まず、メモリセルアレイブロック１に隣
接するビットラインセンスアンプアレイブロック２ａ及
び２ｂは、データを読み出し（リード）又は書き込み
（ライト）するときに、データをセンシング及び増幅す
ることになる。
【００２２】しかし、このとき選択されたメモリセルア
レイブロック１のデータをリード、又はライトするため
のビットラインセンスアンプアレイブロック２ａ及び２
ｂにおいて、これらのセンシング電力ＲＴＯ０、／Ｓ
０、ＲＴＯ１及び／Ｓ１は、それぞれセンシング電力供
給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及
び／ＳＥＮ１により制御される。
【００２３】即ち、ｉ番目ワードラインＷＬｉがイネー
ブルされるとき、ブロック選択アドレスによりセンシン
グ電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯ
ＥＮ１及び／ＳＥＮ１がイネーブルされる。以下では、
センシング電力供給手段３ａのみについて説明し、セン
シング電力供給手段３ｂ〜３ｄについては、センシング
電力供給手段３ａと同様であるので、その説明を省略す
る。
【００２４】センシング電力供給制御信号ＲＴＯＥＮ０
及び／ＳＥＮ０がイネーブルされると、図２に示したセ
ンシング電力供給手段３ａの回路図において、ｐ型ＭＯ
ＳトランジスタＰＭ１及びｎ型ＭＯＳトランジスタＮＭ
４がターンオンされ、センシング電力ＲＴＯ０及び／Ｓ
０の供給ラインにそれぞれ外部電力電圧ＶＥＸＴ及び接
地電圧ＶＳＳが供給されることになる。
【００２５】なお、このとき既に、センシング電力ＲＴ
Ｏ０及び／Ｓ０の供給ラインは、ビットラインプリチャ
ージ制御信号ＢＬＰによりｎ型ＭＯＳトランジスタＮＭ
１〜ＮＭ３がターンオンされ、プリチャージ電圧ＶＢＬ
Ｐにプリチャージされている状態である。
【００２６】上述したように、センシング電力ＲＴＯ０
及び／Ｓ０は、サブホール領域に配置され、センシング
電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０によって
制御されるセンシング電力供給手段３ａにより制御され
る。そのため、半導体メモリ装置の高集積化が進み、サ
ブホール領域の面積が、センスアンプアレイブロック２
ａや、サブワードラインアレイブロック４ａの縮小化に
追従して縮小されていくと、センシング電力供給手段３
ａの大きさも縮小されることになり、制御能力が低下す
るという問題があった。
【００２７】
【発明が解決しようとする課題】本発明は、大きさが縮
小されても十分な電力供給能力を有し、速いセンシング
速度を実現することができる、センシング電力供給手段
を備えた半導体メモリ装置を提供することを目的として
いる。
【００２８】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、マトリクス状に配置されている複数のメモリ
セルアレイブロック、該メモリセルアレイブロックのそ
れぞれに格納されたデータを、センシング及び増幅する
複数のビットラインセンスアンプアレイブロック、セン
シング電力供給制御信号により制御され、前記ビットラ
インセンスアンプアレイブロックのそれぞれにセンシン
グ電力を供給する複数のセンシング電力供給手段、及び
前記センシング電力供給制御信号により制御され、複数
の前記センシング電力供給手段のうち、少なくとも２つ
以上の前記センシング電力供給手段の供給ラインのそれ
ぞれを、対応する共通センシング電力の供給ラインに共
通して接続させる複数のスイッチング手段を含んでいる
ことを特徴とする。
【００２９】ここで、前記センシング電力供給制御信号
は、ブロック選択アドレス信号を基に生成されることが
望ましい。なお、ブロック選択アドレス信号とは、下位
ローアドレス信号をデコードして複数のメモリブロック
のうち、１つのメモリブロックを選択する信号である。
センシング電力供給制御信号は、このブロック選択アド
レス信号及びＣＡＳ信号を利用して選択されたメモリブ
ロックのビットラインセンスアンプアレイブロックだけ
をイネーブルさせるためのタイミングを決定する。
【００３０】また、前記スイッチング手段は、サブホー
ル領域に配置されていることが望ましい。
【００３１】なお、本明細書において、縦方向とはビッ
トラインに平行な方向を意味し、横方向とはワードライ
ンに平行な方向を意味する。
【００３２】
【発明の実施の形態】以下、添付した図面を参照しなが
ら、本発明に係る好ましい実施の形態について詳しく説
明する。
【００３３】図３は、本発明の実施の形態に係る半導体
メモリ装置の構成を概略的に示したブロック図である。
【００３４】図示されているように、本発明の実施の形
態に係る半導体メモリ装置は、マトリクス状に配置され
ている複数のメモリセルアレイブロック１０、メモリセ
ルアレイブロック１０のそれぞれに格納されたデータ
を、センシング及び増幅する複数のビットラインセンス
アンプアレイブロック２１及び２２、センシング電力供
給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０又はセンシング
電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１により制
御され、ビットラインセンスアンプアレイブロック２１
又は２２のそれぞれに、センシング電力ＲＴＯ０及び／
Ｓ０又はセンシング電力ＲＴＯ１及び／Ｓ１を供給する
複数のセンシング電力供給手段３１、３２、３３及び３
４、サブワードラインアレイブロック４１及び４２、及
び、センシング電力供給制御信号ＲＴＯＥＮ０及び／Ｓ
ＥＮ０又はセンシング電力供給制御信号ＲＴＯＥＮ１及
び／ＳＥＮ１により制御され、複数のセンシング電力供
給手段３１、３２、３３及び３４のうち、少なくとも２
つ以上のセンシング電力供給手段の供給ラインのそれぞ
れを、対応する共通センシング電力の供給ラインに共通
して接続させる複数のスイッチング手段５１ａ〜５４ａ
及び５１ｂ〜５４ｂを含んでいる。
【００３５】センシング電力供給制御信号ＲＴＯＥＮ０
の伝送ライン、及びセンシング電力供給制御信号／ＳＥ
Ｎ０の伝送ラインは、メモリセルアレイブロック１０
と、メモリセルアレイブロック１０に対して縦方向（図
面上方向）に隣り合うメモリセルアレイブロック（図示
せず）との間に、ビットラインセンスアンプアレイブロ
ック２１を挟んで、横方向（図面左右方向）に延びた状
態で配置されている。
【００３６】センシング電力ＲＴＯ０の供給ライン、及
びセンシング電力／Ｓ０の供給ラインは、センシング電
力供給制御信号ＲＴＯＥＮ０の伝送ラインとセンシング
電力供給制御信号／ＳＥＮ０の伝送ラインとの間に、横
方向（図面左右方向）に延びた状態で配置されている。
【００３７】共通センシング電力ＲＴＯＣ０の供給ライ
ン、及び共通センシング電力／ＳＣ０の供給ラインは、
センシング電力供給手段３１と、センシング電力供給手
段３１に対して横方向（図面左方向）に隣り合うビット
ラインセンスアンプアレイブロック（図示せず）との間
に、縦方向（図面上下方向）に延びた状態で配置されて
いる。
【００３８】なお、図３では、マトリクス状に配置され
た複数のメモリセルアレイブロックのうち、１つのメモ
リセルアレイブロック１０のみが記載され、他は省略さ
れている。このことは、上記の他の構成要素についても
同様である。例えば、ビットラインセンスアンプアレイ
ブロック２２の図面下側にはメモリセルアレイブロック
（図示せず）が存在し、同様にセンシング電力供給手段
３２の図面右側にはビットラインセンスアンプアレイブ
ロック（図示せず）が存在する。
【００３９】ビットラインセンスアンプアレイブロック
は、マトリクス状に配置された複数のメモリセルアレイ
ブロックのそれぞれに格納されたデータを、センシング
及び増幅するものであり、対応するメモリセルアレイブ
ロックに隣接して配置されている。図３において、ビッ
トラインセンスアンプアレイブロック２１及び２２は、
対応するメモリセルアレイブロック１０の縦方向（図面
上下方向）に隣接して配置されており、メモリセルアレ
イブロック１０に格納されたデータを、センシング及び
増幅する。
【００４０】センシング電力供給手段は、センシング電
力供給制御信号により制御され、ビットラインセンスア
ンプアレイブロックのそれぞれにセンシング電力を供給
するものである。これは、縦方向（図面上下方向）に隣
り合うビットラインセンスアンプアレイブロックを結ぶ
縦長領域と、横方向（図面左右方向）に隣り合うメモリ
セルアレイブロックを結ぶ横長領域とで囲まれたサブホ
ール領域に配置されている。図３において、センシング
電力供給手段３１は、ブロック選択アドレス信号を含む
センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ
０により制御され、センシング電力ＲＴＯ０及び／Ｓ０
を制御し、ビットラインセンスアンプアレイブロック２
１にセンシング電力ＲＴＯ０及び／Ｓ０を制御して供給
するものであり、ビットラインセンスアンプアレイブロ
ック２１の横方向（図面左方向）に隣接して配置されて
いる。
【００４１】サブワードラインアレイブロック４１は、
メモリセルアレイブロック１０の横方向（図面左方向）
に隣接して配置されている。
【００４２】スイッチング手段は、センシング電力供給
制御信号により制御され、複数のセンシング電力供給手
段のうち、少なくとも２つ以上の前記センシング電力供
給手段のセンシング電力の供給ラインのそれぞれを、対
応する共通センシング電力の供給ラインに共通して接続
させ、両者の間で接続と切断とを切り替える。
【００４３】図３において、スイッチング手段５１ａ
は、センシング電力供給制御信号ＲＴＯＥＮ０に制御さ
れ、センシング電力供給手段３１におけるセンシング電
力ＲＴＯ０の供給ラインを、共通センシング電力ＲＴＯ
Ｃ０の供給ラインに接続させる。また、スイッチング手
段５３ａは、センシング電力供給制御信号ＲＴＯＥＮ１
に制御され、センシング電力供給手段３３におけるセン
シング電力ＲＴＯ１の供給ラインを、共通センシング電
力ＲＴＯＣ０の供給ラインに共通して接続させる。
【００４４】このように、スイッチング手段５１ａ及び
５３ａは、２つのセンシング電力供給手段３１及び３３
を含む、少なくとも２つ以上のセンシング電力供給手段
の供給ラインのそれぞれを、対応する共通センシング電
力ＲＴＯＣ０の供給ラインに共通して接続させる。
【００４５】また、スイッチング手段は、縦方向に隣り
合うビットラインセンスアンプアレイブロックを結ぶ縦
長領域と、横方向に隣り合うメモリセルアレイブロック
を結ぶ横長領域とで囲まれたサブホール領域に配置され
ていることが望ましい。
【００４６】ビットラインセンスアンプアレイブロック
２２、センシング電力供給手段３２〜３４、サブワード
ラインアレイブロック４２、及びスイッチング手段５２
ａ、５４ａ及び５１ｂ〜５４ｂに関しても、対応するメ
モリセルアレイブロックについて、上記と同様に配置さ
れている。また、センシング電力供給制御信号ＲＴＯＥ
Ｎ１及び／ＳＥＮ１、センシング電力ＲＴＯ１及び／Ｓ
１、共通センシング電力ＲＴＯＣ１及び／ＳＣ１の供給
ラインに関しても、同様である。
【００４７】図４は、図３に示したブロック図における
センシング電力供給手段３１と、スイッチング手段５１
ａ及び５１ｂとの構成をを詳細に示した回路図である。
このような回路の構成は、センシング電力供給手段３１
〜３４及びスイッチング手段５２ａ〜５４ａ及び５２ｂ
〜５４ｂについても同様である。
【００４８】図示されているように、センシング電力供
給手段３１は、プリチャージ制御信号ＢＬＰにより制御
され、センシング電力ＲＴＯ０及び／Ｓ０の供給ライン
を、プリチャージ電圧ＶＢＬＰにプリチャージするｎ型
ＭＯＳトランジスタＮＭ１１及びＮＭ１２と、プリチャ
ージ制御信号ＢＬＰにより制御され、センシング電力Ｒ
ＴＯ０及び／Ｓ０の供給ラインを均等化させるｎ型ＭＯ
ＳトランジスタＮＭ１３と、センシング電力供給制御信
号ＲＴＯＥＮ０により制御され、センシング電力ＲＴＯ
０の供給ラインに外部電力電圧ＶＥＸＴを選択的に印加
するｐ型ＭＯＳトランジスタＰＭ１１と、センシング電
力供給制御信号／ＳＥＮ０により制御され、センシング
電力／Ｓ０の供給ラインを選択的に接地するｎ型ＭＯＳ
トランジスタＮＭ１４とを備えている。
【００４９】そして、スイッチング手段５１ａは、セン
シング電力供給制御信号ＲＴＯＥＮ０により制御され、
センシング電力ＲＴＯ０の供給ラインを、共通センシン
グ電力ＲＴＯＣ０の供給ラインに選択的に接続させるｐ
型ＭＯＳトランジスタＰＭ１２を含んで構成されてい
る。一方、スイッチング手段５１ｂは、センシング電力
供給制御信号／ＳＥＮ０により制御され、センシング電
力／Ｓ０の供給ラインを、共通センシング電力／ＳＣ０
の供給ラインに選択的に接続させるｎ型ＭＯＳトランジ
スタＮＭ１５を含んで構成されている。
【００５０】以下、上記のような構成を有する本発明の
実施の形態に係る半導体メモリ装置において、ビットラ
インセンスアンプのセンシング電力供給手段の動作につ
いて説明する。
【００５１】上述のように、センシング電力供給手段３
１、３２、３３及び３４は、それぞれ、サブワードライ
ンアレイブロック４１又は４２と、センスアンプアレイ
ブロック２１又は２２とに隣接する上記サブホール領域
に配置される。
【００５２】サブホール領域に配置されたセンシング電
力供給手段３１及び３２又はセンシング電力供給手段３
３及び３４は、センシング電力供給制御信号ＲＴＯＥＮ
０及び／ＳＥＮ０又はセンシング電力供給制御信号ＲＴ
ＯＥＮ１及び／ＳＥＮ１によって制御される。
【００５３】例えば、図３に示したメモリセルアレイブ
ロック１０を通るｉ番目ワードラインＷＬｉが選択され
る場合を考える。まず、メモリセルアレイブロック１０
に隣接するビットラインセンスアンプアレイブロック２
１及び２２は、それらに含まれるビットラインセンスア
ンプ（図示せず）を利用してデータをセンシング及び増
幅し、データをリード又はライトすることになる。
【００５４】このとき、ビットラインセンスアンプ（図
示せず）のセンシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１
及び／Ｓ１のそれぞれは、それぞれ対応する共通センシ
ング電力ＲＴＯＣ０、／ＳＣ０、ＲＴＯＣ１及び／ＳＣ
１の供給ラインにより接続されているセンシング電力供
給手段３１、３２、３３及び３４により制御される。
【００５５】即ち、センシング電力供給制御信号ＲＴＯ
ＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１がイ
ネーブルされて、センシング電力供給手段３１、３２、
３３及び３４を制御する。以下では、センシング電力供
給手段３１を中心に説明する。
【００５６】センシング電力供給制御信号ＲＴＯＥＮ０
及び／ＳＥＮ０がイネーブルされると、図４に示したセ
ンシング電力供給手段３１の回路図において、ｐ型ＭＯ
ＳトランジスタＰＭ１１及びｎ型ＭＯＳトランジスタＮ
Ｍ１４がターンオンされ、センシング電力ＲＴＯ０及び
／Ｓ０の供給ラインにそれぞれ外部電力電圧ＶＥＸＴ及
び接地電圧ＶＳＳが供給されることになる。
【００５７】一方、スイッチング手段５１ａでは、ｐ型
ＭＯＳトランジスタＰＭ１２がターンオンされ、センシ
ング電力ＲＴＯ０の供給ラインが共通センシング電力Ｒ
ＴＯＣ０の供給ラインに接続される。同様に、スイッチ
ング手段５１ｂでは、ｎ型ＭＯＳトランジスタＮＭ１５
がターンオンされ、センシング電力／Ｓ０の供給ライン
が共通センシング電力／ＳＣ０の供給ラインに接続され
る。
【００５８】なお、このとき既に、センシング電力ＲＴ
Ｏ０及び／Ｓ０の供給ラインは、ビットラインプリチャ
ージ制御信号ＢＬＰによりｎ型ＭＯＳトランジスタＮＭ
１１〜ＮＭ１３がターンオンされ、一定電圧のプリチャ
ージ電圧ＶＢＬＰにプリチャージされている状態であ
る。
【００５９】ここで、センシング電力供給制御信号ＲＴ
ＯＥＮ０及び／ＳＥＮ０は、ブロック選択アドレス信号
を基に生成され、センスアンプアレイブロック２１及び
２２へのセンシング電力ＲＴＯ０及び／Ｓ０の供給を調
節することになる。
【００６０】このように、メモリセルアレイブロック１
０を示すブロック選択アドレス信号により、共通センシ
ング電力ＲＴＯＣ０及び／ＳＣ０の供給ラインに接続さ
れたセンシング電力制御部３１及び３３をイネーブルさ
せるためのセンシング電力供給制御信号ＲＴＯＥＮ０、
／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１がイネーブル
され、共通センシング電力ＲＴＯＣ０及び／ＳＣ０の供
給ラインに接続されたセンシング電力ＲＴＯ０、／Ｓ
０、ＲＴＯ１及び／Ｓ１の供給ラインにより、センスア
ンプアレイブロック２１及び２２のセンシング電力ＲＴ
Ｏ０、／Ｓ０、ＲＴＯ１及び／Ｓ１が制御される。
【００６１】
【発明の効果】上述のように、本発明に係る半導体メモ
リ装置によれば、センシング電力供給ラインを共通セン
シング電力の供給ラインに接続して、制御能力を向上さ
せることにより、センシング速度を向上させることがで
きる。そのため、セル面積の微細化により、センシング
電力供給手段の大きさが縮小されて、制御能力が低下す
る場合、特にその性能を発揮することができる。
【００６２】なお、本発明について、好ましい実施の形
態を基に説明したが、これらの実施の形態は例示として
の開示であり、本発明の技術的範囲内で、当業者による
多様な改良、変更、付加等が可能である。このような改
良、変更等も、本発明の技術的範囲に属することは言う
までもない。
【図面の簡単な説明】
【図１】 従来技術に係る半導体メモリ装置の構成を概
略的に示したブロック図である。
【図２】 図１に示したブロック図におけるセンシング
電力供給手段の構成を詳細に示した回路図である。
【図３】 本発明の実施の形態に係る半導体メモリ装置
の構成を概略的に示したブロック図である。
【図４】 図３に示したブロック図におけるセンシング
電力供給手段とスイッチング手段との構成を詳細に示し
た回路図である。
【符号の説明】
１０ メモリセルアレイブロック ２１、２２ ビットラインセンスアンプアレイブロッ
ク ３１、３２、３３、３４ センシング電力供給手段 ４１、４２ サブワードラインアレイブロック ５１ａ〜５４ａ、５１ｂ〜５４ｂ スイッチング手段 ＮＭ１１〜ＮＭ１５ ｎ型ＭＯＳトランジスタ ＰＭ１１、ＰＭ１２ ｐ型ＭＯＳトランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配置されている複数のメ
    モリセルアレイブロック、 該メモリセルアレイブロックのそれぞれに格納されたデ
    ータを、センシング及び増幅する複数のビットラインセ
    ンスアンプアレイブロック、 センシング電力供給制御信号により制御され、前記ビッ
    トラインセンスアンプアレイブロックのそれぞれにセン
    シング電力を供給する複数のセンシング電力供給手段、
    及び前記センシング電力供給制御信号により制御され、
    複数の前記センシング電力供給手段のうち、少なくとも
    ２つ以上の前記センシング電力供給手段の供給ライン
    を、共通センシング電力の供給ラインに共通して接続さ
    せる複数のスイッチング手段を含んでいることを特徴と
    する半導体メモリ装置。
  2. 【請求項２】 前記センシング電力供給制御信号は、ブ
    ロック選択アドレス信号を基に生成されることを特徴と
    する請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記スイッチング手段は、サブホール領
    域に配置されていることを特徴とする請求項１に記載の
    半導体メモリ装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447090B2 (en) 2006-09-28 2008-11-04 Hynix Semiconductor Inc. Semiconductor memory device
US7499350B2 (en) 2006-12-27 2009-03-03 Hynix Semiconductor Inc. Sense amplifier enable signal generator for semiconductor memory device
US7583548B2 (en) 2006-10-12 2009-09-01 Hynix Semiconductor Inc. Semiconductor memory apparatus for allocating different read/write operating time to every bank
US7586803B2 (en) 2007-04-02 2009-09-08 Hynix Semiconductor Inc. Semiconductor memory device with reduced sense amplification time and operation method thereof
US7782647B2 (en) 2007-09-04 2010-08-24 Hynix Semiconductor Inc. Semiconductor memory device
US7961537B2 (en) 2007-08-14 2011-06-14 Hynix Semiconductor Inc. Semiconductor integrated circuit
US7995421B2 (en) 2007-02-23 2011-08-09 Hynix Semiconductor Inc. Semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557637B1 (ko) * 2004-01-06 2006-03-10 주식회사 하이닉스반도체 저전력 반도체 메모리 장치
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
CN108630249B (zh) * 2017-03-24 2022-03-04 铠侠股份有限公司 半导体存储装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100201980B1 (ko) 1990-05-14 1999-06-15 스즈키 진이치로 반도체집적회로
US5321658A (en) * 1990-05-31 1994-06-14 Oki Electric Industry Co., Ltd. Semiconductor memory device being coupled by auxiliary power lines to a main power line
JP3158542B2 (ja) * 1991-10-09 2001-04-23 日本電気株式会社 半導体メモリ装置
US5325336A (en) 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
JP2739802B2 (ja) * 1992-12-01 1998-04-15 日本電気株式会社 ダイナミックｒａｍ装置
KR0121781B1 (ko) * 1994-07-20 1997-12-05 김영환 비트라인 센스 앰프 구동회로
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR0166044B1 (ko) * 1995-10-10 1999-02-01 김주용 감지증폭기 어레이
US5822262A (en) * 1996-05-25 1998-10-13 Texas Instruments Incorporated Apparatus and method for a dynamic random access memory data sensing architecture
US5671188A (en) * 1996-06-26 1997-09-23 Alliance Semiconductor Corporation Random access memory having selective intra-bank fast activation of sense amplifiers
KR100236537B1 (ko) * 1997-03-27 2000-01-15 윤종용 반도체메모리장치
JP3948790B2 (ja) * 1997-07-18 2007-07-25 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
KR100280396B1 (ko) * 1997-08-08 2001-02-01 김영환 센스앰프구동회로
JP2000182374A (ja) * 1998-12-17 2000-06-30 Toshiba Corp ダイナミック型半導体メモリ
JP3495310B2 (ja) * 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447090B2 (en) 2006-09-28 2008-11-04 Hynix Semiconductor Inc. Semiconductor memory device
US7583548B2 (en) 2006-10-12 2009-09-01 Hynix Semiconductor Inc. Semiconductor memory apparatus for allocating different read/write operating time to every bank
US7499350B2 (en) 2006-12-27 2009-03-03 Hynix Semiconductor Inc. Sense amplifier enable signal generator for semiconductor memory device
US7995421B2 (en) 2007-02-23 2011-08-09 Hynix Semiconductor Inc. Semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array
US7586803B2 (en) 2007-04-02 2009-09-08 Hynix Semiconductor Inc. Semiconductor memory device with reduced sense amplification time and operation method thereof
US7961537B2 (en) 2007-08-14 2011-06-14 Hynix Semiconductor Inc. Semiconductor integrated circuit
US7782647B2 (en) 2007-09-04 2010-08-24 Hynix Semiconductor Inc. Semiconductor memory device

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