KR20100102878A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 어드레스 및 액티브 명령에 따라 라인 연결 제어신호를 생성하는 행 경로 활성화부; 및 셀 블록, 내부의 제 1 입출력 라인과 외부로 연장되는 제 2 입출력 라인을 연결하기 위한 입출력 라인 스위치 및 비트 라인 쌍(Bit Line Pair)을 서로 연결하기 위한 비트 라인 스위치를 구비하며, 상기 라인 연결 제어신호를 이용하여 상기 입출력 라인 스위치 및 상기 비트 라인 스위치를 제어하도록 구성된 셀 어레이 회로부를 구비한다.
입출력 라인, 비트 라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY ARRARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 성능을 좌우하는 요소로서, 큰 비중을 차지하고 있는 것은 동작전류이며, 이를 줄이기 위해 다양한 노력들이 행해지고 있다.
반도체 메모리 장치의 동작전류를 감소시키기 위해서는 셀 어레이 회로부(Cell Array)에서 사용되는 전류를 줄이는 것이 매우 중요하다.
또한 반도체 메모리 장치의 집적도가 높아지면서 셀 어레이 회로부를 제어하는 신호 라인 및 레이아웃 마진(Layout Margin)의 확보 또한 중요하다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도이다.
도 1은 X-Hole이라고도 불리우는 회로 영역 즉, 셀 어레이 회로부의 데이터를 주변 회로 영역으로 연결하기 위한 회로 영역을 나타낸 것이다.
종래의 기술에 따른 반도체 메모리 장치(10)는 도 1에 도시된 바와 같이, 행 경로 제어부(20), 행 경로 활성화부(30) 및 셀 어레이 회로부(40)를 포함한다.
상기 행 경로 제어부(20)는 뱅크 액티브 명령(BACT) 및 로우 어드레스(RADD) 에 따라 워드 라인 인에이블 신호(XED), 디코딩 어드레스(ADD) 및 입출력 라인 스위치 인에이블바 신호(IOSWENB)를 생성한다.
상기 행 경로 활성화부(30)는 상기 워드 라인 인에이블 신호(XED), 디코딩 어드레스(ADD) 및 입출력 라인 스위치 인에이블바 신호(IOSWENB)를 이용하여 아이오 스위칭 신호(IOSW<0:X>) 및 비트 라인 이퀄라이즈바 신호(BLEQB<0:X>)를 생성한다.
상기 셀 어레이 회로부(40)는 복수개의 셀 블록(셀 블록 0 ~ 셀 블록 X)을 구비한다.
행 경로 제어부(20)는 뱅크 액티브 명령(BACT)이 입력되면, 상기 뱅크 액티브 명령(BACT)에 비해 기설정된 타이밍 마진(Timing margin)을 갖는 워드 라인 인에이블 신호(XED)를 생성한다.
행 경로 제어부(20)는 로우 어드레스(RADD)를 디코딩하여 디코딩 어드레스(ADD)를 출력한다.
행 경로 제어부(20)는 상기 워드 라인 인에이블 신호(XED)와 워드 라인의 비활성화 타이밍을 지정하기 위한 신호를 조합하여 입출력 라인 스위치 인에이블바 신호(IOSWENB)를 생성한다.
도 2는 도 1의 행 경로 활성화부(30)의 구성을 나타낸 블록도이다.
행 경로 활성화부(30)는 도 2에 도시된 바와 같이, 복수개의 셀 블록(셀 블록 0 ~ 셀 블록 X)에 대응되도록 회로 블록(31)이 복수 개 구비된다.
상기 회로 블록(31)은 블록 선택부(31-1), BLEQ 드라이버(BLEQ DRV)(31-2) 및 IOSW 드라이버(IOSW DRV)(31-3)를 구비한다.
상기 블록 선택부(31-1)는 워드 라인 인에이블 신호(XED)가 활성화되고 디코딩 어드레스(ADD)가 자신과 연관된 셀 블록(예를 들어, 셀 블록 0)을 지정하는 어드레스이면, 상기 셀 블록 0을 선택하기 위한 블록 선택 신호(BSBI)를 생성한다.
상기 BLEQ 드라이버(BLEQ DRV)(31-2)는 상기 블록 선택 신호(BSBI)와, 상기 셀 블록 0과 인접한 다른 셀 블록을 선택하기 위한 블록 선택 신호(BSBJ)를 조합하여 비트 라인 이퀄라이즈바 신호(BLEQB<0>)를 생성한다.
상기 IOSW 드라이버(IOSW DRV)(31-3)는 상기 비트 라인 이퀄라이즈바 신호(BLEQB<0>)와 입출력 라인 스위치 인에이블바 신호(IOSWENB)를 조합하여 아이오 스위칭 신호(IOSW<0>)를 생성한다.
상기 아이오 스위칭 신호(IOSW<0:X>)는 셀 어레이 회로부(40) 내부의 서로 다른 입출력 라인(SIO/LIO)을 연결 또는 분리하기 위한 스위치를 제어하는 신호로서 사용된다. 입출력 라인(SIO)(이하, 숏 아이오 라인)은 비트 라인 센스 앰프(Bit Line Sense Amplifier)와 상기 스위치 사이에 연결된다. 다른 입출력 라인(LIO)(이하, 로컬 아이오 라인)은 데이터 입출력을 위한 패드(PAD)까지 연장되는 또 다른 입출력 라인(GIO)(이하, 글로벌 아이오 라인)과 상기 스위치 사이에 연결된다.
상기 비트 라인 이퀄라이즈바 신호(BLEQB<0:X>)는 셀 어레이 회로부(40) 내부에서 반전되어 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)로 변환되고, 한 쌍의 비트 라인 즉, 비트 라인(BL)과 상기 비트 라인의 반대 논리의 신호를 전송하는 비트 바 라인(BLB)을 연결하여 프리차징(Pre-charging) 시키기 위한 신호로서 사용된다.
이때 아이오 스위칭 신호(IOSW<0:X>)는 상기 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO)간의 신호 전달을 용이하게 하기 위해 외부 전압(VDD)에 비해 높은 레벨의 전압 예를 들어, 펌핑 전압(VPP)을 사용하여 생성되는 반면, 비트 라인 이퀄라이즈바 신호(BLEQB<0:X>)는 상기 펌핑 전압(VPP)에 비해 낮은 레벨의 전압을 사용하여 생성된다.
반도체 메모리 장치의 액티브 동작(Active Operation) 시 상기 아이오 스위칭 신호(IOSW<0:X>)에 의해 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO)이 연결되고, 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)에 의해 비트 라인(BL)과 비트 바 라인(BLB)이 분리된다.
한편, 프리차지 동작(Pre-charge Operation) 시 상기 아이오 스위칭 신호(IOSW<0:X>)에 의해 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO)이 분리되고, 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)에 의해 비트 라인(BL)과 비트 바 라인(BLB)이 연결된다.
종래의 기술에 따른 반도체 메모리 장치는 다음과 같은 문제점이 있다.
첫째, 액티브 동작에서 프리차지 동작으로의 전환이 상기 아이오 스위칭 신호(IOSW<0:X>)와 비트 라인 이퀄라이즈바 신호(BLEQB<0:X>) 각각을 전달하기 위한 다수의 신호 라인에 전하를 채웠다가 방출하는 방식에 의해 이루어지므로 셀 어레이 회로부의 전류 소모가 크다.
둘째, 아이오 스위칭 신호(IOSW<0:X>)와 비트 라인 이퀄라이즈바 신호(BLEQB<0:X>) 각각을 전달하기 위한 글로벌(Global) 신호 라인이 별도로 필요하 고, 셀 어레이 회로부의 증가 즉, 셀 어레이 회로부 내부의 셀 블록의 수에 비례하여 신호 라인의 수가 증가하므로 다수의 신호 라인 배치 및 면적 증가 문제를 초래한다.
본 발명은 반도체 메모리 장치 특히, 셀 어레이 회로부의 전류 소모를 감소시킬 수 있도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명은 아이오 라인 및 비트 라인의 연결 또는 분리를 제어하기 위한 신호 라인의 수를 줄일 수 있도록 한 반도체 메모리 장치를 제공함에 다른 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 어드레스 및 액티브 명령에 따라 라인 연결 제어신호를 생성하는 행 경로 활성화부; 및 셀 블록, 내부의 제 1 입출력 라인과 외부로 연장되는 제 2 입출력 라인을 연결하기 위한 입출력 라인 스위치 및 비트 라인 쌍(Bit Line Pair)을 서로 연결하기 위한 비트 라인 스위치를 구비하며, 상기 라인 연결 제어신호를 이용하여 상기 입출력 라인 스위치 및 상기 비트 라인 스위치를 제어하도록 구성된 셀 어레이 회로부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 액티브 명령과 자신에 해당하는 어드레스가 입력되면 라인 연결 제어신호를 활성화시키는 행 경로 활성화부; 및 셀 블록, 입출력 라인 스위치 및 비트 라인 스위치를 갖는 셀 어레이 회로부를 구비하며; 상기 셀 어레이 회로부는 활성화된 상기 라인 연결 제어신호에 따라 상기 입출력 라인 스위치를 제어하여 셀 어레이 회로부 내부의 제 1 입출력 라인과 셀 어레이 회로부 외부로 연장되는 제 2 입출력 라인을 연결하고, 상기 비트 라인 스위치 를 제어하여 비트 라인 쌍(Bit Line Pair)을 분리함을 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 액티브 명령 및 어드레스에 따라 라인 연결 제어신호를 생성하는 신호 생성 회로 블록; 메모리 셀 및 상기 메모리 셀과 비트 라인 쌍(Bit Line Pair)을 통해 연결된 비트 라인 센스 앰프를 구비하는 셀 블록; 상기 라인 연결 제어신호에 따라 상기 비트 라인 센스 앰프와 연결된 제 1 입출력 라인과 상기 셀 블록 외부로 연장되는 제 2 입출력 라인을 연결 또는 분리하기 위한 입출력 라인 스위치; 및 상기 라인 연결 제어신호에 따라 상기 비트 라인 쌍(Bit Line Pair)을 서로 분리 또는 연결하기 위한 비트 라인 스위치를 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 셀 어레이 회로부의 전류 소모가 감소되므로 반도체 메모리 장치의 동작 성능을 개선시킬 수 있다.
또한 본 발명에 따른 반도체 메모리 장치는 아이오 라인 및 비트 라인의 연결 또는 분리를 제어하기 위한 신호를 전송하기 위한 신호 라인의 수를 줄일 수 있다. 이때 상기 신호 라인은 특정 영역 예를 들어, 주변 영역 또는 셀 영역 내부에서 사용되는 신호 라인이 아닌 반도체 메모리 장치의 서로 다른 영역에 걸쳐 배치된 글로벌(Global) 신호 라인이다. 따라서 신호 라인 배치가 간소화되고, 레이아웃 마진(Layout margin)을 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 행 경로 제어부(200), 행 경로 활성화부(300) 및 셀 어레이 회로부(400)를 구비한다.
상기 행 경로 제어부(200)는 뱅크 액티브 명령(BACT) 및 로우 어드레스(RADD)에 따라 워드 라인 인에이블 신호(XED) 및 디코딩 어드레스(ADD)를 생성한다. 상기 행 경로 제어부(200)는 뱅크 액티브 명령(BACT)이 입력되면, 상기 뱅크 액티브 명령(BACT)에 비해 기설정된 타이밍 마진(Timing margin) 만큼 지연된 워드 라인 인에이블 신호(XED)를 생성한다. 상기 행 경로 제어부(20)는 로우 어드레스(RADD)를 디코딩하여 디코딩 어드레스(ADD)를 출력한다.
상기 행 경로 활성화부(300)는 상기 워드 라인 인에이블 신호(XED) 및 디코딩 어드레스(ADD)를 이용하여 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 생성한다.
상기 셀 어레이 회로부(400)는 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 입력 받는 복수개의 셀 블록(셀 블록 0 ~ 셀 블록 X)을 구비한다.
도 4는 도 3의 행 경로 활성화부의 구성을 나타낸 블록도이다.
도 4에 도시된 바와 같이, 상기 행 경로 활성화부(300)는 복수개의 셀 블록(셀 블록 0 ~ 셀 블록 X)에 대응되도록 신호 생성 회로 블록(310)이 복수 개 구비 된다.
상기 신호 생성 회로 블록(310)은 블록 선택부(311) 및 IOBL 드라이버(IOSW DRV)(312)를 구비한다.
상기 블록 선택부(311)는 워드 라인 인에이블 신호(XED)가 활성화되고 디코딩 어드레스(ADD)가 자신과 연관된 셀 블록(예를 들어, 셀 블록 0)을 지정하는 어드레스이면, 상기 셀 블록 0을 선택하기 위한 블록 선택 신호(BSBI)를 생성한다.
상기 IOBL 드라이버(IOSW DRV)(312)는 상기 블록 선택 신호(BSBI)와, 상기 셀 블록 0과 인접한 다른 셀 블록을 선택하기 위한 블록 선택 신호(BSBJ)를 조합하여 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 생성한다. 상기 두 블록 선택 신호(BSBI, BSBJ)는 해당 셀 블록이 선택된 경우 활성화 레벨 예를 들어, 로우 레벨이 된다.
이후, 다시 설명하겠지만, 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)는 셀 어레이 회로부(400) 내부에서 반전되어 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)로 변환되어 한 쌍의 비트 라인 즉, 상기 비트 라인(BL)과 상기 비트 바 라인(BLB)을 연결하여 프리차징(Pre-charging)시킨다.
도 5는 도 4의 IOBL 드라이버의 회로도이다.
도 5에 도시된 바와 같이, 상기 IOBL 드라이버(312)는 낸드 게이트(ND1), 제 1 및 제 2 인버터(IV1, IV2) 및 레벨 시프터(312-1)를 구비한다.
상기 IOBL 드라이버(312)는 상기 두 블록 선택 신호(BSBI, BSBJ) 중에서 어느 하나라도 로우 레벨이 되면 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>) 를 하이 레벨로 출력하고, 두 블록 선택 신호(BSBI, BSBJ)가 모두 하이 레벨인 경우 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)를 로우 레벨로 출력한다. 이때 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)는 레벨 시프터(312-1)에 의해 펌핑 전압(VPP) 레벨로 레벨 시프팅된다.
도 6은 도 3의 셀 블록 0의 구성을 나타낸 블록도이다.
도 6에 도시된 바와 같이, 상기 셀 블록 0는 셀 매트(411)가 다수 개 구비되며, 각 셀 매트(411) 별로 비트 라인 센스 앰프(BLSA: Bit Line Sense Amplifier)(412), BLEQ 리피터(413), 입출력 라인 스위치(IOSW)(414) 및 비트 라인 스위치(BLSW)(415)를 구비한다.
상기 비트 라인 센스 앰프(BLSA)(412)는 상기 셀 매트(411)의 입/출력 데이터를 감지 및 증폭하도록 구성된다.
도 7은 도 6의 BLEQ 리피터의 회로도이다.
상기 BLEQ 리피터(413)는 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)를 반전시켜 비트 라인 스위치(BLSW)(415)로 전달하도록 구성된다.
도 7에 도시된 바와 같이, BLEQ 리피터(413)는 두 개의 트랜지스터(M1, M2)로 이루어진 인버터 구조를 가지며, 회로 설계에 따라 상기 인버터 구조가 복수개 구비될 수 있다. 상기 인버터를 통해 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)가 반전되어 비트 라인 이퀄라이즈 신호(BLEQ<0>)로서 출력된다.
도 8은 도 6의 입출력 라인 스위치(IOSW) 및 비트 라인 스위치(BLSW)의 회로도이다.
도 8에 도시된 바와 같이, 상기 입출력 라인 스위치(IOSW)(414)는 서로 다른 입출력 라인(SIO, 이하 숏 아이오 라인)(LIO, 이하 로컬 아이오 라인) 사이, 그리고 상기 서로 다른 입출력 라인(SIO)(LIO)과 반대 논리의 신호를 전송하는 서로 다른 입출력 라인(SIOB, 이하 숏 아이오 바 라인)(LIOB, 이하 로컬 아이오 바 라인) 사이에 연결된다.
상기 비트 라인 스위치(BLSW)(415)는 비트 라인(BL)과 상기 비트 라인의 반대 논리의 신호를 전송하는 비트 바 라인(BLB) 사이에 연결된다.
상기 숏 아이오 라인 쌍(SIO, SIOB)은 비트 라인 센스 앰프(BLSA)(412)와 상기 입출력 라인 스위치(IOSW)(414) 사이에 연결된다. 상기 로컬 아이오 라인 쌍(LIOB)은 데이터 입출력을 위한 패드(PAD)까지 연장되는 또 다른 입출력 라인(GIO, 이하, 글로벌 아이오 라인)(도시 되지 않음)과 상기 입출력 라인 스위치(IOSW)(414) 사이에 연결된다.
상기 입출력 라인 스위치(IOSW)(414)는 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO) 사이에 연결된 트랜지스터(M3) 및 숏 아이오 바 라인(SIOB)과 로컬 아이오 바 라인(LIOB) 사이에 연결된 트랜지스터(M4)로 구성될 수 있다. 상기 두 트랜지스터(M3, M4)의 게이트에 공통적으로 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)가 입력된다.
상기 비트 라인 스위치(BLSW)(415)는 비트 라인(BL)과 비트 바 라인(BLB) 사이에 연결된 트랜지스터(M5)로 구성될 수 있다. 상기 트랜지스터(M5)의 게이트에 비트 라인 이퀄라이즈 신호(BLEQ<0>)가 입력된다.
상기 비트 라인 이퀄라이즈 신호(BLEQ<0>)는 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)를 반전시킨 신호이다. 따라서 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)는 데이터 전송이 이루어지도록 하기 위한 입출력 라인 스위치(IOSW)(414), 및 비트 라인(BL)과 비트 바 라인(BLB)을 연결하여 프리차징(Pre-charging)시키기 위한 비트라인 스위치를 동시에 제어하는 신호로서 사용된다.
도 9는 본 발명에 따른 반도체 메모리 장치의 신호 파형도이다.
도 3 내지 도 9를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하기 위한 액티브 상태가 아닌 경우, 즉, 뱅크 액티브 명령(BACT)이 활성화되지 않은 경우 행 경로 제어부(200)는 워드 라인 인에이블 신호(XED)를 비활성화시킨다.
워드 라인 인에이블 신호(XED)가 비활성화 상태이므로, 블록 선택 신호(BSBI, BSBJ, ...)가 특정 레벨 예를 들어, 하이 레벨로 비활성화된다.
상기 블록 선택 신호(BSBI, BSBJ, ...)가 하이 레벨이므로, 도 5에 도시된 바와 같이, 행 경로 활성화부(300)는 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 로우 레벨로 출력한다.
상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)가 로우 레벨이므로, 도 7에 도시된 바와 같이, 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)는 하이 레벨로 출력된다.
상기 비트 라인 이퀄라이즈 신호(BLEQ<0:X>)가 하이 레벨이 됨에 따라 비트 라인 스위치(BLSW)(415)가 턴 온 됨으로써 비트 라인(BL)과 비트 바 라인(BLB)이 연결되어, 비트 라인(BL)과 비트 바 라인(BLB)이 동일 전위로 프리차징(Pre-charging) 된다.
또한 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)가 로우 레벨이므로 도 8에 도시된 바와 같이, 입출력 라인 스위치(414)가 턴 오프 됨으로써 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO), 그리고 숏 아이오 바 라인(SIOB)과 로컬 아이오 바 라인(LIOB)이 분리된다.
한편, 뱅크 액티브 명령(BACT)이 입력되면, 행 경로 제어부(200)가 상기 뱅크 액티브 명령(BACT)에 비해 기설정된 타이밍 마진(Timing margin) 만큼 지연된 워드 라인 인에이블 신호(XED)를 생성하고, 로우 어드레스(RADD)를 디코딩하여 디코딩 어드레스(ADD)를 출력한다.
워드 라인 인에이블 신호(XED)가 활성화되고, 디코딩 어드레스(ADD)가 자신과 연관된 셀 블록(예를 들어, 셀 블록 0)을 지정하는 어드레스이면, 행 경로 활성화부(300)가 상기 셀 블록 0을 선택하기 위한 블록 선택 신호(BSBI)를 로우 레벨로 활성화시킨다.
상기 블록 선택 신호(BSBI)가 활성화됨에 따라 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)가 하이 레벨로 출력된다.
상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)가 하이 레벨이므로, 도 7에 도시된 바와 같이, 비트 라인 이퀄라이즈 신호(BLEQ<0>)는 로우 레벨로 출력된다.
상기 비트 라인 이퀄라이즈 신호(BLEQ<0>)가 로우 레벨이 됨에 따라 비트 라인 스위치(BLSW)(415)가 턴 오프 되고 비트 라인(BL)과 비트 바 라인(BLB)을 분리하여, 비트 라인 센스 앰프(BLSA)(412)가 데이터 감지 및 증폭을 수행할 수 있도록 한다.
또한 상기 아이오/비트 바 라인 연결 제어신호(IOBLB<0>)가 하이 레벨이므로 도 8에 도시된 바와 같이, 입출력 라인 스위치(414)가 턴 온 되어 숏 아이오 라인(SIO)과 로컬 아이오 라인(LIO), 그리고 숏 아이오 바 라인(SIOB)과 로컬 아이오 바 라인(LIOB)을 연결한다.
상기 비트 라인 센스 앰프(BLSA)(412)에 의해 감지 및 증폭된 데이터가 로컬 아이오 라인(LIO) 및 로컬 아이오 바 라인(LIOB)을 경유하여 주변 회로로 전달된다.
반도체 메모리 장치는 액티브 동작 시 입출력 라인 스위치(414)가 턴 온 되고, 비트 라인 스위치(BLSW)(415)가 턴 오프 되며, 이와 반대로 프리차지 동작 시에는 입출력 라인 스위치(414)가 턴 오프 되고, 비트 라인 스위치(BLSW)(415)가 턴 온 된다.
종래의 기술에서는 별도의 회로 구성을 통해 생성된 두 종류의 신호를 통해 입출력 라인 스위치와 비트 라인 스위치를 제어하던 것을, 본 발명은 상술한 동작 원리를 이용하여 한 종류의 신호 즉, 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 이용하여 입출력 라인 스위치와 비트 라인 스위치의 제어가 가능하도록 한 것이다.
따라서 본 발명에 따른 반도체 메모리 장치는 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>) 만으로 프리차지 및 액티브 동작을 위한 신호 라인의 연결/분리 제어가 가능하므로, 소모 전류를 감소시킬 수 있다.
또한 종래의 기술과 달리, 행 경로 활성화부(300)와 셀 어레이 회로부(400) 사이에 아이오/비트 바 라인 연결 제어신호(IOBLB<0:X>)를 전송하기 위한 신호 라인만 있으면 되므로 신호 라인 배치가 간소화되고, 레이아웃 마진을 증가시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1의 행 경로 활성화부의 구성을 나타낸 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 4는 도 3의 행 경로 활성화부의 구성을 나타낸 블록도,
도 5는 도 4의 IOBL 드라이버의 회로도,
도 6은 도 3의 셀 블록 0의 구성을 나타낸 블록도,
도 7은 도 6의 BLEQ 리피터의 회로도,
도 8은 도 6의 입출력 라인 스위치(IOSW) 및 비트 라인 스위치(BLSW)의 회로도이고,
도 9는 본 발명에 따른 반도체 메모리 장치의 신호 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
200: 행 경로 제어부 300: 행 경로 활성화부
310: 신호 생성 회로 블록 311: 블록 선택부
312: IOBL 드라이버 400: 셀 어레이 회로부

Claims (16)

  1. 어드레스 및 액티브 명령에 따라 라인 연결 제어신호를 생성하는 행 경로 활성화부; 및
    셀 블록, 내부의 제 1 입출력 라인과 외부로 연장되는 제 2 입출력 라인을 연결하기 위한 입출력 라인 스위치 및 비트 라인 쌍(Bit Line Pair)을 서로 연결하기 위한 비트 라인 스위치를 구비하며, 상기 라인 연결 제어신호를 이용하여 상기 입출력 라인 스위치 및 상기 비트 라인 스위치를 제어하도록 구성된 셀 어레이 회로부를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 액티브 명령을 기설정된 시간만큼 지연시켜 생성한 워드 라인 인에이블 신호와, 외부 어드레스를 디코딩한 상기 어드레스를 상기 행 경로 활성화부에 제공하도록 구성된 행 경로 제어부를 더 구비하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 행 경로 활성화부는
    상기 워드 라인 인에이블 신호 및 상기 어드레스에 따라 상기 셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 선택부, 및
    상기 블록 선택 신호 및 다른 셀 블록을 선택하기 위한 블록 선택 신호를 이 용하여 상기 라인 연결 제어신호를 생성하는 드라이버를 구비하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 드라이버는
    상기 블록 선택 신호와 상기 다른 셀 블록을 선택하기 위한 블록 선택 신호를 논리 조합한 결과를 레벨 시프팅하여 상기 라인 연결 제어신호를 생성하도록 구성된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 셀 어레이 회로부는
    상기 라인 연결 제어신호를 내부적으로 반전시킨 신호를 이용하여 상기 비트 라인 스위치를 제어하도록 구성된 반도체 메모리 장치.
  6. 액티브 명령과 자신에 해당하는 어드레스가 입력되면 라인 연결 제어신호를 활성화시키는 행 경로 활성화부; 및
    셀 블록, 입출력 라인 스위치 및 비트 라인 스위치를 갖는 셀 어레이 회로부를 구비하며;
    상기 셀 어레이 회로부는 활성화된 상기 라인 연결 제어신호에 따라 상기 입출력 라인 스위치를 제어하여 셀 어레이 회로부 내부의 제 1 입출력 라인과 셀 어 레이 회로부 외부로 연장되는 제 2 입출력 라인을 연결하고, 상기 비트 라인 스위치를 제어하여 비트 라인 쌍(Bit Line Pair)을 분리하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 액티브 명령을 기설정된 시간만큼 지연시켜 생성한 워드 라인 인에이블 신호와, 외부 어드레스를 디코딩한 상기 어드레스를 상기 행 경로 활성화부에 제공하도록 구성된 행 경로 제어부를 더 구비하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 행 경로 활성화부는
    상기 워드 라인 인에이블 신호 및 상기 어드레스에 따라 상기 셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 선택부, 및
    상기 블록 선택 신호, 다른 셀 블록을 선택하기 위한 블록 선택 신호를 이용하여 상기 라인 연결 제어신호를 생성하는 드라이버를 구비하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 드라이버는
    상기 블록 선택 신호와 상기 다른 셀 블록을 선택하기 위한 블록 선택 신호를 논리 조합한 결과를 레벨 시프팅하여 상기 라인 연결 제어신호를 생성하도록 구 성된 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 셀 어레이 회로부는 비활성화된 상기 라인 연결 제어신호에 따라 상기 입출력 라인 스위치를 제어하여 셀 어레이 회로부 내부의 제 1 입출력 라인과 셀 어레이 회로부 외부로 연장되는 제 2 입출력 라인을 분리하고, 상기 비트 라인 스위치를 제어하여 비트 라인 쌍(Bit Line Pair)을 연결하도록 구성된 반도체 메모리 장치.
  11. 액티브 명령 및 어드레스에 따라 라인 연결 제어신호를 생성하는 신호 생성 회로 블록;
    메모리 셀 및 상기 메모리 셀과 비트 라인 쌍(Bit Line Pair)을 통해 연결된 비트 라인 센스 앰프를 구비하는 셀 블록;
    상기 라인 연결 제어신호에 따라 상기 비트 라인 센스 앰프와 연결된 제 1 입출력 라인과 상기 셀 블록 외부로 연장되는 제 2 입출력 라인을 연결 또는 분리하기 위한 입출력 라인 스위치; 및
    상기 라인 연결 제어신호에 따라 상기 비트 라인 쌍(Bit Line Pair)을 서로 분리 또는 연결하기 위한 비트 라인 스위치를 구비하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 신호 생성 회로 블록은
    상기 액티브 명령이 입력되고 상기 어드레스가 자신에 해당하는 어드레스이면 상기 셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 선택부, 및
    상기 블록 선택 신호, 다른 셀 블록을 선택하기 위한 블록 선택 신호를 이용하여 상기 라인 연결 제어신호를 생성하는 드라이버를 구비하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 드라이버는
    상기 블록 선택 신호와 상기 다른 셀 블록을 선택하기 위한 블록 선택 신호를 논리 조합한 결과를 레벨 시프팅하여 상기 라인 연결 제어신호를 생성하도록 구성된 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 셀 어레이 회로부는
    상기 라인 연결 제어신호를 내부적으로 반전시켜 상기 입출력 라인 스위치에 전달하기 위한 리피터(Repeater)를 더 구비하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 액티브 명령이 입력되고 상기 어드레스가 자신에 해당하는 어드레스이 면, 상기 입출력 라인 스위치는 상기 라인 연결 제어신호에 따라 상기 비트 라인 센스 앰프와 연결된 제 1 입출력 라인과 상기 셀 블록 외부로 연장되는 제 2 입출력 라인을 연결하고,
    상기 비트 라인 스위치는 상기 라인 연결 제어신호에 따라 상기 비트 라인 쌍(Bit Line Pair)을 서로 분리하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 액티브 명령이 입력되지 않고 상기 어드레스가 자신에 해당하는 어드레스가 아니면, 상기 입출력 라인 스위치는 상기 라인 연결 제어신호에 따라 상기 비트 라인 센스 앰프와 연결된 제 1 입출력 라인과 상기 셀 블록 외부로 연장되는 제 2 입출력 라인을 분리하고,
    상기 비트 라인 스위치는 상기 라인 연결 제어신호에 따라 상기 비트 라인 쌍(Bit Line Pair)을 서로 연결하는 반도체 메모리 장치.
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