TWI485715B - 半導體記憶裝置 - Google Patents

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TWI485715B
TWI485715B TW098125435A TW98125435A TWI485715B TW I485715 B TWI485715 B TW I485715B TW 098125435 A TW098125435 A TW 098125435A TW 98125435 A TW98125435 A TW 98125435A TW I485715 B TWI485715 B TW I485715B
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Tae Sik Yun
Kang Seol Lee
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Hynix Semiconductor Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

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Description

半導體記憶裝置
本發明在此一般而言係關於一半導體裝置，且更特定而言之，係關於一半導體記憶裝置。
一操作電流對一半導體記憶裝置之性能具有一巨大的影響。因此，吾人考慮各種減低該操作電流的方式。
減少用於一格陣列電路單元中之一電流以減低該半導體記憶裝置之操作電流係極重要的。
再者，當該半導體記憶裝置之積體度增加時，用來控制該格陣列電路單元之半導體記憶裝置的訊號線布局及一布局容限之安全性變得更加重要。
因此，吾人需要發展一種半導體記憶裝置，其可減低電流消耗並減少有關該格陣列電路單元的訊號線數。
在此揭露一種半導體記憶裝置，更特定言之，係可減低一格陣列電路單元之電流消耗的一種半導體記憶裝置。
在此也揭露根據本發明一具體實施例之一半導體記憶裝置，其可減少用來控制在一IO(輸入/輸出)線及一位元線之間的連接或分離之訊號線數。
在本發明之一具體實施例中，一半導體記憶裝置包括：一列路徑啟動單元，其配置係根據一位址及一啟動命令產生一線連接控制訊號；及一格陣列電路單元，其包括用來將在一格區塊中之一第一輸入/輸出線與延伸到該格區塊外側之一第二輸入/輸出線彼此連接的一輸入/輸出線開關，以及用來將一位元線配對彼此連接的一位元線開關，且該格陣列電路單元係配置來控制使用該線連接控制訊號之輸入/輸出線開關及該位元線開關。
在本發明之另一具體實施例中，一半導體記憶裝置包括：一列路徑啟動單元，其配置來當輸入一啟動命令及對應該列路徑啟動單元之一位址時，啟動一線連接控制訊號；及一格陣列電路單元，其包括：一格區塊、一輸入/輸出線開關，及一位元線開關，其中該格陣列電路單元係藉由根據該啟動線連接控制訊號來控制該輸入/輸出線開關以將在該格陣列電路單元中之一第一輸入/輸出線與延伸到該格陣列電路單元外側之一第二輸入/輸出線彼此連接，並藉由控制該位元線開關來分離一位元線配對。
在本發明之再另一具體實施例中，一半導體記憶裝置包括：一訊號產生電路區塊，其配置來根據一啟動命令及一位址產生一線連接控制訊號；一格區塊，其包括記憶格及經由一位元線配對連接至該記憶格的一位元線感測放大器；一輸入/輸出線開關，其配置來根據該線連接控制訊號將連接至該位元線感測放大器之一第一輸入/輸出線與延伸到該格區塊外側之一第二輸入/輸出線彼此連接或彼此分離；及一位元線開關，其配置來根據該線連接控制訊號IO將該位元線配對彼此分離或彼此連接。
以下在該章節「實施方式」中描述該等或其它特徵、態樣，及具體實施例。
第一圖係顯示一半導體記憶裝置之一具體實施例的一方塊圖。
第一圖舉例說明一電路區域，其也稱之為一「X-洞(X-Hole)」，即用來將一格陣列電路單元之資料連接至一周邊電路區域上的一電路區域。
如第一圖所示，該半導體記憶裝置10可包括：一列路徑控制單元20、一列路徑啟動單元30，及一格陣列電路單元40。
該列路徑控制單元20可根據一已接收記憶庫啟動命令「BACT」及一已接收列位址「RADD」來產生一字線賦能訊號「XED」、一解碼位址「ADD」，及一輸入/輸出線開關賦能條訊號「IOSWENB」。
該列路徑啟動單元30可產生IO切換訊號「IOSW<0:X>」及使用來自該列路徑控制單元20之字線賦能訊號「XED」、該解碼位址「ADD」，及該輸入/輸出線開關賦能條訊號「IOSWENB」的位元線等化條訊號「BLEQB<0:X>」。
該格陣列電路單元40可包括複數個格區塊(CELL BLOCK 0至CELL BLOCK X)。
當將該記憶庫啟動命令「BACT」輸入至該列路徑控制單元20時，該列路徑控制單元20可產生該字線賦能訊號「XED」，其具有與該記憶庫啟動命令「BACT」相較之一預定時序容限。
該列路徑控制單元20可藉由解碼該列位址「RADD」來輸出該解碼位址「ADD」。
該列路徑控制單元20可藉由混合用來指定一字線之解除時序的一訊號及該字線賦能訊號「XED」來產生該輸入/輸出線開關賦能條訊號「IOSWENB」。
第二圖係根據一具體實施例顯示一列路徑啟動單元30的一方塊圖，其可包括在第一圖之該裝置中。
如第二圖所示，該列路徑啟動單元30可包括對應該格陣列電路單元40中之該等複數個格區塊(CELL BLOCK 0至CELL BLOCK X)的複數個電路區塊31。
該電路區塊31可包括：一區塊選擇部分31-1、一BLEQ驅動器(BLEQ DRV)31-2，及一IOSW驅動器(IOSW DRV)31-3。
當啟動該字線賦能訊號「XED」且該解碼位址「ADD」係指定與其對應之一格區塊(即：CELL BLOCK 0)的一位址時，該區塊選擇部分31-1可產生用來選擇該對應區塊(即：CELL BLOCK 0)之一區塊選擇訊號「BSBI」。
該BLEQ驅動器(BLEQ DRV)31-2可藉由混合用來選擇鄰近該CELL BLOCK 0之另一格區塊的一區塊選擇訊號「BSBJ」及該區塊選擇訊號「BSBI」來產生一位元線等化條訊號「BLEQB<0>」。
該IOSW驅動器(IOSW DRV)31-3可藉由混合該輸入/輸出線開關賦能條訊號「IOSWENB」及該位元線等化條訊號「BLEQB<0>」來產生一IO切換訊號「IOSW<0>」。
該等IO切換訊號「IOSW<0:X>」係用來控制一開關，其用來將該格陣列電路單元40中之不同的輸入/輸出線SIO(未示出)及LIO(未示出)連接或分離。該輸入/輸出線SIO(在下文中稱之為「短IO線」)係在一位元線感測放大器及該開關之間連接。另一輸入/輸出線LIO(在下文中稱之為「區域IO線」)係在延伸到用於資料輸入/輸出之一墊的另一輸入/輸出線GIO(未示出)(在下文中稱之為「全域IO線」)及該開關之間連接。
該等位元線等化條訊號「BLEQB<0:X>」係在該格陣列電路單元40中反轉並轉換成位元線等化訊號「BLEQ<0:X>」，其係用來連接一對位元線。即，一位元線BL及將具有一相對邏輯值之一訊號傳送至該位元線的一位元條線BLB係彼此連接且經預先充電。
此時，該等IO切換訊號「IOSW<0:X>」係使用大於一外部電壓VDD(即：一泵電壓VPP)之一電壓來產生，以幫助該短IO線SIO及該區域IO線LIO之間的訊號傳輸。該等位元線等化條訊號「BLEQB<0:X>」係使用小於該泵電壓VPP之一電壓來產生。
當該半導體記憶裝置執行一啟動操作時，該短IO線SIO及該區域IO線LIO係藉由該等IO切換訊號「IOSW<0:X>」來彼此連接，且該位元線BL及該位元條線BLB係藉由該等位元線等化訊號「BLEQ<0:X>」與彼此分離。
同時，當該半導體記憶裝置執行一預充電操作時，該短IO線SIO及該區域IO線LIO係藉由該等IO切換訊號「IOSW<0:X>」來與彼此分離，且該位元線BL及該位元條線BLB係藉由該等位元線等化訊號「BLEQ<0:X>」來彼此連接。
第三圖係根據本發明之一具體實施例顯示一示例性半導體記憶裝置的一方塊圖。
如第三圖所示，該半導體記憶裝置100可包括：一列路徑控制單元200、一列路徑啟動單元300，及一格陣列電路單元400。
該列路徑控制單元200可根據一已接收記憶庫啟動命令「BACT」及一接收之列位址「RADD」來產生一字線賦能訊號「XED」及一解碼位址「ADD」。當將該記憶庫啟動命令「BACT」輸入至該列路徑控制單元200時，該列路徑控制單元200可產生該字線賦能訊號「XED」，其經延遲與該記憶庫啟動命令「BACT」相較之一預定時序容限。該列路徑控制單元200可藉由解碼該列位址「RADD」來輸出該解碼位址「ADD」。
該列路徑啟動單元300可產生使用該字線賦能訊號「XED」及該解碼位址「ADD」的IO/位元條線連接控制訊號「IOBLB<0:X>」。
該格陣列電路單元400可包括複數個格區塊(CELL BLOCK 0至CELL BLOCK X)，其接收該等IO/位元條線連接控制訊號「IOBLB<0:X>」。
第四圖係根據本發明一具體實施例顯示一列路徑啟動單元的一方塊圖，其可包括在第三圖之該裝置中。
如第四圖所示，該列路徑啟動單元300可包括複數個訊號產生電路區塊310，其對應至該等複數個格區塊(CELL BLOCK 0至CELL BLOCK X)。
該等訊號產生電路區塊310可包括一區塊選擇部分311及一IOBL驅動器(IOSW DRV)312。
當啟動該字線賦能訊號「XED」且該解碼位址「ADD」係指定與其對應之一格區塊(即：CELL BLOCK 0)的一位址時，該區塊選擇部分311可產生用來選擇一對應格區塊(即：CELL BLOCK 0)的一區塊選擇訊號「BSBI」。
該IOBL驅動器(IOBL DRV)312可藉由混合用來選擇鄰近該CELL BLOCK 0之另一格區塊的一區塊選擇訊號「BSBJ」及該區塊選擇訊號「BSBI」來產生該等IO/位元條線連接控制訊號「IOBLB<0:X>」。當選擇該對應格區塊時，該等兩個區塊選擇訊號「BSBI」及「BSBJ」具有一啟動位準，即：一低位準。
該等IO/位元條線連接控制訊號「IOBLB<0:X>」係在該格陣列電路單元400中反轉並轉換成該等位元線等化訊號「BLEQ<0:X>」，以將一對位元線(即：一位元線BL及一位元條線BLB)彼此連接並將其預充電。
第五圖係根據本發明一具體實施例顯示一示例性IOBL驅動器的一電路圖，其可包括在第四圖之該列路徑啟動單元中。
如第五圖中所示，該IOBL驅動器312可包括：一反及(NAND)閘ND1、第一及第二反向器IV1及IV2，及一位準移位器312-1。
當該等兩個區塊選擇訊號「BSBI」及「BSBJ」中之任何一個係在一低位準時，該IOBL驅動器312可在一高位準下輸出該IO/位元條線連接控制訊號「IOBLB<0>」。當該等兩個區塊選擇訊號「BSBI」及「BSBJ」係在一高位準時，該IOBL驅動器312也可在一低位準下輸出該IO/位元條線連接控制訊號「IOBLB<0>」。在此例中，該IO/位元條線連接控制訊號「IOBLB<0>」係藉由該位準移位器312-1位準移位至一泵電壓VPP的位準上。
第六圖係根據本發明之一具體實施例顯示一格區塊CELL BLOCK 0的一方塊圖，其可包括在第三圖之該裝置中。
如第六圖所示，該CELL BLOCK 0包括複數個格墊411，且每一該等格墊411包括：一位元線感測放大器(BLSA，bit line sense amplifier)412、一BLEQ中繼器413、一輸入/輸出線開關(IOSW，input/output line switch)414，及一位元線開關(BLSW，bit line switch)415。
該位元線感測放大器(BLSA)412係配置來偵測並放大該等格墊411之輸入/輸出資料。
第七圖係根據本發明一具體實施例顯示一示例性BLEQ中繼器413的一電路圖，其可包括在第六圖之該格區塊中。
該BLEQ中繼器413係配置來反轉並轉移該IO/位元條線連接控制訊號「IOBLB<0>」至該位元線開關(BLSW)415。
如第七圖所示，該BLEQ中繼器413具有包含兩個電晶體M1及M2的一反向器結構，並可根據一電路設計包括複數個反向器結構。該IO/位元條線連接控制訊號「IOBLB<0>」係以該反向器反轉，並輸出為該位元線等化訊號「BLEQ<0>」。
第八圖係根據本發明一具體實施例顯示一輸入/輸出線開關IOSW 414及一位元線開關BLSW 415的一電路圖，其可包括在第六圖之該格區塊中。
如第八圖所示，該輸入/輸出線開關(IOSW)414係在不同之輸入/輸出線SIO(在下文中稱之為「短IO線」)及LIO(在下文中稱之為「區域IO線」)間以及在不同之輸入/輸出線SIOB(在下文中稱之為「短IO條線」)及LIOB(在下文中稱之為「區域IO條線」)間連接。該短IO條線SIOB及該區域IO條線LIOB將具有一相對邏輯值的一訊號傳送至該等不同之輸入/輸出線SIO及LIO。
該位元線開關(BLSW)415係在一位元線BL及一位元條線BLB之間連接。該位元條線BLB將具有一相對邏輯值之一訊號傳送至該位元線BL。
該短IO線配對SIO及SIOB係在該位元線感測放大器(BLSA)412及該輸入/輸出線開關(IOSW)414之間連接。該區域IO線配對LIO及LIOB係在該輸入/輸出線開關(IOSW)414及延伸到用於資料輸入/輸出之一墊的另一輸入/輸出線GIO(在下文中稱之為「全域IO線」)(未示出)之間連接。
該輸入/輸出線開關(IOSW)414可配置來包括一電晶體M3，其在該短IO線SIO及該區域IO線LIO之間連接，以及一電晶體M4，其在該短IO條線SIOB及該區域IO條線LIOB之間連接。該IO/位元條線連接控制訊號「IOBLB<0>」係在該等兩電晶體M3及M4之該等閘的一共同節點處輸入。
該位元線開關(BLSW)415可配置來包括一電晶體M5，其在該位元線BL及該位元條線BLB之間連接。該位元線等化訊號「BLEQ<0>」經輸入至該電晶體M5之一閘中。
該位元線等化訊號「BLEQ<0>」係該IO/位元條線連接控制訊號「IOBLB<0>」的反轉。因此，該IO/位元條線連接控制訊號「IOBLB<0>」係用來控制用於資料傳輸之輸入/輸出線開關(IOSW)414，以及在將該位元線BL及該位元條線BLB預充電的同時用在連接該位元線BL及該位元條線BLB的一位元線。
第九圖係根據本發明一具體實施例顯示一示例性半導體記憶裝置的一訊號波形圖。
下文中，該半導體記憶裝置之一操作將參考第三圖至第九圖來描述。
首先，當該半導體記憶裝置並非在一讀取或寫入操作的一啟動狀態中時(即：當該記憶庫啟動命令「BACT」未啟動時)，該列路徑控制單元200解除該字線賦能訊號「XED」。
由於該字線賦能訊號「XED」係在一解除狀態中，該等區塊選擇訊號「BSBI」、「BSBJ」等等經解除並設定在一預定位準，即：一高位準。
由於該等區塊選擇訊號「BSBI」、「BSBJ」等等係在一高位準，該列路徑啟動單元300可如第五圖所示在一低位準下輸出該等IO/位元條線連接控制訊號「IOBLB<0:X>」。
由於該等IO/位元條線連接控制訊號「IOBLB<0:X>」係在一低位準，該等位元線等化訊號「BLEQ<0:X>」係如第七圖所示在一高位準下輸出。
當該等位元線等化訊號「BLEQ<0:X>」係在一高位準時，該位元線開關(BLSW)415經開啟以將該位元線BL及該位元條線BLB彼此連接，因此該位元線BL及該位元條線BLB係以相同電位預充電。
進一步地，由於該等IO/位元條線連接控制訊號「IOBLB<0:X>」係在一低位準，如第八圖所示，關閉該輸入/輸出線開關414以將該短IO線SIO及該區域IO線LIO彼此分離，並將該短IO條線SIOB及該區域IO條線LIOB彼此分離。
相反地，當啟動並輸入該記憶庫啟動命令「BACT」時，該列路徑控制單元200可產生該字線賦能訊號「XED」，其經延遲與該記憶庫啟動命令「BACT」相較之一預定時序容限，且該列路徑控制單元200可藉由解碼該列位址「RADD」來輸出該解碼位址「ADD」。
當啟動該字線賦能訊號「XED」且該解碼位址「ADD」係指定與其對應之一格區塊(即：CELL BLOCK 0)的一位址時，該列路徑啟動單元300可在一低位準下啟動用來選擇該CELL BLOCK 0的該區塊選擇訊號「BSBI」。
當啟動該區塊選擇訊號「BSBI」時，該IO/位元條線連接控制訊號「IOBLB<0>」係在一高位準下輸出。
由於該IO/位元條線連接控制訊號「IOBLB<0>」係在一高位準，輸出該位元線等化訊號「BLEQ<0>」，其如第七圖所示具有一低位準。
當該位元線等化訊號「BLEQ<0>」係在一低位準時，關閉該位元線開關(BLSW)415以將該位元線BL及該位元條線BLB彼此分離，因此該位元線感測放大器(BLSA)412可偵測並放大資料。
進一步地，由於該IO/位元條線連接控制訊號「IOBLB<0>」係在一高位準，如第八圖所示，開啟該輸入/輸出線開關414以將該短IO線SIO及該區域IO線LIO彼此連接，並將該短IO條線SIOB及該區域IO條線LIOB彼此連接。
然後，以該位元線感測放大器(BLSA)412來偵測及放大之資料係經由該區域IO線LIO及該區域IO條線LIOB轉移至周邊電路。
當該半導體記憶裝置執行該啟動操作時，開啟該輸入/輸出線開關414並關閉該位元線開關(BLSW)415。相反地，當該半導體記憶裝置執行該預充電操作時，關閉該輸入/輸出線開關414並開啟該位元線開關(BLSW)415。
如上所述根據本發明之具體實施例係配置來經由上述之操作原則來控制使用一共同訊號(即：IO/位元條線連接控制訊號「IOBLB<0:X>」)的一輸入/輸出線開關及一位元線開關。
因此，在根據本發明一具體實施例的該半導體記憶裝置中，由於該半導體記憶裝置可僅使用該等IO/位元條線連接控制訊號「IOBLB<0:X>」來控制用於一預充電操作及一啟動操作之訊號線的該連接/分離，因此可減低電流消耗。
進一步地，根據本發明之該具體實施例，由於在一列路徑啟動單元300及一格陣列電路單元400之間僅需要用來傳輸該等IO/位元條線連接控制訊號「IOBLB<0:X>」的一訊號線，因此可簡化該等訊號線之該布局並保全一大型布局之容限。
儘管以上已描述某些具體實施例，熟習本技術之人士應了解所述之該等具體實施例係僅作為範例之用。因此，在此描述之該裝置不應受限於該等描述之具體實施例。而是，在此描述之該等裝置應僅受限於在配合該以上發明說明及後附圖式下之其後的該等申請專利範圍。
10．．．半導體記憶裝置
20．．．列路徑控制單元
30．．．列路徑啟動單元
31．．．電路區塊
31-1．．．區塊選擇部分
31-2．．．BLEQ驅動器
31-3．．．IOSW驅動器
40．．．格陣列電路單元
100．．．半導體記憶裝置
200．．．列路徑控制單元
300．．．列路徑啟動單元
310．．．訊號產生電路區塊
311．．．區塊選擇部分
312．．．IOBL驅動器
312-1．．．位準移位器
400．．．格陣列電路單元
411．．．格墊
412．．．位元線感測放大器
413．．．BLEQ中繼器
414．．．輸入/輸出線開關
415．．．位元線開關
M1．．．電晶體
M2．．．電晶體
M3．．．電晶體
M4．．．電晶體
M5．．．電晶體
以下配合該等後附圖式描述特徵、態樣，及具體實施例，其中：
第一圖係顯示一半導體記憶裝置一具體實施例的一方塊圖；
第二圖係根據一具體實施例顯示一列路徑啟動單元的一方塊圖，其可包括在第一圖之該裝置中；
第三圖係根據本發明一具體實施例顯示一示例性半導體記憶裝置的一方塊圖；
第四圖係根據本發明一具體實施例顯示一列路徑啟動單元的一方塊圖，其可包括在第三圖之該裝置中；
第五圖係根據本發明一具體實施例顯示一示例性IOBL驅動器的一電路圖，其可包括在第四圖之該列路徑啟動單元中；
第六圖係根據本發明一具體實施例顯示一格區塊CELL BLOCK 0的一方塊圖，其可包括在第三圖之該裝置中；
第七圖係根據本發明一具體實施例顯示一示例性BLEQ中繼器的一電路圖，其可包括在第六圖之該格區塊中；
第八圖係根據本發明之一具體實施例顯示一輸入/輸出線開關IOSW及一位元開關BLSW的一電路圖，其可包括在第六圖之該格區塊中；及
第九圖係根據本發明一具體實施例顯示一示例性半導體記憶裝置的一訊號波形圖。
10．．．半導體記憶裝置
20．．．列路徑控制單元
30．．．列路徑啟動單元
40．．．格陣列電路單元

Claims (13)

  1. 一種半導體記憶裝置，其包含：一列路徑啟動單元，其配置來根據一位址及一啟動命令產生一線連接控制訊號；一格陣列電路單元，其包括：用來將在一格區塊中之一第一輸入/輸出線連接至延伸到該格區塊外側之一第二輸入/輸出線的一輸入/輸出線開關，以及用來將一位元線配對之位元線彼此連接的一位元線開關，且該格陣列電路係配置來控制該輸入/輸出線開關及使用該線連接控制訊號之位元線開關；及一列路徑控制單元，其配置來將一字線賦能訊號提供予該列路徑啟動單元，其係藉由延遲該啟動命令一預定時間來產生，以及將該位址提供予該列路徑啟動單元，其係藉由解碼一外部位址來產生。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中該列路徑啟動單元包括：一區塊選擇部分，其配置來根據該字線賦能訊號及該位址來產生用來選擇該格區塊的一區塊選擇訊號；及一驅動器，其配置來產生使用該區塊選擇訊號的線連接控制訊號，以及用來選擇另一格區塊的一第二區塊選擇訊號。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中該驅動器係配置來藉由位準移位邏輯地結合該區塊選擇訊號及用來選擇另一格區塊之該第二區塊選擇訊號一結果來產生該線連 接控制訊號。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中該格陣列電路單元係配置來控制使用一內部訊號之位元線開關，該內部訊號係藉由反轉該線連接控制訊號來產生。
  5. 一半導體記憶裝置，其包含：一列路徑啟動單元，其配置來當輸入一啟動命令及對應該列路徑啟動單元之一位址時，啟動一線連接控制訊號；一格陣列電路單元，其包括：一格區塊、一輸入/輸出線開關，及一位元線開關；及一列路徑控制單元，其配置來將一字線賦能訊號提供予該列路徑啟動單元，其係藉由延遲該啟動命令一預定時間來產生，以及將該位址提供予該列路徑啟動單元，其係藉由解碼一外部位址來產生；其中該格陣列電路單元係藉由根據一啟動線連接控制訊號控制該輸入/輸出線開關以將在該格陣列電路單元中之一第一輸入/輸出線連接至延伸到該格陣列電路單元之外側的一第二輸入/輸出線，並且藉由控制該位元線開關分離一位元線配對之位元線。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中該列路徑啟動單元包括：一區塊選擇部分，其配置來根據該字線賦能訊號及該位址產生用來選擇該格區塊的一區塊選擇訊號；及一驅動器，其配置來產生使用該區塊選擇訊號之線連接控制訊號以及用來選擇另一格區塊之一第二區塊選擇訊號。
  7. 如申請專利範圍第6項之半導體記憶裝置，其中該驅動器係配置來藉由位準移位邏輯地結合該區塊選擇訊號及用來選擇另一格區塊之第二區塊選擇訊號的一結果來產生該線連接控制訊號。
  8. 如申請專利範圍第5項之半導體記憶裝置，其中該格陣列電路單元係配置來藉由根據一解除線連接控制訊號以控制該輸入/輸出線開關以及藉由控制該位元線開關來連接該位元線配對之位元線，以將該格陣列電路單元中之第一輸入/輸出線自延伸到該格陣列電路單元外側之第二輸入/輸出線分離。
  9. 一種半導體記憶裝置，其包含：一訊號產生電路區塊，其配置來根據一啟動命令及一位址來產生一線連接控制訊號；一格區塊，其包括一記憶格及經由一位元線配對連接至該記憶格之一位元線感測放大器；一輸入/輸出線開關，其配置來根據該線連接控制訊號將連接至該位元線感測放大器之一第一輸入/輸出線連接至延伸到該格區塊外側之一第二輸入/輸出線上，或將連接至該位元線感測放大器之一第一輸入/輸出線自延伸到該格區塊外側之一第二輸入/輸出線分離；及一位元線開關，其配置來根據該線連接控制訊號分離或連接該位元線配對之位元線，其中該訊號產生電路區塊包括：一區塊選擇部分，其配置來當輸入該啟動命令且該位 址對應至該訊號產生電路區塊時產生用來選擇該格區塊的一區塊選擇訊號；及一驅動器，其配置來產生使用該區塊選擇訊號的線連接控制訊號，以及用來選擇另一格區塊的一第二區塊選擇訊號。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中該驅動器係配置來藉由位準移位邏輯地結合該區塊選擇訊號及用來選擇另一格區塊之第二區塊選擇訊號的一結果來產生該線連接控制訊號。
  11. 如申請專利範圍第9項之半導體記憶裝置，其中該格區塊進一步地包括一中繼器，其配置來反轉該線連接控制訊號並將該已反轉之線修正控制訊號傳送至該位元線開關。
  12. 如申請專利範圍第9項之半導體記憶裝置，其中當輸入該啟動命令且該位址係對應至該訊號產生電路區塊時，該輸入/輸出線開關根據該線連接控制訊號將連接至該位元線感測放大器之第一輸入/輸出線連接至延伸到該格區塊外側的第二輸入/輸出線上，且該位元線開關係根據該線連接控制訊號與該位元線配對之位元線分離。
  13. 如申請專利範圍第9項之半導體記憶裝置，其中當未輸入該啟動命令且該位址未對應至該訊號產生電路區塊時，該輸入/輸出線開關根據該線連接控制訊號將連接至該位元線感測放大器之第一輸入/輸出線與延伸到該格區塊外側之第二輸入/輸出線分離，且該位元線開關係根據該線連接控制訊號連接該位元線配對之位元線。
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