KR100236537B1 - 반도체메모리장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 복수의 메모리 셀 에레이와, 복수의 센스앰프와, 워드라인 구동부와, 로우 디코더와, 복수의 컨정크션부를 구비한 반도체 메모리장치에 있어서, 상기 메모리 셀 어레이와 센스앰프를 칼럼방향으로 가로질러 배치된 복수의 어레이 전원공급라인; 상기 워드라인 구동부와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 1 전원공급라인쌍; 상기 로우 디코더와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 2 전원공급라인쌍; 상기 복수의 메모리 셀 어레이의 상측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 3 전원공급라인; 상기 복수의 메모리 셀 어레이의 하측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 4 전원공급라인; 상기 제 1 전원공급라인쌍의 각각에 로우방향으로 연결된 제 5 전원공급라인; 상기 제 2 전원공급라인쌍의 일측에 로우방향으로 연결된 제 6 전원공급라인; 및 노이즈를 받는 전원공급라인의 노이즈 분배를 위해 제 1 및 제 2 제어신호에 응답하여 상기 제 4 전원공급라인을 제 5 전원공급라인 및 제 6 전원라인에 연결시켜서 제 1 및 제 2 전원공급라인쌍에 분배시키는 노이즈 분배수단을 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 타이밍 킨트롤 논리 회로에 의해 반도체 메모리 장치내에서 분리되어 있는 노이즈 발생 전원공급라인을 인접한 전원공급라인에 연결하여 노이즈를 분산시킴으로써, 전원공급라인의 면적의 증가없이 노이즈를 분산시킬 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 회로의 동작에 있어서 노이즈는 입력신호의 잘못된 인식과 속도 저하와 같은 오동작을 일으킬 수 있으므로 회로 전체의 신뢰성에 많은 문제를 일으킨다. 이러한 이유로 반도체 장치의 설계시 설계자들은 시믈레이션을 통해 적절한 전원 공급 라인(Power line)의 면적을 결정하거나 각 노이즈원에 대한 전원 공급 라인(Power line)의 분리 등을 통하여 노이즈가 각 동작에 미치는 영향을 최소화 하려고 한다.
도 1 은 종래의 반도체 메모리 장치의 전원 연결 구조를 설명하기 위한 도면으로서, 도시된 바와 같이, 복수의 메모리 셀 에레이와(CA1,CA2 …), 복수의 메모리 셀 어레이(CA1,CA2 …)의 상하에 쌍으로 배치된 복수의 센스앰프(SA1/SA3,SA2/SA4 …)와, 메모리 셀 에레이(C1,C2 …)의 워드라인을 구동하기 위해 메모리 셀 어레이(CA1,CA2 …)들 사이에 배치된 워드라인 구동부(SWD)와, 로우 디코더(RD)와, 워드라인 구동부(SWD) 및 로우 디코더(RD)의 상하에 쌍으로 배치된 복수의 컨정크션부(CJ1/CJ3, CJ2/CJ4 …)을 구비하고, 메모리 셀 어레이(CA1,CA2 …)와 복수의 센스앰프(SA1/SA3,SA2/SA4 …)를 칼럼방향으로 가로질러 배치된 복수의 어레이 전원공급라인(10)과, 워드라인 구동부(SWD)와 컨정크션부(CJ1,CJ3)을 칼럼방향으로 가로질러 배치된 제 1 전원공급라인쌍(20)와, 로우 디코더(RD)와 컨정크션부(CJ2,CJ4)을 칼럼방향으로 가로질러 배치된 제 2 전원공급라인쌍(40)과, 복수의 메모리 셀 어레이(CA1,CA2 …)의 상측에 배치된 센스앰프들(SA1,SA2)을 로우방향으로 가로질러 배치된 제 3 전원공급라인(60)과, 복수의 메모리 셀 어레이(CA1,CA2 …)의 하측에 배치된 센스앰프들(SA3,SA4)을 로우방향으로 가로질러 배치된 제 4 전원공급라인(80)과, 제 1 전원공급라인쌍(20)의 각각에 로우방향으로 연결된 제 5 전원공급라인(100)와, 제 2 전원공급라인쌍(40)의 일측에 로우방향으로 연결된 제 6 전원공급라인(120)으로 구성된다.
상기와 같이 구성된 전원공급라인의 연결구조는 각 영역들이 분리되어 동작하고, 각 영역들 마다 노이즈를 받는 시점이 서로 다르므로 한 영역에서 발생하는 노이즈가 다른 영역에 영향을 미치지 않도록 한다.
그러나, 반도체 메모리가 대용량화 되고, 고주파 동작을 위한 뱅크 인터리빙 즉, 뱅크단위에 의한 데이터 기입 및 독출로 인하여 기존대비 전원 공급라인의 노이즈 증가를 가져왔다, 따라서 전원 공급라인의 노이즈 억제가 필요하다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 타이밍 킨트롤 논리 회로에 의해 반도체 메모리 장치내에서 분리되어 있는 노이즈 발생 전원공급라인을 인접한 전원공급라인에 연결하여 노이즈를 분산시킴으로써, 전원공급라인의 면적의 증가없이 노이즈를 분산시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기 문제점을 해결하기 위하여 본 발명의 장치는 복수의 메모리 셀 에레이와, 상기 복수의 메모리 셀 어레이의 상하에 쌍으로 배치된 복수의 센스앰프와, 상기 메모리 셀 에레이의 워드라인을 구동하기 위해 상기 메모리 셀 어레이들 사이에 배치된 워드라인 구동부와, 로우 디코더와, 상기 워드라인 구동부 및 상기 로우 디코더의 상하에 쌍으로 배치된 복수의 컨정크션부를 구비한 반도체 메모리장치에 있어서, 상기 메모리 셀 어레이와 센스앰프를 칼럼방향으로 가로질러 배치된 복수의 어레이 전원공급라인; 상기 워드라인 구동부와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 1 전원공급라인쌍; 상기 로우 디코더와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 2 전원공급라인쌍; 상기 복수의 메모리 셀 어레이의 상측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 3 전원공급라인; 상기 복수의 메모리 셀 어레이의 하측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 4 전원공급라인; 상기 제 1 전원공급라인쌍의 각각에 로우방향으로 연결된 제 5 전원공급라인; 상기 제 2 전원공급라인쌍의 일측에 로우방향으로 연결된 제 6 전원공급라인; 및 노이즈를 받는 전원공급라인의 노이즈 분배를 위해 제 1 및 제 2 제어신호에 응답하여 상기 제 4 전원공급라인을 제 5 전원공급라인 및 제 6 전원라인에 연결시켜서 제 1 및 제 2 전원공급라인쌍에 분배시키는 복수의 노이즈 분배수단을 구비하는 것을 특징으로 한다.
도 1 은 종래의 반도체 메모리 장치의 전원 연결구조를 설명하기 위한 도면
도 2 은 본 발명에 의한 반도체 메모리 장치의 전원 연결구조를 설명하기 위한 도면.
도 3 은 본발명에 의한 노이즈 분배부를 설명하기 위한 회로도.
이하, 첨부한 도면을 참고하여 본 발명을 보다 상세하게 설명하면 다음과 같다.
도 2 는 본 발명에 의한 반도체 메모리 장치의 전원 연결 구조를 설명하기 위한 도면으로서, 도시된 바와 같이, 복수의 메모리 셀 에레이와(C1,C2 …), 복수의 메모리 셀 어레이(CA1,CA2 …)의 상하에 쌍으로 배치된 복수의 센스앰프(SA1/SA3,SA2/SA4 …)와, 메모리 셀 에레이(C1,C2 …)의 워드라인을 구동하기 위해 메모리 셀 어레이(CA1,CA2 …)들 사이에 배치된 워드라인 구동부(SWD)와, 로우 디코더(RD)와, 워드라인 구동부(SWD) 및 로우 디코더(RD)의 상하에 쌍으로 배치된 복수의 컨정크션부(CJ1/CJ3, CJ2/CJ4 …)을 구비하고, 메모리 셀 어레이(CA1,CA2 …)와 복수의 센스앰프(SA1/SA3,SA2/SA4 …)를 칼럼방향으로 가로질러 배치된 복수의 어레이 전원공급라인(10)과, 워드라인 구동부(SWD)와 컨정크션부(CJ1,CJ3)을 칼럼방향으로 가로질러 배치된 제 1 전원공급라인쌍(20)와, 로우 디코더(RD)와 컨정크션부(CJ2,CJ4)을 칼럼방향으로 가로질러 배치된 제 2 전원공급라인쌍(40)과, 복수의 메모리 셀 어레이(CA1,CA2 …)의 상측에 배치된 센스앰프들(SA1,SA2)을 로우방향으로 가로질러 배치된 제 3 전원공급라인(60)과, 복수의 메모리 셀 어레이(CA1,CA2 …)의 하측에 배치된 센스앰프들(SA3,SA4)을 로우방향으로 가로질러 배치된 제 4 전원공급라인(80)과, 제 1 전원공급라인쌍(20)의 각각에 로우방향으로 연결된 제 5 전원공급라인(100)과, 제 2 전원공급라인쌍(40)의 일측에 로우방향으로 연결된 제 6 전원공급라인(120)와, 노이즈를 받는 전원공급라인의 노이즈 분배를 위해 제 1 및 제 2 제어신호(LANG, Multi-prechargeB)에 응답하여 제 4 전원공급라인(80)을 제 5 전원공급라인(100) 및 제 6 전원라인(120)에 연결시켜서 제 1 및 제 2 전원공급라인쌍(20,40)에 분배시키는 복수의 노이즈 분배부(140, 160 …)로 구성된다.
상기 복수의 노이즈 분배부(140, 160…)는 각각이 제 1 및 제 2 제어신호(LANG, Multi-prechargeB)를 부정 논리곱연산을 수행하는 낸드게이트(ND)와, 낸드게이트(ND)의 출력신호에 따라 턴온되어 제 4 전원공급라인(80)을 제 5 전원공급라인(100) 및 제 6 전원공급라인(120)에 연결시키는 모스트랜지스터(M)로 구성된다.
그라운드 전력(Ground Power)은 크게 어레이 영역의 Array VSS인 VSSA, 워드라인 구동부(SWD)의 Quiet VSS인 VSSQ 및 컨정크션부(CJ1~CJ4)의 Peri VSS인 VSSP로 구성되는 데 된다. 복수의 어레이 전원공급라인(10)에는 VSSA가, 제 1 전원공급라인쌍(20)중 한쪽의 라인에는 VSSP가, 다른쪽 라인에는 VSSQ가 공급된다.
상기와 같이 구성된 본 발명의 장치에서 로우 디코더의 전력인 VSSP가 멀티-프리챠지시 빅 드라이버(Big Driver)가 디스인에이블될 때 노이즈가 발생한다. 이를 제거하기 위하여 센싱에 관련된 신호인 제 1 제어신호 즉, 센스앰프 제어신호(LANG)와, 프리챠지에 관련된 신호인 제 2 제어신호 즉, 멀티 프리챠지신호( Multi-prechargeB)를 이용하여 제 4 전원공급라인(80)을 제 5 전원공급라인(100) 및 제 6 전원공급라인(120)에 연결한다. 다시말하자면, 도 3 에 도시된 바와 같이 제 1 및 제 2 제어신호(LANG, Multi-prechargeB) 모두가 논리레벨 "하이"일때를 제외하고, 노이즈 분배부(140)의 낸드게이트(ND) 출력신호는 "하이"가 되고, 이 신호에 의해서 모스트랜지스터(M)가 턴온되어 제 4 전원공급라인(80)이 제 5 전원공급라인(100) 및 제 6 전원공급라인(120)에 연결된다.
이때에, 노이즈의 영향을 받지않는 복수의 어레이 전원공급라인(10)은 노이즈 분배부(140)에 의해서 센싱동작을 하지 않는 타이밍 구간에서 노이즈의 영향을 받는 인접한 다른 전원공급라인들과 연결된다.
상술한 바와 같이 전원공급라인들이 서로 연결될 경우에는 라인의 커패시턴스 성분이 증가하게 되고, 이 증가된 커패시턴스 성분은 전원이 공급되는 순간 발생하는 큰 서지(Serge)를 흡수한다. 이로인해 노이즈가 분산되므로, 노이즈가 감소하게 된다.
따라서, 상술한 바와 같이 본 발명은 반도체 메모리 코어내에서 노이즈의 영향을 받는 시점이 서로 다른 분리되어 있는 전원 라인을 타이밍 킨트롤 논리회로에 의해 연결하여 전원 공급라인의 본래 기능을 잃지않는 범위안에서 전원공급라인의 면적의 증가없이 인접하는 전원 공급라인과 노이즈를 공유함으로써, 노이즈에 대한 영향을 줄일 수 있고, 오동작을 방지할 수 있으므로 시스템의 성능을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 복수의 메모리 셀 에레이와, 상기 복수의 메모리 셀 어레이의 상하에 쌍으로 배치된 복수의 센스앰프와, 상기 메모리 셀 에레이의 워드라인을 구동하기 위해 상기 메모리 셀 어레이들 사이에 배치된 워드라인 구동부와, 로우 디코더와, 상기 워드라인 구동부 및 상기 로우 디코더의 상하에 쌍으로 배치된 복수의 컨정크션부를 구비한 반도체 메모리장치에 있어서, 상기 메모리 셀 어레이와 센스앰프를 칼럼방향으로 가로질러 배치된 복수의 어레이 전원공급라인; 상기 워드라인 구동부와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 1 전원공급라인쌍; 상기 로우 디코더와 컨정크션부를 칼럼방향으로 가로질러 배치된 제 2 전원공급라인쌍; 상기 복수의 메모리 셀 어레이의 상측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 3 전원공급라인; 상기 복수의 메모리 셀 어레이의 하측에 배치된 센스앰프들을 로우방향으로 가로질러 배치된 제 4 전원공급라인; 상기 제 1 전원공급라인쌍의 각각에 로우방향으로 연결된 제 5 전원공급라인; 상기 제 2 전원공급라인쌍의 일측에 로우방향으로 연결된 제 6 전원공급라인; 및 노이즈를 받는 전원공급라인의 노이즈 분배를 위해 제 1 및 제 2 제어신호에 응답하여 상기 제 4 전원공급라인을 제 5 전원공급라인 및 제 6 전원라인에 연결시켜서 제 1 및 제 2 전원공급라인쌍에 분배시키는 복수의 노이즈 분배수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 복수의 노이즈 분배수단은 각각이 제 1 및 제 2 제어신호를 부정 논리곱연산을 수행하는 낸드게이트와, 상기 낸드게이트의 출력신호에 따라 턴온되어 제 4 전원공급라인을 제 5 전원공급라인 및 제 6 전원라인에 연결시키는 모스트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 2 항에 있어서, 상기 제 1 및 제 2 제어신호는 각각이 센스앰프 제어신호와 멀티 프리챠지신호인 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 노이즈의 영향을 받지않는 상기 복수의 어레이 전원공급라인은 상기 노이즈 분배수단에 의해 센싱동작을 하지 않는 타이밍 구간에서 노이즈의 영향을 받는 인접 전원공급라인들에 연결되는 것을 특징으로 하는 반도체 메모리장치.
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