KR20010014452A - 데이터선 보상용 용장 장치를 구비한 반도체 기억 장치 - Google Patents

Abstract

본 발명은 용장용 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않고, 정밀도가 높은 데이터를 생성할 수 있는 반도체 기억 장치를 제공한다.

제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 대하여 1개의 용장용 데이터 버스선쌍 DBsz, DBsx가 설치되어 있다. 각 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에는 각각 센스 버퍼 SB0∼SB7과 라이트 증폭기 WA0∼WA7이 설치되어 있다. 또, 용장용 데이터 버스선쌍 DBsz, DBsx에는 센스 버퍼 SBs와 라이트 증폭기 WAs가 설치되어 있다. 라이트 증폭기 WA0∼WA7보다 외부 입출력 단자측의 각 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에는 각각 제1∼제8 시프트 스위치 SW0∼SW7을 통해 제1∼제8 입출력 데이터선쌍 DL0z, DL0x∼DL7z, DL7x에 각각 접속되어 있다.

Description

데이터선 보상용 용장 장치를 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANCY UNIT FOR DATA LINE COMPENSATION}

본 발명은 반도체 기억 장치에 관한 것이고, 상세히 말하자면 반도체 기억 장치에 설치된 용장 장치에 관한 것이다.

최근의 반도체 기억 장치는 미세화, 대용량화, 저전력화의 요구가 시장에서는 점점 커지고 있다. 미세화, 대용량화에 따라 메모리내의 결함이 발생하기 쉽고, 생산성의 저하 즉, 수율의 저하가 문제가 되고 있다. 이들 결함을 해결하여 반도체 기억 장치의 수율의 저하를 억제하기 위한 용장 장치의 역할이 점점 커지고 있다.

종래, 반도체 기억 장치의 용장 장치로서, 시프트 용장이라는 방식이 있다. 도 7은 이러한 시프트 용장 방식의 원리를 설명하기 위한 주요부 회로도이다.

도 7에 있어서, 16개의 제1∼제16 데이터 버스선 DB0∼DB15에 대하여 1개의 용장용 데이터 버스선 DBs가 설치되어 있다. 제1∼제16 데이터 버스선쌍 DB0∼DB15는 각각 용장용 시프트 스위치로서의 제1∼제16시프트 스위치 SW0∼SW15를 통해 제1∼제16 입출력 데이터선 DL0∼DL15에 각각 접속되어 있다.

그리고, 제1∼제15 시프트 스위치 SW1∼SW14에 의해, 제1∼제15 입출력 데이터선 DL0∼DL14는 대응하는 제1∼제15 데이터 버스선 DB0∼DL14와, 제1∼제15데이터 버스선 DB0∼DL14보다 1비트 상위의 제2∼제16 데이터 버스선 DB1∼DL15의 사이에서 전환하여 접속하도록 되어 있다. 또, 제16 시프트 스위치 SW15에 의해, 제16 입출력 데이터선 DL15는 대응하는 제16 데이터 버스선 DB15와, 용장용 데이터 버스선 DBs의 사이에서 전환하여 접속하도록 되어 있다.

그리고 예컨대, 제14 데이터 버스선 DB13에 결함이 있는 경우, 시프트 스위치 SW13, SW14, SW15를 사용하고, 제14 입출력 데이터선 DL13을 제15 데이터 버스선 DB14에, 제15 입출력 데이터선 DL14를 제16 데이터 버스선 DB15에, 제16 입출력 데이터선 DL15를 용장용 데이터 버스선 DBs에 다시 접속함으로써 시프트 용장 동작이 완료한다.

즉, 시프트 용장 방식은 결함이 있는 데이터 버스선을 시프트 스위치에 의해 결함이 없는 상위 비트의 데이터 버스선쌍과 용장용 데이터 버스선쌍에 순차적으로 다시 접속함으로써 결함이 없는 반도체 기억 장치를 실현하고 있다.

그런데, 종래의 시프트 용장 방식에서는 각 시프트 스위치 SW0∼SW15는 각각 데이터 버스선 DB0∼DB15에 접속된 비트선 BL측에서 보면, 센스 버퍼 SB0∼SB15와 라이트 증폭기(WRITE AMPLIFIER) WA0∼WA15의 앞에 설치되어 있다.

이 때, 판독 동작시에 메모리 셀로부터 판독된 데이터는 비트선 BL에 접속된 센스 증폭기 SA에 전달되어 센스 버퍼 SB0∼SB15에 도달할 때까지는 미소진폭의 데이터이다.

이 미소 진폭의 데이터를 센스 버퍼 SB0∼SB15로 증폭하고자 하면, 시프트 스위치 SW0∼SW15의 온 저항이나 기생 용량이 데이터 버스선쌍 DB0∼DB15, DBs의 부하에 가해져, 센스 버퍼 SB0∼SB15의 버스 논리를 반전시키기 어렵게 된다. 이것은 라이트 동작시의 라이트 증폭기에 관해서도 동일하게 적용된다.

그래서, 논리의 반전을 용이하게 하기 위해서, 시프트 스위치 SW0∼SW15의 온 저항과 기생 용량의 영향이 적어지도록, 시프트 스위치 SW0∼SW15를 크게 하는 것을 고려할 수 있다. 그러나, 시프트 스위치 SW0∼SW15를 크게 하면, 칩 면적이 증대하고, 데이터 버스 피치 내에 SW0∼SW15를 레이아웃하는 것도 어렵게 된다. 또, 소비 전리도 커지는 문제도 발생한다.

본 발명의 목적은 시프트 용장 방식의 용장 장치를 구비한 반도체 기억 장치에 있어서, 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않고, 정밀도가 높은 데이터를 생성할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

또, 본 발명의 목적은 데이터 마스크 기능을 갖춘 반도체 기억 장치에 있어서도, 데이터 마스크 기능을 손상하는 일 없이 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않고, 정밀도가 높은 데이터를 생성할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

도 1은 제1 실시예의 SDRAM의 주요부 회로도.

도 2는 시프트 스위치의 회로도.

도 3은 용장 제어 신호 발생 회로의 회로도.

도 4는 제2 실시예의 SDRAM의 주요부 회로도.

도 5는 마스크 신호 전환 회로의 회로도.

도 6은 제3 실시예의 SDRAM의 주요부 회로도.

도 7은 종래의 SDRAM의 주요부 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

16 ; 클램프 회로

20 ; 용장 제어 신호 발생 회로

21 ; 퓨즈 회로부

22 ; 검출 회로부

23 ; 디코드 회로부

30 ; 마스크 전환 회로

DB0z, DB0x∼DB7z, DB7x ; 제1∼제8 데이터 버스선쌍

DBsz, DBsx, DBsz1, DBsx1, DBsz2, DBsx2 ; 용장용 데이터 버스선쌍

DL0z, DL0x∼DL7z, DL7x ; 제1∼제8 입출력 데이터선쌍

BLz, BLx ; 비트선쌍

SB0∼SB7, SBs ; 센스 버퍼

WA0∼WA7, WAs ; 라이트 증폭기

SW0∼SW7 ; 제1∼제8 시프트 스위치

J0∼J7 ; 제1∼제8 전환 신호

S0∼S7 ; 제1∼제8 검출 신호

JK0∼JK8 ; 제1∼제9 클램프 제어 신호

SK ; 전환 마스크 신호

DQM0, DQM1 ; 제1 및 제2 마스크 신호

청구항 1에 기재된 발명에 따르면, 용장용 시프트 스위치를 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다 상기 입출력 데이터선측에 설치함으로써, 비트선에 접속된 센스 증폭기를 통해 센스 버퍼에 입력되는 미소 진폭의 리드 데이터와 라이트 증폭기로부터 비트선쌍에 접속된 센스 증폭기에 입력되는 라이트 데이터는 용장용 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않는다. 그 결과, 정밀도가 높은 리드 데이터와 라이트 데이터를 생성할 수 있다.

청구항 2에 기재의 발명에 따르면, 용장용 시프트 스위치를 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다 상기 입출력 데이터선측에 설치함으로써 비트선에 접속된 센스 증폭기를 통해 센스 버퍼에 입력되는 미소 진폭의 리드 데이터와 라이트 증폭기로부터 비트선쌍에 접속된 센스 증폭기에 입력되는 라이트 데이터는 용장용 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않는다.

더구나, 마스크 신호 전환 회로는 데이터 버스선에 결함이 생기고, 용장용 시프트 스위치에 의해서 입출력 데이터선이 별도의 그룹의 데이터 버스선과 접속될 때, 그 별도의 그룹의 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기를 해당 접속된 입출력 데이터선에 속하는 마스크 신호에 기초하여 제어하도록 했다. 즉, 데이터 버스선의 하나에 결함이 생겨 용장용 시프트 스위치를 전환 동작시켜 용장 데이터 버스선쌍을 사용하는 경우라도, 데이터 마스크 기능을 손상하는 일 없이, 정밀도가 높은 리드 데이터와 라이트 데이터를 생성할 수 있다.

청구항 3에 기재된 발명에 따르면, 용장용 시프트 스위치를 각 그룹의 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다는 상기 입출력 데이터선측에 설치함으로써 비트선에 접속된 센스 증폭기를 통해 센스 버퍼에 입력되는 미소 진폭의 리드 데이터와 라이트 증폭기로부터 비트선쌍에 접속된 센스 증폭기에 입력되는 라이트 데이터는 용장용 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않는다.

더욱이, 각 그룹마다 용장용 데이터 버스선을 설치했기 때문에, 각 그룹에서 하나의 결함 데이터 버스선이 생겨 용장용 시프트 스위치가 전환 제어되어도, 입출력 데이터선이 별도의 그룹의 데이터 버스선과 접속되는 일은 없다. 즉, 데이터 버스선의 하나에 결함이 생겨 용장용 시프트 스위치를 전환 동작시켜 용장 데이터 버스선쌍을 사용하는 경우라도, 데이터 마스크 기능을 손상하는 일 없이, 정밀도가 높은 리드 데이터와 라이트 데이터를 생성할 수 있다.

청구항 4에 기재된 발명에 따르면, 데이터 버스선에 결함이 생겼을 때, 그 결함 데이터 버스선의 클램프 회로는 검출 회로에 의해 클램프 동작한다. 그 결과, 결함 데이터 버스선은 소정의 전압에 클램프되어 플로우팅 상태가 회피된다.

(제1 실시예)

이하, 본 발명을 반도체 기억 장치로서의 SDRAM에 구체화한 제1 실시예를 도면을 참조하여 설명한다. 도 1은 SDRAM의 주요부 회로도를 나타낸다. 도 1에 있어서, 8개의 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 대하여 1개의 용장용 데이터 버스선쌍 DBsz, DBsx가 설치되어 있다. 각 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x, DBsz, DBsx는 각각 복수의 비트선쌍 BLz, BLx가 접속되어 있다. 각 비트선쌍 BLz, BLx는 도시하지 않는 센스 증폭기를 통해 메모리 셀에 접속되어 있다. 따라서, 메모리 셀로부터 판독되어 비트선쌍 BLz, BLx에 출력된 데이터는 센스 증폭기에서 증폭되어 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 출력된다.

각 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에는 각각 센스 버퍼 SB0∼SB7과 라이트 증폭기 WA0∼WA7이 설치되어 있다. 또, 용장용 데이터 버스선쌍 DBsz, DBsx에는 센스 버퍼 SBs와 라이트 증폭기 WAs가 설치되어 있다.

라이트 증폭기 WA0∼WA7보다 외부 입출력 단자측의 각 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에는 각각 용장용 시프트 스위치로서의 제1∼제8 시프트 스위치 SW0∼SW7을 통해 제1∼제8 입출력 데이터선쌍 DL0z, DL0x∼DL7z, DL7x에 각각 접속되어 있다.

제8 시프트 스위치 SW7을 제외한 제1∼제7 시프트 스위치 SW0∼SW6은 각각 제1∼제7 입출력 데이터선쌍 DL0z, DL0x∼DL6z, DL6x에 대하여 대응하는 제1∼제7 데이터 버스선쌍 DB0z, DB0x∼DB6z, DB6x와 1비트 상위의 제2∼제8 데이터 버스선쌍 DBlz, DBlx∼DB7z, DB7x의 사이에서 전환하여 접속하도록 되어 있다. 또한, 제8 시프트 스위치 SW7은 제8 입출력 데이터선쌍 DL7z, DL7x에 대하여 대응하는 제8 데이터 버스선쌍 DB7z, DB7x와 용장용 데이터 버스선쌍 DBsz, DBsx의 사이에서 전환하여 접속하도록 되어 있다.

다음에, 상기 제1∼제8 시프트 스위치 SW0∼SW7에 관해서 설명한다. 또한, 제1∼제 8시프트 스위치 SW0∼SW7은 입력되는 전환 신호 J0∼J7이 상이한 것만 제외하고 회로 구성은 동일하기 때문에, 제1 시프트 스위치 SW0의 구성을 설명하여 다른 시프트 스위치 SW1∼SW7의 설명은 생략한다.

도 2는 제1 시프트 스위치 SW0의 회로 구성을 도시하는 회로도이다.

제1 시프트 스위치 SW0은 4개의 제1∼제4 트랜스퍼 게이트(11∼14)와 인버터 회로(15)를 갖고 있다. 각 트랜스퍼 게이트(11∼14)는 P채널 MOS 트랜지스터(PMOS 트랜지스터) Q1과 N 채널 MOS 트랜지스터(NMOS 트랜지스터) Q2로 이루어진다.

제1 트랜스퍼 게이트(11)는 제1 입출력 데이터선 DL0z와 제1 데이터 버스선 DB0z의 사이에 접속되고, 제1 입출력 데이터선 DL0z와 제1 데이터 버스선 DB0z를 접속 및 분리한다. 제2 트랜스퍼 게이트(12)는 제1 입출력 데이터선 DL0x와 제1 데이터 버스선 DB0x의 사이에 접속되고, 제1 입출력 데이터선 DL0x와 제1 데이터 버스선 DB0x를 접속 및 분리한다.

제3 트랜스퍼 게이트(13)는 제1 입출력 데이터선 DL0z와 제2 데이터 버스선 DB1z의 사이에 접속되고, 제1 입출력 데이터선 DL0z와 제2 데이터 버스선 DB1z를 접촉 분리한다. 제4 트랜스퍼 게이트(14)는 제1 입출력 데이터선 DL0x와 제2 데이터 버스선 DBlx의 사이에 접속되고, 제1 입출력 데이터선 DL0과 제2 데이터 버스선 DB1x를 접속 및 분리한다.

제1, 제2 트랜스퍼 게이트(11, 12)의 PMOS 트랜지스터 Q1의 게이트 및 제3, 제4 트랜스퍼 게이트(13, 14)의 NMOS 트랜지스터 Q2의 게이트에는 제1 전환 신호 J0을 입력한다.

제1, 제2 트랜스퍼 게이트(11, 12)의 NMOS 트랜지스터 Q2의 게이트 및 제3, 제4 트랜스퍼 게이트(13, 14)의 PMOS 트랜지스터 Q1의 게이트에는 인버터 회로(15)를 통해 제1 전환 신호 J0을 입력한다.

그리고, 제1 전환 신호 J0이 L 레벨(저전위 전압)일 때, 제1 및 제2 트랜스퍼 게이트(11, 12)는 온이 되고, 제3 및 제4 트랜스퍼 게이트(13, 14)는 오프가 된다. 따라서, 제1 입출력 데이터선쌍 DL0z, DL0x는 제1 데이터 버스선쌍 DB0z, DB0x와 접속되고, 제2 데이터 버스선쌍 DB1z, DB1x와 차단된다. 또, 제1 전환 신호 J0이 H 레벨(고전위 전압)일 때, 제1 및 제2 트랜스퍼 게이트(11, 12)는 오프하고, 제3 및 제4 트랜스퍼 게이트(13, 14)는 온이 된다. 따라서, 제1 입출력 데이터선쌍 DL0z, DL0x는 제2 데이터 버스선쌍 DBlz, DB1x와 접속되고, 제1 데이터 버스선쌍 DB0z, DB0x와 차단된다.

즉, 제1 시프트 스위치 SW0은 제1 전환 신호 J0에 기초하여 제1 입출력 데이터선쌍 DL0z, DL0x를, 제1 데이터 버스선쌍 DB0z, DB0x와 제2 데이터 버스선쌍 DB1z, DB1x를 전환 제어한다. 또한, 제2∼제8 시프트 스위치 SW1∼SW7은 각각 제2∼제8 전환 신호 J1∼J7을 입력하고, 이 제2∼제8 전환 신호 J1∼J7에 기초하여 제2∼제8 입출력 데이터선쌍 DL1z, DL1x∼DL7z, DL7x에 대하여 대응하는 각각 데이터 버스선쌍 DBlz, DB1x∼DB7z, DB7x, DBsz, DBsx를 전환 제어한다.

도 1에 도시한 바와 같이, 상기 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 및 용장용 데이터 버스선쌍 DBsz, DBsx의 라이트 증폭기 WA0∼WA7, WAs와 제1∼제8 시프트 스위치 SW0∼SW7의 사이에는 각각 클램프 회로(16)가 접속되어 있다. 각 클램프 회로(16)는 도 2에 도시한 바와 같이, NMOS 트랜지스터 Q3으로부터 이루어진다.

각 클램프 회로(16)의 NMOS 트랜지스터 Q3은 드레인이 각각 대응하는 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x, DBsz, DBsx에 접속되고, 소스가 접지되어 있다. 각 클램프 회로(16)의 NMOS 트랜지스터 Q3의 게이트는 각각 대응하는 제1∼제9 클램프 제어 신호 JK0∼JK8을 입력한다.

그리고, 각 클램프 회로(16)의 NMOS 트랜지스터 Q3는 대응하는 제1∼제9 클램프 제어 신호 JK0∼JK8이 H 레벨일 때, 온이 되어 대응하는 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x를 접지하도록 되어 있다.

다음에, 제1∼제9 클램프 제어 신호 JK0∼JK8 및 제1∼제8 전환 신호 J0∼J7을 생성하는 용장 제어 신호 발생 회로(20)에 관해서 설명한다. 도 3은 용장 제어 신호 발생 회로(20)의 회로도를 도시한다. 도 3에 있어서, 용장 제어 신호 발생 회로(20)는 퓨즈 회로부(21), 검출 회로부(22) 및 디코드 회로부(23)를 갖고 있다.

퓨즈 회로부(21)는 4개의 제1∼제4 퓨즈 회로 21a∼21d로 이루어진다. 제1∼제4 퓨즈 회로 21a∼21d는 각각 PMOS 트랜지스터 Q4, 인버터 회로(25, 26) 및 퓨즈(27)를 가지고 있다. 제1∼제4 퓨즈 회로 21a∼21d의 PMOS 트랜지스터 Q4는 드레인이 고전압 전원선에 접속되고, 소스가 퓨즈(27)를 통해 접지되어 있다. 또, PMOS 트랜지스터 Q4의 게이트는 접지되어 있다. 제1∼제4 퓨즈 회로 21a∼21d의 퓨즈(27)는 시험 결과에 기초하여 레이저 등으로 용단되도록 되어 있다.

그리고, 퓨즈(27)가 용단(접단)되면, PMOS 트랜지스터 Q4의 드레인 전위는 H 레벨이 된다. 또, 퓨즈(27)가 용단되지 않으면, PMOS 트랜지스터 Q4의 드레인 전위는 L 레벨이 된다.

제1∼제4 퓨즈 회로 21a∼21d의 PMOS 트랜지스터 Q4의 드레인에는 인버터 회로(25, 26)가 접속되어 있다. 그리고, 제1∼제4 퓨즈 회로 21a∼21d의 인버터 회로(26)의 출력을 제1∼제4 용단 유무 신호 n0z∼n3z로 하고 있다. 또, 제1∼제4 퓨즈 회로 21a∼21d의 인버터 회로(25)의 출력을 제1∼제4 반전 용단 유무 신호 n0x∼n3x로 하고 있다. 즉, 퓨즈(27)가 용단되면, 제1∼제4 용단 유무 신호 n0z∼n3z는 H 레벨이 되고, 제1∼제4 반전 용단 유무 신호 n0x∼n3x는 L 레벨이 된다. 반대로, 퓨즈(27)가 용단되지 않으면, 제1∼제4 용단 유무 신호 n0z∼n3z는 L 레벨이 되고, 제1∼제4 반전 용단 유무 신호 n0x∼n3x는 H 레벨이 된다.

그리고, 본 실시예에서는 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 모두에 결함이 없고, 용장용 데이터 버스선쌍 DBsz, DBsx를 사용하지 않는 경우에는 제1∼제4 퓨즈 회로 21a∼21d의 퓨즈(27)를 용단시키지 않도록 되어 있다. 즉, 제1∼제4 용단 유무 신호 n0z∼n3z는 모두 L 레벨이 되고, 제1∼제4 반전 용단 유무 신호 n0x∼n3x는 모두 H 레벨이 된다.

한편, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 중 어느 하나의 버스선쌍에 결함이 생겨, 용장용 데이터 버스선쌍 DBsz, DBsx를 전환 사용하는 경우에는 제4 퓨즈 회로 21d의 퓨즈(27)는 반드시 용단되고, 다른 제1∼제3 퓨즈 회로 21a∼21c의 퓨즈(27)는 결함이 생긴 버스선쌍에 따라서 선택되어 용단된다.

자세히 설명하면, 본 실시예에서는 제1 데이터 버스선쌍 DB0z, DB0x가 결함이 있는 경우에는 제4 퓨즈 회로 21d의 퓨즈(27)가 용단된다. 제2 데이터 버스선쌍 DB1z, DBlx가 결함이 있는 경우에는 제1 및 제4 퓨즈 회로 21a, 21d의 퓨즈(27)가 용단된다. 제3 데이터 버스선쌍 DB2z, DB2x가 결함이 있는 경우에는 제2 및 제4 퓨즈 회로(21b, 21d)의 퓨즈(27)가 용단된다. 제4 데이터 버스선쌍 DB3z, DB3x가 결함이 있는 경우에는 제3 및 제4 퓨즈 회로 21c, 21d의 퓨즈(27)가 용단된다.

제5 데이터 버스선쌍 DB4z, DB4x가 결함이 있는 경우에는 제1, 제2 및 제4 퓨즈 회로 21a, 21b, 21d의 퓨즈(27)가 용단된다. 제6 데이터 버스선쌍 DB5z, DB5x가 결함이 있는 경우에는 제1, 제3 및 제4 퓨즈 회로 21a, 21c, 21d의 퓨즈(27)가 용단된다. 제7 데이터 버스선쌍 DB6z, DB6x가 결함이 있는 경우에는 제2, 제3 및 제4 퓨즈 회로 21b, 21c, 21d의 퓨즈(27)가 용단된다. 제8 데이터 버스선쌍 DB7z, DB7x가 결함이 있는 경우에는 제1∼제4 퓨즈 회로 21a∼21d의 퓨즈(27)가 용단된다.

그리고, 퓨즈(27)의 용단의 유무에 기초하여 제1∼제4 퓨즈 회로 21a∼21d에서 출력되는 제1∼제4 용단 유무 신호 n0z∼n3z 및 제1∼제4 반전 용단 유무 신호 n0x∼n3x는 검출 회로부(22)에 출력된다.

검출 회로부(22)는 제1∼제4 용단 유무 신호 n0z∼n3z 및 제1∼제4 반전 용단 유무 신호 n0x∼n3x에 기초하여 제1∼제8 검출 신호 S0∼S7을 생성한다. 즉, 검출 회로부(22)는 제1∼제4 퓨즈 회로 21a∼21d의 퓨즈(27)의 용단의 유무에 의해서 결함이 있는 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x를 나타내는 제1∼제8 검출 신호 S0∼S7을 생성한다.

그리고, 본 실시예에서는 제1 데이터 버스선쌍 DB0z, DB0x에 결함이 있는 경우에는 검출 회로부(22)는 제1 검출 신호 S0만 H 레벨로 하고, 제2∼제8 검출 신호 S1∼S7을 L 레벨로 한다. 제2 데이터 버스선쌍 DBlz, DBlx에 결함이 있는 경우에는 검출 회로부(22)는 제2 검출 신호 S1만 H 레벨로 하여, 제1, 제3∼제8 검출 신호 S0, S2∼S7을 L 레벨로 한다.

제3 데이터 버스선쌍 DB2z, DB2x에 결함이 있는 경우에는 검출 회로부(22)는 제3 검출 신호 S2만 H 레벨로 하고, 제1, 제2, 제4∼제8 검출 신호 S0, S1, S3∼S7을 L 레벨로 한다. 제4 데이터 버스선쌍 DB3z, DB3x에 결함이 있는 경우에는 검출 회로부(22)는 제4 검출 신호 S3만 H 레벨로 하고, 제1∼제3, 제5∼제8 검출 신호 S0∼S2, S4∼S7을 L 레벨로 한다.

제5 데이터 버스선쌍 DB4z, DB4x에 결함이 있는 경우에는 검출 회로부(22)는 제5 검출 신호 S4만 H 레벨로 하고, 제1∼제4, 제6∼제8 검출 신호 S0∼S3, S5∼S7을 L 레벨로 한다. 제6 데이터 버스선쌍 DB5z, DB5x에 결함이 있는 경우에는 검출 회로부(22)는 제6 검출 신호 S5만 H 레벨로 하고, 제1∼제5, 제7 및 제8 검출 신호 S0∼S4, S6, S7을 L 레벨로 한다.

제7 데이터 버스선쌍 DB6z, DB6x에 결함이 있는 경우에는 검출 회로부(22)는 제7 검출 신호 S6만 H 레벨로 하고, 제1∼제6 및 제8 검출 신호 S0∼S5, S7을 L 레벨로 한다. 제8 데이터 버스선쌍 DB7z, DB7x에 결함이 있는 경우에는 검출 회로부(22)는 제8 검출 신호 S7만 H 레벨로 하고, 제1∼제7검출 신호 S0∼S6을 L 레벨로 한다.

또, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 모두에 결함이 없고, 용장용 데이터 버스선쌍 DBsz, DBsx를 사용하지 않는 경우에는 검출 회로부(22)는 제1∼제8 검출 신호 S0∼S7을 모두 L 레벨로 한다.

그리고, 이 검출 회로부(22)가 출력하는 제1∼제8 검출 신호 S0∼S7은 디코드 회로부(23)에 출력된다.

디코드 회로부(23)는 제1∼제8 검출 신호 S0∼S7에 기초하여 제1∼제8 전환 신호 J0∼J7을 생성한다. 즉, 디코드 회로부(23)는 제1∼제4 퓨즈 회로(21a∼21d)의 퓨즈(27)의 용단의 유무(결함의 데이터 버스선쌍)에 의해서 시프트 스위치 SW0∼SW7을 전환 동작시키는 H 레벨의 제1∼제8 전환 신호 J0∼J7을 생성한다.

상세히 설명하면, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 모두에 결함이 없고, 제1∼제8 검출 신호 S0∼S7이 모두 L 레벨일 때, 디코드 회로부(23)는 제1∼제8 전환 신호 J0∼J7을 전부 L 레벨로 한다. 따라서, 제1∼제8 시프트 스위치 SW0∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)는 온이 되고, 제1∼제8 시프트 스위치 SW0∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)는 오프가 된다.

그 결과, 제1∼제8 입출력 데이터선쌍 DL0z, DL0x∼DL7z, DL7x는 각각 대응하는 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 각각 접속된다.

다음에, 제1 데이터 버스선쌍 DB0z, DB0x에 결함이 있고, 제1 검출 신호 S0만이 H 레벨일 때, 디코드 회로부(23)는 제1∼제8 전환 신호 J0∼J7은 모두 H 레벨로 한다. 따라서, 제1∼제8 시프트 스위치 SW0∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)는 오프가 되고, 제1∼제8 시프트 스위치 SW0∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)는 온이 된다.

그 결과, 제1∼제8 입출력 데이터선쌍 DL0z, DL0x∼DL7z, DL7x는 각각 대응하는 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 대하여 1비트 상위의 제2∼제8 데이터 버스선쌍 DBlz, DB1x∼DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제2 데이터 버스선쌍 DBlz, DBlx에 결함이 있고, 제2 검출 신호 S1만이 H 레벨일 때, 디코드 회로부(23)는 제1 전환 신호 J0을 L 레벨로 되고, 제2∼제8 전환 신호 J1∼J7을 H 레벨로 한다.

따라서, 제1 시프트 스위치 SW0의 제1 및 제2 트랜스퍼 게이트(11, 12)는 온이 되고, 제1 시프트 스위치 SW0의 제3 및 제4 트랜스퍼 게이트(13, 14)는 오프가 된다. 또, 제2∼제8 시프트 스위치 SW1∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하고, 제2∼제8 시프트 스위치 SW1∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온이 된다.

그 결과, 제1 입출력 데이터선쌍 DL0z, DL0x는 대응하는 제1 데이터 버스선쌍 DB0z, DB0x에 접속된다. 또, 제2∼제8 입출력 데이터선쌍 DL1z, DL1x∼DL7z, DL7x는 각각 대응하는 제2∼제8 데이터 버스선쌍 DB1z, DB1x∼DB7z, DB7x에 대하여 1비트 상위의 제3∼제8 데이터 버스선쌍 DB2z, DB2x∼DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제3 데이터 버스선쌍 DB2z, DB2x에 결함이 있고, 제3 검출 신호 S2만이 H 레벨일 때, 디코드 회로부(23)는 제1 및 제2 전환 신호 J0, J1을 L 레벨로 하고, 제3∼제8 전환 신호 J2∼J7을 H 레벨로 한다.

따라서, 제1 및 제2 시프트 스위치 SW0, SW1의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1 및 제2 시프트 스위치 SW0, SW1의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제3∼제8 시프트 스위치 SW2∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하여, 제3∼제8 시프트 스위치 SW2∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1 및 제2 입출력 데이터선쌍 DL0z, DL0x, DL1z, DL1x는 대응하는 제1 및 제2 데이터 버스선쌍 DB0z, DB0x, DBlz, DB1x에 접속된다. 또, 제3∼제8 입출력 데이터선쌍 DL2z, DL2x∼DL7z, DL7x는 각각 대응하는 제3∼제8 데이터 버스선쌍 DB2z, DB2x∼DB7z, DB7x에 대하여 1비트 상위의 제4∼제8 데이터 버스선쌍 DB3z, DB3x∼DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제4 데이터 버스선쌍 DB3z, DB3x에 결함이 있고, 제4 검출 신호 S3만이 H 레벨일 때, 디코드 회로부(23)는 제1∼제3 전환 신호 J0∼J2를 L 레벨로 하고, 제4∼제8 전환 신호 J3∼J7을 H 레벨로 한다.

따라서, 제1∼제3 시프트 스위치 SW0∼SW2의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1∼제3 시프트 스위치 SW0∼SW2의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제4∼제8 시프트 스위치 SW3∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하고, 제4∼제8 시프트 스위치 SW3∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1∼제3 입출력 데이터선쌍 DL0z, DL0x∼DL2z, DL2x는 대응하는 제1∼제3 데이터 버스선쌍 DB0z, DB0x∼DB2z, DB2x에 접속된다. 또, 제4∼제8 입출력 데이터선쌍 DL3z, DL3x∼DL7z, DL7x는 각각 대응하는 제4∼제8 데이터 버스선쌍 DB3z, DB3x∼DB7z, DB7x에 대하여 1비트 상위의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제5 데이터 버스선쌍 DB4z, DB4x에 결함이 있고, 제5 검출 신호 S4만이 H 레벨일 때, 디코드 회로부(23)는 제1∼제4 전환 신호 J0∼J3을 L 레벨로 하고, 제5∼제8 전환 신호 J4∼J7을 H 레벨로 한다.

따라서, 제1∼제4 시프트 스위치 SW0∼SW3의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1∼제4 시프트 스위치 SW0∼SW3의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제5∼제8 시프트 스위치 SW4∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하고, 제5∼제8 시프트 스위치 SW4∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1∼제4 입출력 데이터선쌍 DL0z, DL0x∼DL3z, DL3x는 대응하는 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에 접속된다. 또, 제5∼제8 입출력 데이터선쌍 DL4z, DL4x∼DL7z, DL7x는 각각 대응하는 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x에 대하여 1 비트 상위의 제6∼제8 데이터 버스선쌍 DB5z, DB5x∼DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제6 데이터 버스선쌍 DB5z, DB5x에 결함이 있고, 제6 검출 신호 S5만이 H 레벨일 때, 디코드 회로부(23)는 제1∼제5 전환 신호 J0∼J4를 L 레벨로 하고, 제6∼제8 전환 신호 J5∼J7을 H 레벨로 한다.

따라서, 제1∼제5 시프트 스위치 SW0∼SW4의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1∼제5 시프트 스위치 SW0∼SW4의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제6∼제8 시프트 스위치 SW5∼SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하고, 제6∼제8 시프트 스위치 SW5∼SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1∼제5 입출력 데이터선쌍 DL0z, DL0x∼DL4z, DL4x는 대응하는 제1∼제5 데이터 버스선쌍 DB0z, DB0x∼DB4z, DB4x에 접속된다. 또, 제6∼제8 입출력 데이터선쌍 DL5z, DL5x∼DL7z, DL7x는 각각 대응하는 제6∼제8 데이터 버스선쌍 DB5z, DB5x∼DB7z, DB7x에 대하여 1비트 상위의 제7 및 제8 데이터 버스선쌍 DB6z, DB6x, DB7z, DB7x, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

다음에, 제7 데이터 버스선쌍 DB6z, DB6x에 결함이 있고, 제7 검출 신호 S6만이 H 레벨일 때, 디코드 회로부(23)는 제1∼제6 전환 신호 J0∼J5를 L 레벨로 하고, 제7 및 제8 전환 신호 J6, J7을 H 레벨로 한다.

따라서, 제1∼제6 시프트 스위치 SW0∼SW5의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1∼제6 시프트 스위치 SW0∼SW5의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제7 및 제8 시프트 스위치 SW6, SW7의 제1 및 제2 트랜스퍼 게이트(11, 12)가 오프하고, 제7 및 제8 시프트 스위치 SW6, SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1∼제6 입출력 데이터선쌍 DL0z, DL0x∼DL5z, DL5x는 대응하는 제1∼제6 데이터 버스선쌍 DB0z, DB0x∼DB5z, DB5x에 접속된다. 또, 제7 및 제8 입출력 데이터선쌍 DL6z, DL6x, DL7z, DL7x는 각각 대응하는 제7 및 제8 데이터 버스선쌍 DB6z, DB6x, DB7z, DB7x에 대하여 1비트 상위의 제8 데이터 버스선쌍 DB7z, DB7x와, 용장용 데이터 버스선쌍 DBsz, DBsx에 각각 전환하여 접속된다.

마지막으로, 제8 데이터 버스선쌍 DB7z, DB7x에 결함이 있고, 제8 검출 신호 S7만이 H 레벨일 때, 디코드 회로부(23)는 제1∼7 전환 신호 J0∼J6를 L 레벨로 하고, 제8 전환 신호 J7을 H 레벨로 한다.

따라서, 제1∼제7 시프트 스위치 SW0∼SW6의 제1 및 제2 트랜스퍼 게이트(11, 12)가 온하고, 제1∼제7 시프트 스위치 SW0∼SW6의 제3 및 제4 트랜스퍼 게이트(13, 14)가 오프한다. 또, 제8 시프트 스위치 SW7의 제1 및 제2트랜스퍼 게이트(11, 12)가 오프하고, 제8 시프트 스위치 SW7의 제3 및 제4 트랜스퍼 게이트(13, 14)가 온한다.

그 결과, 제1∼제7 입출력 데이터선쌍 DL0z, DL0x∼DL6z, DL6x는 대응하는 제1∼제7 데이터 버스선쌍 DB0z, DB0x∼DB6z, DB6x에 접속된다. 또, 제8 입출력 데이터선쌍 DL7z, DL7x는 제8 데이터 버스선쌍 DB7z, DB7x에 대하여 용장용 데이터 버스선쌍 DBsz, DBsx에 전환하여 접속된다.

상기 검출 회로부(22)의 제1∼제8 검출 신호 S0∼S7은 각각 제1∼제8 클램프 제어 신호 JK0∼JK7로서 각각 대응하는 상기 클램프 회로(16)의 NMOS 트랜지스터 Q4의 게이트에 출력된다. 즉, 결함이 있는 데이터 버스선쌍은 해당 버스선쌍에 설치한 클램프 회로(16)의 NMOS 트랜지스터 Q4가 온이 되어 접지 전압에 유지된다.

또, 제9 클램프 제어 신호 JK8은 본 실시예에서는 검출 회로부(22)에서 생성된다. 즉, 검출 회로부(22)는 제1∼제8 검출 신호 S0∼S7을 모두 L 레벨로 할 때, H 레벨의 제9 클램프 제어 신호 JK8을 용장용 데이터 버스선쌍 DBsz, DBsx에 설치한 클램프 회로(16)의 NMOS 트랜지스터 Q4의 게이트에 출력한다.

따라서, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 모두에 결함이 없는 경우에는 용장용 데이터 버스선쌍 DBsz, DBsx는 클램프 회로(16)의 NMOS 트랜지스터 Q4가 온이 되어 접지 전압에 유지된다.

다음에, 상기한 바와 같이 구성한 제1 실시예의 SDRAM의 특징을 이하에 기재한다.

(1) 본 실시예에서는 용장을 위한 제1∼제8 시프트 스위치 SW0∼SW7을, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x측에서 제1∼제8 입출력 데이터선쌍 DL0z, DL0x∼DL7z, DL7x를 보면, 센스 버퍼 SB0∼SB7 및 라이트 증폭기 WA0∼WA7의 다음에 설치했다. 즉, 비트선쌍 BLz, BLx측으로부터 보아, 제1∼제8 시프트 스위치 SW0∼SW7을 센스 버퍼 SB0∼SB7 및 라이트 증폭기 WA0∼WA7보다 앞에 설치하지 않았다.

따라서, 메모리 셀로부터 판독되어 비트선쌍 BLz, BLx에 접속된 센스 증폭기를 통해 센스 버퍼 SB0∼SB15에 입력되는 미소 진폭의 리드 데이터는 시프트 스위치 SW0∼SW7의 온 저항과 기생 용량의 영향을 받지 않고 센스 버퍼 SB0∼SB15에 입력된다. 그 결과, 센스 버퍼 SB0∼SB15의 버스 논리는 반전 동작이 용이하고 또한 확실하게 되어, 정밀도가 높은 리드 데이터를 생성할 수 있다.

또, 라이트 증폭기 WA0∼WA7로부터 비트선쌍 BLz, BLx에 접속된 센스 증폭기에 입력되는 라이트 데이터도, 시프트 스위치 SW0∼SW7의 온 저항과 기생 용량의 영향을 받지 않는다. 그 결과, 센스 증폭기의 버스 논리는 반전 동작도 용이하고 또한 확실해지고, 정밀도가 높은 라이트 데이터를 생성할 수 있다.

(2) 본 실시예에서는 전술한 바와 같이, 제1∼제8 시프트 스위치 SW0∼SW7을 센스 버퍼 SB0∼SB7 및 라이트 증폭기 WA0∼WA7보다 외부 입출력 단자측에 설치했다.

그런데, 센스 버퍼 SB0∼SB15에서 증폭되어 외부 입출력 단자측에 출력되는 리드 데이터는 센스 증폭기를 통해 센스 버퍼 SB0∼SB15에 입력되는 미소 진폭의 리드 데이터보다 진폭치가 큰 완전 진폭의 리드 데이터이다. 동일하게 라이트 동작에 있어서도, 외부로부터의 라이트 데이터는 라이트 증폭기 WA0∼WA7까지는 진폭치는 크게 완전 진폭의 라이트 데이터이다.

따라서, 이 완전 진폭의 리드 데이터(라이트 데이터)가 통과하는 제1∼제8 시프트 스위치 SW0∼SW7은 미소 진폭의 리드 데이터(라이트 데이터)가 통과하는 종래의 시프트 스위치에 비교해서, 온 저항과 기생 용량을 고려할 필요가 없다. 그 결과, 제1∼제8 시프트 스위치 SW0∼SW7의 사이즈를 작게 할 수 있고, 레이 아웃 설계를 용이하게 하는 동시에 소비 전류의 절감을 꾀할 수 있다.

(3) 본 실시예에서는 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 및 용장용 데이터 버스선쌍 DBsz, DBsx에 클램프 회로(16)를 설치했다. 그리고, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 중 결함이 있는 데이터 버스선쌍에 대하여 그 결함의 데이터 버스선쌍에 설치한 클램프 회로(16)를 동작시키고, 그 결함의 데이터 버스선쌍을 접지시키도록 했다. 또, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 모두가 결함이 없는 경우, 용장용 데이터 버스선쌍 DBsz, DBsx에 설치한 클램프 회로(16)를 동작시켜, 용장용 데이터 버스선쌍 DBsz, DBsx를 접지시키도록 했다.

따라서, 사용되지 않는 결함이 있는 데이터 버스선쌍(데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x 전부가 결함이 없는 경우는 용장용 데이터 버스선쌍 DBsz, DBsx)는 접지되기 때문에, 해당 데이터 버스선쌍은 플로우팅 상태가 회피된다. 그 결과, 플로우팅 상태에 따라서 사용되지 않는 데이터 버스선쌍에 설치된 센스 버퍼나 라이트 증폭기가 동작하여 관통 전류가 흐르는 것을 미연에 방지할 수 있다.

(제2 실시예)

다음에, 본 발명의 제2 실시예에 관해서 도 4 및 도 5를 참조하여 설명한다. 본 실시예는 데이터 마스크 기능을 갖춘 SDRAM으로 구체화한 것이다.

데이터 마스크 기능은 외부 장치로부터의 제1 및 제2 마스크 신호 DQM0, DQM1을 입력하고, 예컨대 8개의 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 내, 한쪽의 그룹으로서의 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x가 제1 마스크 신호 DQM0으로 제어되고, 다른 쪽의 그룹으로서의 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x가 제2 마스크 신호 DQM1로 제어되도록 한 것이다.

상세히 설명하면, 제1 마스크 신호 DQM0이 예컨대, H 레벨일 때, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x를 통해 데이터의 기록 및 판독을 행할 수 있고, 제1 마스크 신호 DQM0이 L 레벨일 때, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x를 통해 데이터의 기록 및 독출을 할 수 없도록 한다.

마찬가지로, 제2 마스크 신호 DQM1이 예컨대, H 레벨일 때, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x를 통해 데이터의 기록 및 독출을 행할 수 있고, 제2 마스크 신호 DQM1이 L 레벨일 때, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x를 통해 데이터의 기록 및 독출을 할 수 없도록 한다.

그리고, 본 실시예에서는 설명의 편의상, 전술한 제1 실시예와 동일한 부분에는 동일한 참조 부호를 붙이고 그 상세한 설명은 생략한다.

도 4는 데이터 마스크 기능을 갖춘 SDRAM의 주요부 회로도를 나타낸다.

SDRAM은 외부 장치로부터 제1 및 제2 마스크 신호 DQM0, DQM1을 입력한다. 제1 마스크 신호 DQM0은 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x의 라이트 증폭기 WA0∼WA3에 출력되고 있다. 제1 마스크 신호 DQM0가 H 레벨일 때, 각 라이트 증폭기 WA0∼WA3은 활성화되어 라이트 데이터를 증폭하여 출력한다. 또, 제1 마스크 신호 DQM0이 L 레벨일 때, 각 라이트 증폭기 WA0∼WA3은 활성화되어 라이트 동작을 정지한다.

제2 마스크 신호 DQM1은 제5 데이터 버스선쌍 DB4z, DB4x를 제외한 제6∼제8 데이터 버스선쌍 DB5z, DB5x∼DB7z, DB7x의 라이트 증폭기 WA5∼WA7 및 용장용 데이터 버스선쌍 DBsz, DBsx의 라이트 증폭기 WAs에 출력되고 있다.

제2 마스크 신호 DQM1이 H 레벨일 때, 각 라이트 증폭기 WA5∼WA7, WAs는 활성화되어 라이트 데이터를 증폭하여 출력한다. 또, 제2 마스크 신호 DQM1이 L 레벨일 때, 각 라이트 증폭기 WA5∼WA7, WAs는 비활성화되어 라이트 동작을 정지한다.

또, 상기 제1 및 제2 마스크 신호 DQM0, DQM1은 마스크 신호 전환 회로(30)에 출력된다. 마스크 신호 전환 회로(30)는 제1 및 제2 마스크 신호 DQM0, DQM1을 입력하고, 어느 한쪽의 마스크 신호를 선택하여 전환 마스크신호 SK로서 제5 데이터 버스선쌍 DB4z, DB4x의 라이트 증폭기 WA4에 출력한다.

상세히 설명하면, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 있어서, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x 중 어느 하나에 결함이 있었던 경우, 마스크 신호 전환 회로(30)는 제1 마스크 신호 DQM0을 전환 마스크 신호 SK로서 라이트 증폭기 WA4에 출력한다.

즉, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x 중 어느 하나에 결함이 있었던 경우, 시프트 스위치 SW3의 전환 제어에 의해서, 제5 데이터 버스선쌍 DB4z, DB4x는 하위 4 비트의 데이터 버스선쌍에 속하게 된다. 그 때문에, 제5 데이터 버스선쌍 DB4z, DB4x에 접속되는 라이트 증폭기 WA4는 제1 마스크 신호 DQM0으로써 제어될 필요가 있기 때문에, 라이트 증폭기 WA4에는 제1 마스크 신호 DQM0으로 이루어지는 전환 마스크 신호 SK가 입력된다.

또, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 있어서, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x 중 어느 하나에 결함이 있었던 경우, 마스크 신호 전환 회로(30)는 제2 마스크 신호 DQM1을 전환 마스크 신호 SK로서 라이트 증폭기 WA4에 출력한다.

즉, 상위 4비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x 중 어느 하나에 결함이 있었던 경우, 시프트 스위치 SW3의 전환 제어는 행해지지 않고, 제5 데이터 버스선쌍 DB4z, DB4x는 그대로 상위 4 비트의 데이터 버스선쌍에 속한다. 그 때문에, 제5 데이터 버스선쌍 DB4z, DB4x에 접속되는 라이트 증폭기 WA4는 제2 마스크 신호 DQM1로써 제어될 필요가 있기 때문에, 라이트 증폭기 WA4에는 제2 마스크 신호 DQM1로부터 이루어지는 전환 마스크 신호 SK가 입력된다.

도 5는 마스크 신호 전환 회로(30)의 회로도를 도시한다. 마스크 신호 전환 회로(30)는 2개의 제1 및 제2 NAND 회로(31, 32), 2개의 제1 및 제2 트랜스퍼 게이트(33, 34), 2개의 제1 및 제2 인버터 회로(35, 36) 및 NOR 회로(37)를 갖고 있다.

제1 NAND 회로(31)는 2 입력 단자의 NAND 회로로서, 한쪽의 입력 단자는 H 레벨이 되는 고전위 전압 전원선에 접속되고, 다른쪽의 입력 단자는 상기 제1 마스크 신호 DQM0을 입력한다. 제1 NAND 회로(31)의 출력 신호는 제1 트랜스퍼 게이트(33)를 통해 제1 인버터 회로(35)에 접속되어 있다.

제1 트랜스퍼 게이트(33)는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지고, PMOS 트랜지스터의 게이트에는 NOR 회로(37)의 출력 신호가 입력되고, NMOS 트랜지스터의 게이트에는 제2 인버터 회로(36)를 통해 NOR 회로(37)의 출력 신호가 입력된다. NOR 회로(37)는 상기 제1 실시예에서 설명한 용장 제어 신호 발생 회로(20)에 설치한 검출 회로부(22)로부터 제1∼제4 검출신호 S0∼S3을 입력한다.

제1∼제4 검출 신호 S0∼S3이 모두 L 레벨일 때 즉, 적어도 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에 결함이 없을 때, NOR 회로(37)는 H 레벨의 출력 신호를 출력한다. 따라서, 제1 트랜스퍼 게이트(33)는 오프 상태가 되고, 제1 NAND 회로(31)로부터의 출력 신호를 차단한다.

제1∼제4 검출 신호 S0∼S3 중 어느 하나가 H 레벨일 때, 즉, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x 중 어느 하나에 결함이 있을 때, NOR 회로(37)는 L 레벨의 출력 신호를 출력한다. 따라서, 제1 트랜스퍼 게이트(33)는 온 상태가 되고, 제1 NAND 회로(31)로부터의 출력 신호를 다음단의 제1 인버터 회로(35)에 출력한다. 즉, 제1 NAND 회로(31)에 입력된 제1 마스크 신호 DQM0이 전환 마스크 신호 SK로서 라이트 증폭기 WA4에 출력된다.

제2 NAND 회로(32)는 2입력 단자의 NAND 회로로서, 한쪽의 입력 단자는 H 레벨이 되는 고전위 전압 전원선에 접속되고, 다른쪽의 입력 단자는 상기 제2 마스크 신호 DQM1을 입력한다. 제2 NAND 회로(32)의 출력 신호는 제2 트랜스퍼 게이트(34)를 통해 제1 인버터 회로(35)에 접속되어 있다.

제2 트랜스퍼 게이트(34)는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지고, PMOS 트랜지스터의 게이트에는 제2 인버터 회로(36)를 통해 NOR 회로(37)의 출력 신호가 입력되고, NMOS 트랜지스터의 게이트에는 NOR 회로(37)의 출력 신호가 입력된다.

즉, 제2 트랜스퍼 게이트(34)는 제1 트랜스퍼 게이트(33)가 온 상태일 때에 오프 상태가 되고, 제1 트랜스퍼 게이트(33)가 오프 상태일 때에 온 상태가 된다. 상세히 설명하면, 적어도 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에 결함이 없을 때, 제2 트랜스퍼 게이트(34)는 온 상태가 되고, 제2 NAND 회로(32)에 입력된 제2 마스크 신호 DQM1이 전환 마스크 신호 SK로서 라이트 증폭기 WA4에 출력된다.

또, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x 중 어느 하나에 결함이 있을 때, 제2 트랜스퍼 게이트(34)는 오프 상태가 되어, 제2 NAND 회로(32)로부터의 출력 신호를 차단한다.

전술한 바와 같이 구성한 제2 실시예의 SDRAM은 상기한 제1 실시예의 (1)∼(3)의 특징에 덧붙여 이하에 기재하는 특징을 갖는다.

(1) 데이터 마스크 기능을 갖춘 SDRAM에 있어서, 마스크 신호 전환 회로(30)를 설치했다. 그리고, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x중 하나에 결함이 생겨 용장 데이터 버스선쌍 DBsz, DBsx가 사용될 때, 마스크 신호 전환 회로(30)는 그 결함이 있는 데이터 버스선쌍에 의해서 하위 4 비트의 데이터 버스선쌍과 상위 4 비트의 데이터 버스선쌍 중 어느 하나에 속하게 되는 제5 데이터 버스선쌍 DB4z, DB4x의 라이트 증폭기 WA4에 그 속하는 측의 마스크 신호 DQM0, DQM1(전환 마스크 신호 SK)를 출력한다.

따라서, 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x의 하나에 결함이 생겨 시프트 스위치 SW0∼SW7을 전환 동작시켜 용장 데이터 버스선쌍 DBsz, DBsx를 사용하는 경우라도, 데이터 마스크 기능은 손상되는 일은 없다.

(제3 실시예)

다음에, 본 발명의 제3 실시예에 관해서 도 6을 참조하여 설명한다. 본 실시예는 상기 제2 실시예와 같이 데이터 마스크 기능을 갖춘 SDRAM으로 구체화한 것이다. 따라서, 본 실시예에서는 설명의 편의상, 상기한 제1 및 제2 실시예와 동일한 부분은 동일한 참조 부호를 붙이고 그 상세한 설명은 생략한다.

도 6은 데이터 마스크 기능을 갖춘 SDRAM의 주요부 회로도를 도시한다.

SDRAM은 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에 대하여 1개의 제1 용장용 데이터 버스선쌍 DBsz1, DBsx1을 설치하고 있다. 또, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x에 대하여 1개의 제2 용장용 데이터 버스선쌍 DBsz2, DBsx2를 설치하고 있다. 또한, 제1 및 제2 용장용 데이터 버스선쌍 DBsz1, DBsx1, DBsz2, DBsx2는 각각 센스 버퍼 SBs 및 라이트 증폭기 WAs를 각각 설치하고 있다.

그리고, 제3 시프트 스위치 SW2는 제4 입출력 데이터선쌍 DL3에 대하여 대응하는 제4 데이터 버스선쌍 DB3z, DB3x와 제1 용장용 데이터 버스선쌍 DBsz1, DBsx1의 사이에서 전환하여 접속하도록 되어 있다. 또, 제8 시프트 스위치 SW7은 제8 입출력 데이터선쌍 DL7에 대하여 대응하는 제8 데이터 버스선쌍 DB7z, DB7x와 제2 용장용 데이터 버스선쌍 DBsz2, DBsx2의 사이에서 전환하여 접속하도록 되어 있다.

즉, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에서 1개의 결함 데이터 버스선이 있었던 때, 제1 용장용 데이터 버스선쌍 DBsz1, DBsx1이 보상하고, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x에서 1개의 결함 데이터 버스선이 있었던 때, 제2 용장용 데이터 버스선쌍 DBsz2, DBsx2가 보상하도록 되어 있다. 따라서, 제1∼제4 시프트 스위치 SW0∼SW3의 그룹의 제1∼제4 전환 신호 J0∼J3과, 제5∼제8 시프트 스위치 Sw4∼Sw7의 그룹의 제5∼제8 전환 신호 J4∼J7은 각각 독립이 된다. 즉 예컨대, 제2 데이터 버스선쌍 DB1z, DB1x가 결함 데이터 버스선쌍이라고 하면, 제2∼제4 전환 신호 J1∼J3이 H 레벨이 되고, 다른 제1, 제4∼제8 전환 신호 J0, J4∼J7은 L 레벨이 된다. 이와 같이 제1∼제4 전환 신호 J0∼J3과 제5∼제8 전환 신호 J4∼J7로 각각 독립이 되는 신호는 도시하지 않은 용장 제어 신호 발생 회로에서 생성된다.

외부 장치로부터 제1 및 제2 마스크 신호 DQM0, DQM1을 입력한다. 제1 마스크 신호 DQM0은 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x 및 제1 용장용 데이터 버스선쌍 DBsz1, DBsx1의 라이트 증폭기 WA0∼WA3, WAs에 출력되고 있다. 제2 마스크 신호 DQM1은 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x 및 제2 용장용 데이터 버스선쌍 DBsz2, DBsx2의 라이트 증폭기 WA5∼WA, WAs에 출력되고 있다.

상기한 바와 같이 구성한 제3 실시예의 SDRAM은 상기한 제1 실시예의 (1)∼(3)의 특징에 덧붙여 이하에 기재하는 특징을 갖는다.

(1) 데이터 마스크 기능을 갖춘 SDRAM에 있어서, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에 대하여 1개의 제1 용장용 데이터 버스선쌍 DBsz1, DBsx1을 설치하고, 상위 4 비트의 제5∼제8 데이터 버스선쌍 DB4z, DB4x∼DB7z, DB7x에 대하여 하나의 제2 용장용 데이터 버스선쌍 DBsz2, DBsx2를 설치했다.

따라서, 하위 4 비트의 제1∼제4 데이터 버스선쌍 DB0z, DB0x∼DB3z, DB3x에서 1개의 결함 데이터 버스선이 생기더라도, 제4 입출력 데이터선쌍 DL3z, DL3x는 제2 마스크 신호 DQM1로 제어되는 제5 데이터 버스선쌍 DB4z, DB4x에 접속되는 일은 없다.

그 결과, 데이터 버스선의 하나에 결함이 생겨 시프트 스위치 SW0∼SW7을 전환 동작시켜 용장 데이터 버스선쌍을 사용하는 경우라도, 데이터 마스크 기능을 손상하는 일은 없다.

또한, 발명의 실시의 형태는 상기 실시예에 한정되는 것이 아니라, 이하와 같이 실시하여도 좋다.

·상기 각 실시예에서는 8개의 제1∼제8 데이터 버스선쌍 DB0z, DB0x∼DB7z, DB7x에 관해서 설명했지만, 데이터 버스선쌍의 수는 특별히 한정되는 것이 아니라, 예컨대 16개 등 각종의 데이터 버스선쌍에 응용하여도 좋다.

·상기 각 실시예에서는 라이트 증폭기 WA0∼WA7, WAs가 센스 버퍼 SB0∼SB7, SBs보다 입출력 데이터선 DL0∼DL7측에 설치했지만, 이것을 반대로 하여 실시하여도 좋다. 이 경우, 시프트 스위치 SW0∼SW7은 라이트 증폭기 WA0∼WA7, WAs와 센스 버퍼 SB0∼SB7, SBs보다도 입출력 데이터선 DL0∼DL7 측에 설치하여 실시한다.

·상기 제2 및 제3 실시예에서는 라이트 증폭기 WA0∼WA7, WAs가 제1 및 제2 마스크 신호 DQM0, DQM1(전환 마스크 신호)에 기초하여 제어되도록 되어 있지만, 동시에 센스 버퍼 SB0∼SB7, SBs도 제1 및 제2 마스크 신호 DQM0, DQM1(전환 마스크 신호)로써 제어되도록 하여 실시하여도 좋다.

·상기 제3 실시예에서는 클램프 회로(16)를 나타내고 있지 않지만, 물론 클램프 회로(16)를 이용하여 실시하여도 좋다.

· 상기 제2 실시예의 마스크 신호 전환 장치(30)에 있어서, NAND 회로(31, 32)의 한쪽의 입력 단자에 H 레벨이 되는 고전위 전압 전원선에 접속했지만, H 레벨의 라이트 인에이블 신호를 입력하도록 하여도 좋다.

· 상기 각 실시예에서는 반도체 기억 장치로서 SDRAM으로 구체화했지만, 비동기식 DRAM, 스태틱 RAM 등의 기타 반도체 기억 장치로 구체화하여도 좋다.

청구항 1에 기재된 발명에 따르면, 용장용 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않고, 정밀도가 높은 데이터를 생성할 수 있다.

청구항 2 및 3에 기재의 발명에 따르면, 데이터 마스크 기능을 손상하는 일 없이 시프트 스위치의 온 저항과 기생 용량의 영향을 받지 않고, 정밀도가 높은 데이터를 생성할 수 있다.

청구항 4에 기재의 발명에 따르면, 청구항 1∼3에 기재의 발명의 효과에 덧붙여, 결함 데이터 버스선의 플로우팅 상태를 회피할 수 있다.

Claims (4)

1. 복수의 입출력 데이터선에 대응하여 데이터 버스선이 설치되고, 이 복수의 데이터 버스선에 대하여 1개의 용장용 데이터 버스선을 구비하고, 상기 복수의 데이터 버스선 중 1개의 데이터 버스선에 결함이 생겼을 때, 각 데이터 버스선에 대하여 설치한 용장용 시프트 스위치를 적절하게 선택 제어하고, 상기 결함 데이터 버스선을 제외한 데이터 버스선 및 용장용 데이터 버스선과 상기 입출력 데이터선을 전환 접속하여, 상기 결함 데이터 버스선을 보상하도록 한 반도체 기억 장치에 있어서,

   상기 각 데이터 버스선에 대하여 설치한 용장용 시프트 스위치를 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다 상기 입출력 데이터선측에 설치한 것을 특징으로 하는 반도체 기억 장치.
2. 복수의 입출력 데이터선에 대응하여 데이터 버스선이 설치되고, 이 복수의 데이터 버스선에 대하여 1개의 용장용 데이터 버스선을 구비하고, 상기 복수의 데이터 버스선 중 1개의 데이터 버스선에 결함이 생겼을 때, 각 데이터 버스선에 대하여 설치한 용장용 시프트 스위치를 적절하게 선택 제어하고, 상기 결함 데이터 버스선을 제외한 데이터 버스선 및 용장용 데이터 버스선과 상기 입출력 데이터선을 전환 접속하고, 상기 결함 데이터 버스선을 보상함과 동시에, 상기 복수의 입출력 데이터선이 복수의 그룹으로 구분되고, 이 구분된 그룹의 각 입출력 데이터선에 대응하는 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기가 각각 그룹마다 대응하는 마스크 신호에 기초하여 제어되어 데이터의 독출 및 기록이 제어되도록 한 반도체 기억 장치에 있어서,

   상기 각 데이터 버스선에 대하여 설치한 용장용 시프트 스위치를 각각 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다 상기 입출력 데이터선측에 설치하고,

   상기 결함 데이터 버스선에 결함이 생기고, 상기 용장용 시프트 스위치에 의한 상기 데이터 버스선과 입출력 데이터선의 전환 접속에 의해서 입출력 데이터선이 별도 그룹의 데이터 버스선과 접속될 때, 상기 별도 그룹의 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기가 상기 접속된 입출력 데이터선에 속하는 마스크 신호에 기초하여 제어되도록 한 마스크 신호 전환 회로를 설치한 것을 특징으로 하는 반도체 기억 장치.
3. 복수의 입출력 데이터선이 복수의 그룹으로 구분되고, 이 구분된 그룹의 각 입출력 데이터선에 대응하는 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기가 각각 대응하는 마스크 신호에 기초하여 제어되어 데이터의 독출 및 기록이 제어되도록 한 반도체 기억 장치에 있어서,

   각 그룹마다, 그 그룹에 속하는 각 입출력 데이터선에 대응하는 데이터 버스선에 대하여 1개의 용장용 데이터 버스선을 설치하고,

   복수의 데이터 버스선 중 하나의 데이터 버스선에 결함이 생겼을 때, 상기 결함 데이터 버스선을 제외한 데이터 버스선 및 용장용 데이터 버스선과 상기 입출력 데이터선을 전환 접속하여 결함 데이터 버스선을 보상하는 각 데이터 버스선에 설치한 용장용 시프트 스위치를 각각 데이터 버스선에 설치된 센스 버퍼와 라이트 증폭기보다 상기 입출력 데이터선측에 설치한 것을 특징으로 하는 반도체 기억 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 각 데이터 버스선에 설치되고, 동 데이터 버스선을 소정의 전압에 클램프하기 위한 클램프 회로와,

   복수의 데이터 버스선 중 1개의 데이터 버스선에 결함이 생겼을 때, 이 결함 데이터 버스선을 검출하고, 그 데이터 버스선에 설치한 상기 클램프 회로를 클램프 동작시키는 검출 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.