KR20150107891A - 메모리 디바이스에서의 기입 보조를 위한 기입 드라이버 - Google Patents

메모리 디바이스에서의 기입 보조를 위한 기입 드라이버 Download PDF

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KR20150107891A
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Abstract

기입 동작들에서, 심지어 공급 전압이 낮아진 경우에도 정확한 기입 동작들을 위해 메모리 코어에서의 전압을 충분히 높게 유지하도록 메모리 셀(예를 들어, 휘발성 메모리 비트 셀)을 보조하는 기입 보조 드라이버 회로가 제공된다. 기입 보조 드라이버 회로는, 대기 모드 동작 동안, 메모리 공급 전압 VddM을 비트 셀 코어에 제공하도록 구성될 수도 있다. 기입 모드 동작에서, 기입 보조 드라이버 회로는, 낮아진 메모리 공급 전압 VddMlower를 비트 셀 코어 뿐만 아니라 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 중 적어도 하나에 제공한다. 부가적으로, 기입 보조 드라이버 회로는, 주변 공급 전압 VddP를 로컬 기입 워드라인(lwwl)에 또한 제공할 수도 있으며, 여기서, VddP≥VddM>VddMlower이다.

Description

메모리 디바이스에서의 기입 보조를 위한 기입 드라이버{WRITE DRIVER FOR WRITE ASSISTANCE IN MEMORY DEVICE}
관련 출원에 대한 상호-참조
[0001] 본 출원은 2013년 2월 6일자로 출원된 미국 정규출원 제 13/760,988호를 우선권으로 주장하며, 상기 정규출원은 그 전체가 본 명세서에 인용에 의해 포함된다.
[0002] 본 개시는, 저 전압 레벨들에서 개선된 기입능력의 메모리 셀들을 갖는 메모리 디바이스들에 관련된다.
[0003] 반도체 디바이스들의 증가된 확장성에 대해, 2개의 목표들은 그러한 반도체 디바이스들을 더 조밀하게 그리고 전력 효율적이게 만드는 것이다. 전력 효율성을 달성하기 위해, 동작 전압을 낮추는 것이 종종 사용된다. 메모리 디바이스들의 경우에서, 낮아진 전압은, 그 내부의 트랜지스터들의 불안정한 거동으로 인해 메모리 셀들에 기입을 하는 경우 신뢰도 이슈들을 야기할 수도 있다.
[0004] 도 1은, 셀 코어(114)(제 1 인버터(104) 및 제 2 인버터(106)), 제 1 기입 트랜지스터(108), 제 2 기입 트랜지스터(110) 및 판독 액세스 트랜지스터의 쌍(112)을 포함하는 종래의 메모리 셀(102)을 예시한다. 도 2는, 도 1의 메모리 셀(102)의 일부의 상세한 구현을 예시한다. 일 예에서, 메모리 셀(102)은 휘발성 메모리일 수도 있다.
[0005] 셀 코어(114)는, 제 1 드라이버 트랜지스터(206)(도 2, 풀-다운(pull-down) 트랜지스터) 및 제 1 로드 트랜지스터(208)(풀-업(pull-up) 트랜지스터)를 포함하는 제 1 인버터(104), 및 제 2 드라이버 트랜지스터(202)(풀-다운 트랜지스터) 및 제 2 로드 트랜지스터(204)(풀-업 트랜지스터)를 포함하는 제 2 인버터(106)를 포함할 수도 있다. 이러한 예에서, 로드 트랜지스터들(204 및 208)(풀-업 트랜지스터들)은 P-채널 금속-산화물-실리콘(PMOS) 트랜지스터들이고, 드라이버 트랜지스터들(202 및 206)(풀-다운 트랜지스터들)은 N-채널 금속-산화물-실리콘(NMOS) 트랜지스터들이다. 비트 셀(102)은, 일 비트의 정보를 셀 코어(114)에 저장하도록 함께 동작하는 기입 비트라인(write bitline)(WBL)(118), 기입 비트라인 바(wirte bitline bar)(WBLB)(120), 및 기입 워드라인(write wordline)(WWL)(116)에 커플링될 수도 있다. 기입 워드라인(WWL)(116)이 어서팅(assert)된 경우(즉, 하이(high) 상태가 됨), 기입 비트라인(WBL)(118) 및 기입 비트라인 바(WBLB)(120)의 상태들이 셀 코어(114)에 저장된다. 또한, 비트 셀(102)은, 셀 코어(114)로부터 일 비트의 정보를 판독하도록 함께 동작하는 판독 비트라인(RBL)(122) 및 판독 워드라인(RWL)(124)에 커플링될 수도 있다. 판독 비트라인(RBL)(122) 및 판독 워드라인(RWL)(124) 둘 모두가 어서팅된 경우(예를 들어, 하이 상태가 됨), 판독 액세스 트랜지스터들(112)을 통해 비트가 판독된다. 몇몇 예시적인 구현들에서, 워드라인들 WWL(116) 및 RWL(124), 및 비트라인들 WBL(118), WBLB(120), 및 RBL(122)은, 워드라인 및 비트라인의 특정한 결합에 의해 복수의 비트 셀들로부터 단지 하나의 비트 셀이 선택되도록, 복수의 비트 셀들 사이에 공유될 수도 있다.
[0006] 제 1 인버터(104)는, 노드-B에서 제 2 기입 트랜지스터(110)의 드레인에 커플링되는 자신의 출력을 갖는다. 예를 들면, 도 2에 예시된 바와 같이, 제 1 로드 트랜지스터(208)의 드레인, 제 1 드라이버 트랜지스터(206)의 소스, 및 제 2 기입 트랜지스터(110)의 드레인이 노드-B에서 커플링된다. 제 1 드라이버 트랜지스터(206)의 게이트 및 제 1 로드 트랜지스터(208)의 게이트는, 제 2 인버터(106)의 출력(즉, 노드-A)에 함께 커플링된다.
[0007] 유사하게, 제 2 인버터(106)는, 노드-A에서 제 1 기입 트랜지스터(108)의 드레인에 커플링되는 자신의 출력을 갖는다. 예를 들면, 도 2에 예시된 바와 같이, 제 2 로드 트랜지스터(204)의 드레인, 제 2 드라이버 트랜지스터(202)의 소스, 및 제 1 기입 트랜지스터(108)의 드레인이 노드-A에서 커플링된다. 제 2 드라이버 트랜지스터(202)의 게이트 및 제 2 로드 트랜지스터(204)의 게이트는, 제 1 인버터(104)의 출력(즉, 노드-B)에 함께 커플링된다. 따라서, 이러한 종래의 방식에서, 제 1 인버터(104) 및 제 2 인버터(106)는 교차-커플링되며, 이는, 각각의 인버터의 출력이 다른 하나의 입력에 접속됨으로써, 단일 비트의 정보를 저장하는 셀 코어(114)를 형성함을 의미한다.
[0008] 제 1 기입 트랜지스터(108)의 드레인은 제 2 인버터(106)의 출력(즉, 노드-A)에 접속된다. 유사하게, 상보형 제 2 기입 트랜지스터(110)는 제 1 인버터(104)의 출력(즉, 노드-B)에 커플링된다. 제 2 기입 트랜지스터(110) 및 제 1 기입 트랜지스터(108)의 게이트들 각각은 기입 워드라인(WWL)(116)에 접속된다. 제 2 기입 트랜지스터(110) 및 제 1 기입 트랜지스터(108)는, WWL(116), 기입 비트-라인(WBL)(118) 및 상보형 기입 비트-라인(WBLB)(120)과 협력하여 메모리 셀(102) 상에 상태를 부과하는 기입 회로를 함께 형성한다.
[0009] WBL(118)이 Vdd의 값(로직 1 또는 하이)으로 셋팅되지만 WBLB(120)가 Vss의 값(로직 0 또는 로우)으로 셋팅되면, WWL(116)이 어서팅된 경우(Vdd, 하이 또는 로직 1로 셋팅됨), 제 2 인버터(106)의 출력 Q(노드-A)는 Vdd-Vtn의 값으로 셋팅될 것이지만(여기서, Vtn은 제 1 기입 트랜지스터(108)의 임계 전압임), 제 1 인버터(104)의 출력 Q-바(노드-B)는 Vss로 셋팅될 것이다. 이것은, 제 2 기입 트랜지스터(110)(예를 들어, NMOS 트랜지스터)가, 자신의 드레인-소스 전압 Vds = 0인 경우, 포화 영역의 동작에서 시작되고 궁극적으로 선형 영역에서 동작하기 때문이다. 제 2 인버터(106)의 제 2 로드 트랜지스터(204)(예를 들어, PMOS)는, 일단 노드-B가 Vss에 도달하면 노드-A를 완전한(full) Vdd로 복원한다.
[0010] 역으로, WBL(118)이 Vss(로직 0 또는 로우)로 셋팅되고 WBLB(120)가 Vdd(로직 1 또는 하이)로 셋팅되면, WWL(116)이 어서팅된 경우(Vdd, 하이 또는 로직 1로 셋팅됨), 제 2 인버터(106)의 출력 Q(노드-A)는 Vss의 값으로 셋팅될 것이지만, 제 1 인버터(104)의 출력 Q-바(노드-B)는 Vdd-Vtn로 셋팅될 것이며, 여기서, Vtn은 제 2 기입 트랜지스터(110)의 임계 전압이다. 제 1 인버터(104)의 제 1 로드 트랜지스터(208)(예를 들어, PMOS)는, 일단 노드-A가 Vss에 도달하면 노드-B를 완전한 Vdd로 복원한다.
[0011] 노드-A가 처음에 Vdd(예를 들어, 하이 또는 로직 1)에 있는 상황에서, WBL(118)은 Vss(로직 0 또는 로우)로 셋팅되고, WWL(116)은 인에이블링되며(예를 들어, Vdd, 하이 또는 로직 1), 도 1의 메모리 셀(102)의 기입능력은 제 1 기입 (NMOS) 트랜지스터(108)와 제 2 로드 (풀-업 PMOS) 트랜지스터(204) 사이의 경쟁(fight)을 수반한다. 제 1 기입 트랜지스터(108)는, 제 2 로드 트랜지스터(204)가 노드-A를 Vdd(예를 들어, 하이 또는 로직 1)에서 유지하려 시도하는 동안, 노드-A가 Vss로 방전하는 것을 야기하기에 충분할만큼 강해야 한다.
[0012] 유사하게, 노드-B가 처음에 Vdd(예를 들어, 하이 또는 로직 1)에 있는 상황에서, WBLB(120)는 Vss(로직 0 또는 로우)로 셋팅되고, WWL(116)은 인에이블링되며(Vdd, 하이 또는 로직 1로 셋팅됨), 도 1의 메모리 셀(106)의 기입능력은 제 2 기입 트랜지스터(110)와 제 1 로드 트랜지스터(208) 사이의 경쟁을 수반한다. 제 2 기입 트랜지스터(110)는, 제 2 로드 트랜지스터(204)가 노드-B를 Vdd(예를 들어, 하이 또는 로직 1)에서 유지하려 시도하는 동안, 노드-B가 Vss로 방전하는 것을 야기하기에 충분할만큼 강해야 한다. 그러므로, 기입 트랜지스터들(108 및 110)은 일반적으로 로드 (풀-업) 트랜지스터들(204 및 208)보다 더 강하다.
[0013] 도 3은 공칭(nominal) Vdd 소스 전압에서 도 1 & 2의 메모리 셀(102)에 대한 기입능력의 조건들을 예시한다. 이들 그래프들은, 워드라인(WWL)(116)이 로우(예를 들어, 로직 0 또는 공칭 Vss 전압)로부터 하이(예를 들어, 로직 1 또는 공칭 Vdd 전압)로 스위칭된 경우, 기입 동작 동안, 비트라인들 WBL(118) 및 WBLB(120) 및 출력들 Q(노드-A) 및 Q-바(노드-B)에서의 조건들을 예시한다. WBL(118)이 로우(예를 들어, 로직 0 또는 Vss)로 셋팅되지만 WBLB(120)가 하이(예를 들어, 로직 1 또는 Vdd)로 셋팅되고, 그 후, WWL(116)이 어서팅된 경우(하이, Vdd, 또는 로직 1로 셋팅됨), 제 2 인버터(106)의 출력 Q(노드-A)는 Vdd의 값(예를 들어, 로직 1 또는 하이)으로 셋팅될 것이지만 제 1 인버터(104)의 출력 Q-바(노드-B)는 Vss(예를 들어, 로직 0 또는 로우)로 셋팅될 것이다.
[0014] 도 4는 낮은 소스 Vdd 전압(Vddlow)에서 도 1의 메모리 셀(102)에 대한 기입능력의 조건을 예시한다. 낮은 소스 Vdd 전압(Vddlow)은, 예를 들어, 디바이스가 더 낮은 소스 전압이 사용되는 전력 보존 상태에 진입하는 경우, 디바이스가 더 낮은 전압 전력 소스(예를 들어, 휴대용 또는 모바일 디바이스)를 사용하는 경우, 및/또는 휴대용 전력 소스(예를 들어, 배터리)로부터의 소스 전압이 (예를 들어, 배터리가 소모됨에 따라) 약화된 경우에 발생할 수도 있다. 도 3에 예시된 기입 동작과 동일하지만 더 낮은 Vddlow 전압에서의 기입 동작에 대해, 출력들 Q(노드-A) 및 Q-바(노드-B)는 정확한 상태에 도달하지 못할 수도 있음이 관측될 수 있다(즉, WBL 및 WBLB이 로직 상태들을 변경하는 경우, 출력들 Q 및 Q-바는 로직 상태들을 변경하지 않음).
[0015] 정상 소스 전압 Vdd 하에서, 메모리 셀(102) 내에 기입하기 위해, 기입 트랜지스터들(108 및 110)은 로드 트랜지스터들(204 및 208)(풀-업 트랜지스터들)보다 더 강할 수도 있고, 그리고/또는 기입 트랜지스터들(108 및 110)은, 정확한 비트를 기입하기 위해 인버터들(104 및 106)의 드라이버 트랜지스터들(202 및 206)(풀-다운 트랜지스터들)과 동일한 강도/사이즈일 수도 있다.
[0016] 그러나, VDDlow의 낮은 전압에서, 기입 트랜지스터들(108 및 110)은 로드 트랜지스터들(204 및 208)(풀-업 트랜지스터들) 및/또는 드라이버 트랜지스터들(202 및 206)(풀-다운 트랜지스터들)보다 더 강하지 않을 수도 있다. 예를 들면, VDDlow의 낮은 전압에서 WBL = 로우 및 WBLB = 하이에 대해 기입 동작이 시도되면, 제 1 기입 트랜지스터(108)의 게이트는, NMOS 임계 전압 Vtn에 대해 수 백 밀리-볼트(mV)를 초과하지 않고 간신히 초과하기만 할 수도 있는 VDDlow로 낮아질 수도 있다.
[0017] 낮은 소스 전압 VDDlow가 제 1 기입 트랜지스터(108)의 게이트에서 사용되면(제 1 기입 트랜지스터(108)에 대한 게이트-투-소스 전압 Vgs는 대략적으로 임계 전압 Vtn일 수도 있음), 제 1 기입 트랜지스터(108)(매우 약하게 턴 온됨)에 걸친 저항은 제 1 로드 트랜지스터(204)에 걸친 저항과 비교하여 매우 높다. 또한, 낮은 소스 전압 VDDlow가 사용되는 경우(예를 들어, Vgs ~ Vtn), 제 1 기입 트랜지스터(108)에 통하는 전류는, 통상적인 소스 전압 Vdd가 사용될 때의 제 1 기입 트랜지스터(108)에 통하는 전류와 비교하여 매우 낮다. 결과적으로, 제 1 기입 트랜지스터(108)는, 제 1 로드 트랜지스터(204)(풀-업 트랜지스터)가 제 1 기입 트랜지스터(108)보다 더 강하기 때문에(예를 들어, 저항성이 더 적음), 노드-A에서의 전압을 로우(예를 들어, Vss 또는 로직 0)로 드라이빙(drive)할 수 없다. 결과로서, 더 강한 제 1 로드 트랜지스터(204)는 도 4에 예시된 바와 같이 노드-A(Q)를 하이(예를 들어, 로직 1 또는 Vdd)에서 유지시킨다.
[0018] 유사하게, 낮은 소스 전압 VDDlow가 제 2 기입 트랜지스터(110)의 게이트에서 사용되면, 제 2 기입 트랜지스터(110)는, 제 1 드라이버 트랜지스터(206)(풀-다운 트랜지스터)가 제 2 기입 트랜지스터(110)보다 더 강할 수도 있기 때문에, 노드-B(Q-바)에서의 전압을 하이(Vdd 또는 로직 1)로 드라이빙할 수 없을 수도 있다. 결과로서, 더 강한 제 1 드라이버 트랜지스터(206)는 도 4에 예시된 바와 같이 노드-B(Q-바)를 로우(로직 0 또는 Vss)에서 유지시킨다. 따라서, 그러한 낮은 전압 조건들은 메모리 셀들의 적절한 동작을 억제할 수도 있다.
[0019] 결과적으로, 낮아진 전압들에서 메모리 셀들이 정확히 동작하게 하는 솔루션이 요구된다.
[0020] 제 1 양상은, 메모리 비트 셀 회로 및 메모리 비트 셀 회로에 커플링되는 기입 보조 드라이버 회로를 포함하는 메모리 회로를 제공한다. 메모리 비트 셀 회로는, 비트 셀 코어, 로컬 기입 비트라인(lwbl), 로컬 기입 비트라인 바(lwblb), 및/또는 로컬 기입 워드라인(lwwl)을 포함할 수도 있다. 기입 보조 드라이버 회로는, (a) 대기 모드 동작에서, 메모리 공급 전압 VddM을 비트 셀 코어에 제공하고, 그리고/또는 (b) 기입 모드 동작에서, 낮아진 메모리 공급 전압 VddMlower를 비트 셀 코어, 및 로컬 기입 비트라인(lwbl) 또는 로컬 기입 비트라인 바(lwblb) 중 선택된 하나에 제공하도록 구성되며, 여기서, VddM은 VddMlower보다 더 크다. 비트 셀 코어는, 휘발성 메모리 비트 셀을 형성하기 위해 제 1 인버터 및 제 2 인버터를 포함할 수도 있다. 몇몇 구현들에서, 메모리 비트 셀 및 기입 보조 드라이버 회로는 동일한 반도체 다이 상에 있을 수도 있다.
[0021] 메모리 회로는, 기입 보조 드라이버 회로에 커플링되는 글로벌(global) 기입 비트라인들의 쌍(gwbl/gwblb)을 더 포함할 수도 있다. 기입 보조 드라이버 회로는 추가로, 대기 모드 동작에 있는 경우, 글로벌 기입 비트라인들의 쌍을 주변 공급 전압 VddP로 사전-충전(pre-charge)시키도록 구성될 수도 있으며, 여기서, VddP는 VddMlower보다 더 크다.
[0022] 기입 보조 드라이버 회로는, (a) 메모리 코어 헤드 스위치 트랜지스터, (b) 제 1 스위치 트랜지스터, (c) 제 2 스위치 트랜지스터, (d) 제 3 스위치 트랜지스터, (e) 제 4 스위치 트랜지스터, 및/또는 (f) 제 5 스위치 트랜지스터를 더 포함할 수도 있다. 메모리 코어 헤드 스위치 트랜지스터는, 외부 소스 전압 Vdde 공급에 커플링된 소스, 및 메모리 공급 전압 VddM을 제공하는 자신의 드레인을 가질 수도 있다. 제 1 스위치 트랜지스터는, 로컬 기입 비트라인(lwbl)에 커플링되는 자신의 소스, 접지에 커플링되는 자신의 드레인, 및 글로벌 기입 비트라인(gwbl)에 커플링되는 자신의 게이트를 가질 수도 있다. 제 2 스위치 트랜지스터는, 로컬 기입 비트라인 바(lwblb)에 커플링되는 자신의 소스, 접지에 커플링되는 자신의 드레인, 및 글로벌 기입 비트라인 바(gwblb)에 커플링되는 자신의 게이트를 가질 수도 있다. 제 3 스위치 트랜지스터는, 메모리 코어 헤드 스위치의 드레인에 커플링되는 자신의 소스를 가질 수도 있으며, 제 3 스위치 트랜지스터의 게이트는 기입 인에이블 신호(WEN) 신호를 수신한다. 제 4 스위치 트랜지스터는, 로컬 기입 비트라인(lwbl)에 커플링되는 자신의 드레인, 및 글로벌 기입 비트라인(gwbl)에 커플링되는 자신의 게이트를 가질 수도 있다. 제 5 스위치 트랜지스터는, 로컬 기입 비트라인 바(lwblb)에 커플링되는 자신의 드레인, 글로벌 기입 비트라인 바(gwblb)에 커플링되는 자신의 게이트, 및 제 4 스위치 트랜지스터의 소스 및 제 3 스위치 트랜지스터의 드레인에 커플링되는 제 5 스위치 트랜지스터의 소스를 가질 수도 있다.
[0023] 기입 보조 드라이버 회로는, 대기 모드 동작에 있는 경우, 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 둘 모두를 접지로 방전시키도록 구성될 수도 있다.
[0024] 메모리 비트 셀 회로는, 비트 셀 코어에 커플링되는 제 1 기입 트랜지스터 및 제 2 기입 트랜지스터를 포함할 수도 있으며, 제 1 기입 트랜지스터는 로컬 기입 비트라인(lwbl) 및 로컬 기입 워드라인(lwwl)에 또한 커플링되고, 제 2 기입 트랜지스터는 로컬 기입 비트라인 바(lwblb) 및 로컬 기입 워드라인(lwwl)에 또한 커플링된다.
[0025] 기입 보조 드라이버 회로는, 대기 모드가 적용되는지 또는 기입 모드가 적용는지에 의존하여 메모리 공급 전압 VddM 및 낮아진 메모리 공급 전압 VddMlower를 비트 셀 코어에 제공하는 메모리 코어 헤드 스위치를 포함한다.
[0026] 기입 보조 드라이버 회로는, 외부 소스 전압 Vdde에 커플링되는 소스 및 메모리 공급 전압 VddM을 제공하는 자신의 드레인을 갖는 메모리 코어 헤드 스위치 트랜지스터를 포함할 수도 있다. 기입 보조 드라이버 회로는, 동일한 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb)에 커플링되는 복수의 부가적인 메모리 비트 셀 회로들에 커플링될 수도 있다.
[0027] 또한, 메모리 회로는, 메모리 코어 헤드 스위치 트랜지스터의 드레인 및 비트 셀 코어에 커플링되는 제 1 단부, 및 접지에 커플링되는 메모리 셀 공급 커패시터 CM의 제 2 단부를 갖는 메모리 셀 공급 커패시터 CM을 포함할 수도 있다. 부가적으로, 메모리 회로는, 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 중 적어도 하나의 일부인 로컬 비트라인 커패시턴스 CBL을 또한 포함할 수도 있다. 대기 모드로부터 기입 모드로 트랜지션(transition)할 시, 메모리 셀 공급 커패시터 CM으로부터의 전하는 로컬 비트라인 커패시턴스 CBL과 공유된다. 로컬 비트라인 커패시턴스 CBL에 대한 제 2 용량 값에 관한 메모리 셀 공급 커패시터 CM에 대한 제 1 용량 값은, 대기 모드로부터 기입 모드로 트랜지션할 시 최대 전압 드룹(droop)을 초과하지 않게 달성되도록 선택될 수도 있다. 메모리 코어 헤드 스위치 트랜지스터의 게이트는, 활성 모드에 있는 경우, 메모리 공급 전압 VddM이 메모리 비트 셀 회로에 공급되게 하는 슬립(sleep) 신호를 수신할 수도 있다.
[0028] 다른 양상은, 메모리 비트 셀들의 기입 보조를 위한 방법을 제공한다. 복수의 비트 셀들이 제공될 수도 있으며, 여기서, 각각의 비트 셀은, 복수의 워드라인들 중 하나 및 복수의 비트라인들 중 하나에 커플링되고, 특정한 비트라인 및 워드라인 결합의 선택은, 복수의 비트 셀들 중 하나에 대한 액세스로 기능한다. 기입 보조 드라이버 회로는 제 1 비트 셀에 커플링되고, 기입 보조 드라이버 회로는, 제 1 비트 셀의 비트 셀 코어에 소스 전압을 제공하고, 제 1 비트 셀에 대한 적어도 하나의 로컬 기입 비트라인에 또한 커플링된다. 기입 보조 드라이버 회로는, 제 1 동작 모드에서 제 1 공급 전압 VddM을 비트 셀 코어에 제공하고, 제 2 동작 모드에서 제 2 공급 전압 VddMlower를 비트 셀 코어 및 적어도 하나의 로컬 기입 비트라인에 제공하도록 구성될 수도 있으며, 여기서, 제 1 공급 전압은 제 2 공급 전압보다 더 크다. 글로벌 기입 비트라인들의 쌍은 기입 보조 드라이버 회로에 커플링될 수도 있으며, 기입 보조 드라이버 회로는 추가로, 대기 모드 동작에 있는 경우, 글로벌 기입 비트라인들의 쌍을 주변 공급 전압 VddP로 사전-충전하도록 구성되고, 여기서, VddP는 VddM보다 더 크다. 기입 보조 드라이버 회로는, 대기 모드 동작에 있는 경우, 로컬 기입 비트라인 및 로컬 기입 비트라인 바 둘 모두를 접지로 방전시키도록 구성될 수도 있다. 메모리 비트 셀 회로는, 비트 셀 코어에 커플링되는 제 1 기입 트랜지스터 및 제 2 기입 트랜지스터를 포함할 수도 있으며, 제 1 기입 트랜지스터는 로컬 기입 비트라인 및 로컬 기입 워드라인에 또한 커플링되고, 제 2 기입 트랜지스터는 로컬 기입 비트라인 바 및 로컬 기입 워드라인에 또한 커플링된다. 기입 보조 드라이버 회로는, 대기 모드가 적용되는지 또는 기입 모드가 적용는지에 의존하여 메모리 공급 전압 VddM 및 낮아진 메모리 공급 전압 VddMlower를 비트 셀 코어에 제공하는 메모리 코어 헤드 스위치를 포함할 수도 있다. 기입 보조 드라이버 회로는, 동일한 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb)에 커플링되는 복수의 부가적인 메모리 비트 셀 회로들에 커플링될 수도 있다.
[0029] 메모리 셀 공급 커패시터 CM의 제 1 단부는 메모리 코어 헤드 스위치 트랜지스터의 드레인 및 비트 셀 코어에 커플링될 수도 있으며, 메모리 셀 공급 커패시터 CM의 제 2 단부는 접지에 커플링된다. 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 중 적어도 하나는 로컬 비트라인 커패시턴스 CBL을 가질 수도 있으며, 여기서, 대기 모드로부터 기입 모드로 트랜지션할 시, 메모리 셀 공급 커패시터 CM으로부터의 전하는 로컬 비트라인 커패시턴스 CBL과 공유된다. 로컬 비트라인 커패시턴스 CBL에 대한 제 2 용량 값에 관한 메모리 셀 공급 커패시터 CM에 대한 제 1 용량 값은, 대기 모드로부터 기입 모드로 트랜지션할 시 최대 전압 드룹을 초과하지 않게 달성되도록 선택될 수도 있다.
[0030] 다양한 특성들 및 이점들은, 동일한 참조 부호들이 전체에 걸쳐 대응하게 식별되는 도면들과 함께 해석할 때, 아래에 기재된 상세한 설명으로부터 명백해질 것이다.
[0031] 도 1은, 셀 코어, 제 1 기입 트랜지스터, 제 2 기입 트랜지스터, 및 판독 액세스 트랜지스터들의 쌍을 포함하는 종래의 메모리 셀을 예시한다.
[0032] 도 2는, 도 1의 메모리 셀의 일부의 상세한 구현을 예시한다.
[0033] 도 3은, 공칭 Vdd 소스 전압에서 도 1 & 2의 메모리 셀에 대한 기입능력의 조건들을 예시한다.
[0034] 도 4는, 낮은 소스 Vdd 전압(Vddlow)에서 도 1의 메모리 셀에 대한 기입능력의 조건을 예시한다.
[0035] 도 5는, 메모리 기입 동작들 동안 메모리 비트 셀 회로를 보조하는 로컬 기입 보조 드라이버 회로를 갖는 개선된 메모리 셀 회로를 예시한다.
[0036] 도 6은, 도 5의 메모리 셀의 일부의 상세한 구현을 예시한다.
[0037] 도 7은, 비트 셀에 대한 기입 드라이버 보조 회로에 대한 기입능력의 조건들을 예시한다.
[0038] 도 8은, 메모리 비트 셀에 기입 보조를 제공하는 방법을 예시한다.
[0039] 도 9는, 메모리 비트 셀에 대한 기입 보조 드라이버 회로를 동작시키는 방법을 예시한다.
[0040] 도 10은, 복수의 비트 셀들을 포함하는 메모리 회로를 예시한다.
[0041] 다음의 설명에서, 본 개시의 다양한 양상들의 철저한 이해를 제공하기 위해 특정한 세부사항들이 제공된다. 그러나, 당업자는, 그 양상들이 이들 특정한 세부사항들 없이 실시될 수도 있다는 것이 이해될 것이다. 예를 들어, 회로들은, 불필요한 세부사항으로 양상들을 불명료하게 하는 것을 회피하기 위해 블록도들로 도시될 수도 있다. 다른 예시들에서, 본 개시의 양상들을 불명료하게 하지 않기 위해, 잘-알려진 회로들, 구조들 및 기술들은 상세히 도시되지 않을 수도 있다.
개요
[0042] 기입 동작들에서, 심지어 공급 전압이 낮아진 경우에도 정확한 기입 동작들을 위해 메모리 코어에서의 전압을 충분히 높게 유지하도록 메모리 셀(예를 들어, 휘발성 메모리 비트 셀)을 보조하는 기입 보조 드라이버 회로가 제공된다. 기입 보조 드라이버 회로는, 대기 모드 동작 동안, 메모리 공급 전압 VddM을 비트 셀 코어에 제공하도록 구성될 수도 있다. 기입 모드 동작에서, 기입 보조 드라이버 회로는, 낮아진 메모리 공급 전압 VddMlower를 비트 셀 코어 뿐만 아니라 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 중 적어도 하나에 제공한다. 부가적으로, 기입 보조 드라이버 회로는, 주변 공급 전압 VddP를 로컬 기입 워드라인(lwwl)에 또한 제공할 수도 있으며, 여기서, VddP≥VddM>VddMlower이다.
메모리 셀들에 대한 예시적인 로컬 기입 드라이버
[0043] 도 5는, 메모리 기입 동작들 동안 메모리 비트 셀 회로(502)를 보조하는 로컬 기입 보조 드라이버 회로(522)를 갖는 개선된 메모리 회로를 예시한다. 도 6은, 도 5의 메모리 셀의 일부의 상세한 구현을 예시한다.
[0044] 도 1에서와 같이, 메모리 셀 회로(502)는 셀 코어(514)(제 1 인버터(504) 및 제 2 인버터(506)), 제 1 기입 트랜지스터(508), 제 2 기입 트랜지스터(510), 및 판독 액세스 트랜지스터들의 쌍(512)을 포함한다. 셀 코어(514)는, 제 1 드라이버 트랜지스터(606)(도 6, 풀-다운 트랜지스터) 및 제 1 로드 트랜지스터(608)(풀-업 트랜지스터)를 포함하는 제 1 인버터(504), 및 제 2 드라이버 트랜지스터(602)(풀-다운 트랜지스터) 및 제 2 로드 트랜지스터(604)(풀-업 트랜지스터)를 포함하는 제 2 인버터(506)를 포함할 수도 있다. 일 예에서, 메모리 비트 셀 회로(502) 및/또는 셀 코어(514)는 휘발성 메모리(예를 들어, 동적 메모리, 비-정적 메모리)일 수도 있다.
[0045] 워드라인들 WWL(116) 및 RWL(124), 및 비트라인들 WBL(118), WBLB(120), 및 RBL(122)이 복수의 비트 셀들 사이에 공유될 수도 있는 도 1 및 2의 비트 셀(102)과는 대조적으로, 도 5 및 6의 비트 셀 회로(502)는, 로컬화된 기입 워드 라인(LWWL)(516) 및 로컬화된 기입 비트라인들(LWBL)(518) 및 LWBLB(520)를 이용할 수도 있다. 이들 로컬화된 기입 워드라인(LWWL)(516) 및 로컬화된 기입 비트라인들 LWBL(518) 및 LWBLB(520)는 기입 보조 드라이버 회로(522)와 비트 셀 회로(502) 사이에서 연장될 수도 있다.
[0046] 비트 셀 회로(502)는, 일 비트의 정보를 셀 코어(514)에 저장하도록 함께 동작하는 로컬 기입 비트라인(LWBL)(518), 로컬 기입 비트라인 바(LWBLB)(520), 및 로컬 기입 워드라인(LWWL)(516)에 커플링될 수도 있다. 로컬 기입 워드라인(LWWL)(516)이 어서팅된 경우(즉, 하이 상태가 됨), 로컬 기입 비트라인(LWBL)(518) 및 로컬 기입 비트라인 바(LWBLB)(520)의 상태들이 셀 코어(514)에 저장된다. 또한, 비트 셀 회로(502)는, 셀 코어(514)로부터 일 비트의 정보를 판독하도록 함께 동작하는 판독 비트라인(RBL)(523) 및 판독 워드라인(RWL)(525)에 커플링될 수도 있다. 판독 비트라인(RBL)(523) 및 판독 워드라인(RWL)(525) 둘 모두가 어서팅된 경우(예를 들어, 하이 상태가 됨), 판독 액세스 트랜지스터들(512)을 통해 비트가 판독된다.
[0047] 몇몇 예시적인 구현들에서, 로컬 기입 워드라인 LWWL(516) 및 로컬 비트라인들 LWBL(518), LWBLB(520)는, 복수의 메모리 비트 셀 회로들(502) 사이에 공유될 수도 있고 그리고/또는 그에 커플링될 수도 있다. 글로벌 기입 워드라인(GWWL)(542), 글로벌 기입 비트라인(GWBL)(524), 및/또는 글로벌 기입 비트라인 바(GWBLB)(526)는 복수의 상이한 비트 셀들에 대해 사용될 수도 있다. 도 5의 예에서, 글로벌 기입 워드라인(GWWL)(542)은, NAND 게이트(546) 및 인버터(548)를 포함하는 입력 인에이블링 회로에 커플링되며, 여기서, 인버터(548)의 출력은 로컬 기입 워드라인(LWWL)(516)이다. GWWL(542)과 함께, NAND 게이트(546)는 기입 인에이블(WEN)(544) 입력을 또한 수신한다.
[0048] 기입 보조 드라이버 회로(522)는, 전압 VddM을 메모리 셀 코어(514)에 제공하는 메모리 코어 헤드 스위치 트랜지스터(530)를 포함할 수도 있다. 기입 보조 드라이버 회로(522)는, 제 1 스위치 트랜지스터(532), 제 2 스위치 트랜지스터(534), 제 3 스위치 트랜지스터(536), 제 4 스위치 트랜지스터(538), 및 제 5 스위치 트랜지스터(540)를 포함한다. 몇몇 구현들에서, 적어도 메모리 코어 헤드 스위치 트랜지스터(530), 제 3 스위치 트랜지스터(536), 제 4 스위치 트랜지스터(538), 및/또는 제 5 스위치 트랜지스터(540)는 PMOS 트랜지스터들일 수도 있다.
[0049] 메모리 코어 헤드 스위치 트랜지스터(530)는, 외부 소스 전압 Vdde에 커플링되는 자신의 소스, 제 3 스위치 트랜지스터(536)의 소스에 커플링되는 자신의 드레인, 슬립(slp) 신호에 커플링되는 자신의 게이트를 갖는다. 일 예에서, 메모리가 활성 모드에 있는 경우(즉, 판독 또는 기입 동작 중 어느 하나가 진행 중임), 슬립(slp)은 디어서팅(deassert)(slp = 0)된다. 슬립 신호(slp)는, 활성 모드에 있지 않은 경우(즉, 슬립 모드), 누설을 감소시키기 위해 어서팅(slp = 1)된다. 제 3 스위치 트랜지스터(536)는, 기입 인에이블 신호(WEN) 신호에 커플링되는 자신의 게이트, 및 노드-C에서 제 4 스위치 트랜지스터(538) 및 제 5 스위치 트랜지스터(540)의 소스들에 커플링되는 자신의 드레인을 갖는다. 제 4 스위치 트랜지스터(538)는, LWBL(518)에 커플링되는 자신의 드레인 및 글로벌 기입 비트라인(GWBL)(524)에 커플링되는 자신의 게이트를 갖는다. 유사하게, 제 5 스위치 트랜지스터(540)는, LWBLB(520)에 커플링되는 자신의 드레인 및 글로벌 기입 비트라인 바(GWBLB)(526)에 커플링되는 자신의 게이트를 갖는다. 제 1 스위치 트랜지스터(532)는, LWBL(518)에 커플링되는 자신의 소스, Vss(예를 들어, 접지)에 커플링되는 자신의 드레인, 및 GWBL(524)에 커플링되는 자신의 게이트를 갖는다. 유사하게, 제 2 스위치 트랜지스터(534)는, LWBLB(520)에 커플링되는 자신의 소스, Vss(예를 들어, 접지)에 커플링되는 자신의 드레인, 및 GWBLB(526)에 커플링되는 자신의 게이트를 갖는다. 제 1 인버터(550)는 기입 데이터(WD) 신호를 수신하고 GWBL(524)을 출력한다. 제 2 인버터(551)는 기입 데이터 바(WDB) 신호(554)를 수신하고 GWBLB(526)를 출력한다. 제 1 및 제 2 인버터들(550 및 551)은, 외부 전압 소스 Vdde에 커플링되는 자신의 소스 및 슬립(slp) 신호에 커플링되는 자신의 게이트를 갖는 주변 헤드 스위치(528)에 제공되는 주변 소스 전압 VddP로부터 전력을 공급받는다.
[0050] 도 1 및 2의 통상적인 비트 셀에 관하여, 비트 셀 회로(502)에 대한 워드라인 LWWL(516) 및 비트라인들 LWBL(518) 및 LWBLB(520)는, 메모리 셀 코어(514)에 대한 전압 공급 VddM이, 워드라인 LWWL(516) 및 로컬 기입 비트라인들 LWLB(518) 및 LWBLB(520)에 대해 사용되는 주변 전압 공급 VddP(예를 들어, 공칭 공급)와 별개이도록 로컬화된다.
[0051] 이러한 예시적인 기입 보조 드라이버 회로(522)에서, 메모리 셀 공급 커패시터 CM은, 셀 코어(514)에 대한 메모리 코어 전압 VddM과 접지 사이의 노드-D에서 커플링된다. 일 예에서, 커패시터 CM은 커패시턴스 CBL보다 더 크다. 전압 드룹 △V의 크기가 이들 커패시턴스들의 비에 의존하기 때문에, 커패시터 CM은 너무 클 수 없고(낮은 △V를 유도함), 또한 너무 낮을 수도 없다(높은 △V를 유도하고, 선택되지 않은 메모리 셀들에서 데이터 리텐션(data retention) 이슈들을 야기할 수 있음).
[0052] 대기 모드에서, 글로벌 기입 비트라인들(GWBL/GWBLB)(524 및 526)은, 주변 헤드 스위치(528)로부터 전압 VddP로 사전-충전되지만(글로벌 기입 비트라인들 둘 모두가 하이임 - 도 7에 도시되지 않음), WD(552) 및 WDB(554) 신호들은 로우로 셋팅된다. 제 3 스위치 트랜지스터(536)에 대한 기입 인에이블 신호 WEN이 하이이므로, 트랜지스터들(538 및 540)은 높은 저항을 갖는다. 이러한 모드에서, 로컬 기입 비트라인들 LWBL(518) 및 LWBLB(520)는 각각 제 1 스위치 트랜지스터(532) 및 제 2 스위치 트랜지스터(534)를 통하여 접지로 방전된다. 즉, WD 및 WDB 신호들 둘 모두는 로우로 셋팅되고, 이는, 글로벌 기입 비트라인들 GWBL(524) 및 GWBLB(526)가 하이가 되는 것을 야기하며, 결과적으로, 로컬 기입 비트라인들 LWBL(518) 및 LWBLB(520)는 방전되거나 또는 로우로 셋팅된다.
[0053] 기입 모드의 기입 사이클의 시작에서, GWBL(524) 또는 GWBLB(526) 중 하나는 로우로 유도(pull)되고, 다른 글로벌 기입 비트라인은 하이에 머무르며, 그 후, 상보형 기입 인에이블(
Figure pct00001
) 신호(547)가 로우로 활성화된다. 주변 헤드 스위치(528)와 별개인 약한(고 저항) 메모리 코어 헤드 스위치(530)는, 다수의 로컬 기입 드라이버들(예를 들어, 셀 코어 트랜지스터들(604 및 608) 및 기입 드라이버 트랜지스터들(538 및 540))에 걸쳐 공유될 수도 있다. WEN 신호가 로우가 되는 경우, 전압 VddM이 셀 코어(514) 뿐만 아니라 로컬 비트라인들 LWBL(518) 또는 LWBLB(520) 중 하나에 공급된다. 도 7에 예시된 바와 같이, 이러한 기입 사이클 동안, WEN 신호가, 메모리 코어 전압 VddM으로 하여금 로컬 비트라인들 LWBL(518) 또는 LWBLB(520) 중 하나와 셀 코어(514) 사이에 공유되게 하기 때문에, 메모리 공급 전압 VddM은 전압 드룹 △V(예를 들어, 전압 강하)를 갖는다. (메모리 공급 전압 VddM의) 전압 드룹 △V는, WEN 신호가 로우가 되는 경우, (WEN 신호가 하이인 경우) 기입 사이클의 시작에서 메모리 셀 공급 커패시터 CM에 저장된 전하가, CM과 로컬 비트라인들 LWBL(518) 또는 LWBLB(520) 중 선택된 하나 사이에서 공유되기 때문에 발생한다. 전압 드룹 △V의 크기 또는 정도(extent)는, 메모리 셀 공급 커패시터 CM과 선택된 로컬 비트라인의 커패시턴스 CBL(즉, LWBL(518) 또는 LWBLB(520) 중하나의 커패시턴스) 사이의 비 또는 상대적인 용량 값들에 의존할 수도 있다. 선택된 로컬 비트라인의 커패시턴스 CBL이 별개의 컴포넌트로서 예시되지만, 실제로 비트라인의 커패시턴스(예를 들어, 비트라인을 따라 분포된 커패시턴스)를 표현함을 유의한다.
[0054] 이러한 전압 드룹 △V는, 커패시터 CM과 선택된 로컬 비트라인 사이에서 발생하는 전하 재분포로 인해 시간에 걸쳐 동적으로 변한다. 메모리 셀 공급 커패시터 CM으로부터의 전하의 초기 손실 이후에, 헤드 스위치 트랜지스터(530)는 손실된 전하의 일부를 메모리 셀 공급 커패시터 CM 상에 다시 채우고(replenish), 그에 의해, 메모리 코어 공급 전압 VddM 레벨이 너무 낮아지고 리텐션 이슈들을 야기하는 것을 방지한다. 메모리 코어 공급 전압 VddM의 전압 강하(△V)는, 커패시터 CM 및 선택된 로컬 비트라인의 커패시턴스 CBL의 상대 값들, 및 또한 트랜지스터 스위치들(536 및 540(또는 538)) 및 헤드 스위치 트랜지스터(530)의 사이즈에 의존한다.
[0055] 다음의 2개의 효과들, 즉, (a) 메모리 셀 공급 커패시터 CM과 선택된 로컬 비트라인 커패시턴스 CBL 사이의 전하 재분포로 인한 메모리 (비트) 셀 코어(514)에서의 감소된/낮아진 공급 전압 VddMlower, 및 (b) 동일한 값 VddMlower로 상승하는 로컬 비트라인들 LWBL(518) 또는 LWBLB 상의 공급 전압의 결합에 의해 기입능력이 개선된다. 일 예에서, VddMlower는 최대 전압 드룹 △V에서의 VddM을 지칭할 수도 있다. 셀 코어(514)에서의 감소된 메모리 코어 공급 전압 VddMlower는, 셀 코어 트랜지스터들(604 및 608)이 제 1 및 제 2 기입 트랜지스터들(508 및 510)과 비교하여 매우 약하게 턴 온되는 것을 야기하며, 이는, LWWL(516)을 통하여 전압 VddP에 의해 턴 온된다(여기서, VddP는 VddMlower보다 더 큼).
[0056] 기입 보조 메모리 회로에서 소모된 동적 전력은, VddM 레벨을 복원 및 지속시키기 위해 메모리 코어 헤드 스위치(530)에 의해 제공되는 전하를 제외하고는 전력 공급 Vdde로부터 소싱(source)되거나 접지로 싱킹(sink)되는 어떠한 여분의 전하도 존재하지 않기 때문에 매우 작다. 전하는 메모리 셀 공급 커패시터 CM과 선택된 로컬 비트라인 커패시턴스 사이에 간단히 재분포된다. 결과적으로, 본 명세서에 설명된 기입 보조 드라이버 회로는 작은 양의 전력 소산을 수반한다. 대조적으로, 기입 사이클 동안의 짧은 지속기간 동안 메모리 코어 전력 공급 전압을 감소시키기 위해 펄스형(pulsed) 입력을 수신하는 NMOS 또는 PMOS 스위치에 의존할 수도 있는 대안적인 기입 보조 드라이버 회로들은, 동적 전력 소모 및 타이밍 복잡도를 부가될 수도 있다.
[0057] 일 예에서, 메모리 비트 셀 회로(예를 들어, 비트 셀 회로(502)) 및 기입 보조 드라이버 회로(예를 들어, 로컬 기입 보조 드라이버 회로(522))를 포함하는 메모리 회로가 제공된다. 메모리 비트 셀 회로는, 비트 셀 코어를 형성하는 제 1 인버터 및 제 2 인버터, 로컬 기입 비트라인(LWBL) 및 로컬 기입 비트라인 바(LWBLB), 및 로컬 기입 워드라인(LWWL)을 포함할 수도 있다. 기입 보조 드라이버 회로는, 메모리 비트 셀 회로에 커플링되고, 대기 모드 또는 기입 모드에서 동작하도록 구성된다. 대기 모드 동작에서, 기입 보조 드라이버 회로는, 메모리 공급 전압 VddM을 제 1 및 제 2 인버터들에 제공한다. 기입 모드 동작에서, 기입 보조 드라이버 회로는, 낮아진 메모리 공급 전압 VddMlower를 제 1 및 제 2 인버터들 뿐만 아니라 로컬 기입 비트라인(LWBL) 및 로컬 기입 비트라인 바(LWblb) 중 적어도 하나에 제공하면서, 주변 공급 전압 VddP를 로컬 기입 워드라인(LWWL)에 제공하며, 여기서, VddP≥VddM>VddMlower이다. 대기 모드에서, 기입 보조 드라이버 회로 내의 글로벌 기입 비트라인들의 쌍(GWBL/GWBLB)이 주변 공급 전압 VddP로 사전-충전된다. 대기 모드에서, 기입 보조 드라이버 회로는, 로컬 기입 비트라인(LWBL) 및 로컬 기입 비트라인 바(LWBLB) 둘 모두를 접지로 방전시킨다.
[0058] 메모리 비트 셀 회로는, 비트 셀 코어에 커플링되는 제 1 기입 트랜지스터 및 제 2 기입 트랜지스터를 포함할 수도 있으며, 제 1 기입 트랜지스터는 로컬 기입 비트라인(LWBL) 및 로컬 기입 워드라인(LWWL)에 또한 커플링되고, 제 2 기입 트랜지스터는 로컬 기입 비트라인 바(LWBLB) 및 로컬 기입 워드라인(LWWL)에 또한 커플링된다.
[0059] 기입 보조 드라이버 회로는, 대기 모드가 적용되는지 또는 기입 모드가 적용는지에 의존하여 메모리 공급 전압 VddM 및 낮아진 메모리 공급 전압 VddMlower중 어느 하나를 선택적으로 제공하는 주변 헤드 스위치 트랜지스터(예를 들어, 주변 헤드 스위치 트랜지스터(528))와 별개인 메모리 코어 헤드 스위치(예를 들어, 코어 헤드 스위치 트랜지스터(530)), 및 기입-인에이블 스위치 트랜지스터(536) 및 로컬 기입 비트라인 스위치 트랜지스터(540 또는 538)의 결합을 포함할 수도 있다.
[0060] 도 8은, 메모리 비트 셀에 기입 보조를 제공하는 방법을 예시한다. 복수의 비트 셀들이 (예를 들어, 메모리 디바이스 내에) 제공되며, 여기서, 각각의 비트 셀은 복수의 워드라인들 중 하나 및 복수의 비트라인들 중 하나에 커플링되고, 특정한 비트라인 워드라인 결합의 선택은 복수의 비트 셀들 중 하나에 대한 액세스로 기능한다(802). 기입 보조 드라이버 회로는 제 1 비트 셀에 커플링되며, 기입 보조 드라이버 회로는, 소스 전압을 제 1 비트 셀의 코어 셀 및 제 1 비트 셀에 대한 적어도 하나의 로컬 기입 비트라인에 또한 제공한다(804). 기입 보조 드라이버 회로는, 제 1 동작 모드에서 제 1 공급 전압을 코어 셀에 제공하고, 제 2 동작 모드에서 제 2 공급 전압을 비트 셀 코어 및 적어도 하나의 로컬 기입 비트라인에 제공하도록 적응되거나 또는 구성될 수도 있으며, 여기서, 제 1 공급 전압은 제 2 공급 전압보다 더 크다(806). 제 2 동작 모드에서 제 3 공급 전압이 제 1 셀에 대한 적어도 하나의 로컬 기입 워드라인에 제공될 수도 있으며, 여기서, 제 3 공급 전압은 제 2 공급 전압보다 더 크다.
[0061] 도 9는 메모리 비트 셀에 대한 기입 보조 드라이버 회로를 동작시키는 방법을 예시한다. 기입 보조 드라이버 회로는, 메모리 비트 셀에 대한 기입 인에이블 신호의 발생을 확인한다(902). 글로벌 기입 인에이블 신호가 디스에이블링되는 경우, 제 1 공급 전압이 기입 보조 드라이버 회로로부터 비트 셀에 대한 셀 코어에 제공될 수도 있다(904). 글로벌 기입 인에이블 신호가 인에이블링되는 경우, 제 2 공급 전압이 기입 보조 드라이버 회로로부터 비트 셀에 대한 셀 코어에 제공될 수도 있으며, 여기서, 제 1 공급 전압은 제 2 공급 전압보다 더 크다(906). 또한, 글로벌 기입 인에이블 신호가 인에이블링되는 경우, 제 2 공급 전압이 기입 보조 드라이버 회로로부터 비트 셀에 대한 적어도 하나의 로컬 기입 비트라인에 제공될 수도 있다(908). 몇몇 예들에서, 제 2 동작 모드에서, 제 3 공급 전압이 제 1 셀에 대한 적어도 하나의 로컬 기입 워드라인에 제공될 수도 있으며, 여기서, 제 3 공급 전압은 제 2 공급 전압보다 크다.
[0062] 도 10은 복수의 비트 셀들(1004a-e, 1006-e, 및 1008a-e)을 포함하는 메모리 회로를 예시한다. 일 예에서, 기입 보조 드라이버 회로(예를 들어, 도 5의 기입 보조 드라이버 회로(522))는 워드라인 및/또는 비트라인을 따라 복수의 비트 셀들에 커플링될 수도 있다.
[0063] 다양한 구현들에서, 기입 보조 드라이버 회로는, 레지스터 파일 메모리 디바이스들, 휘발성 메모리 디바이스들, 및 메모리 셀들을 포함하는 다양한 타입들의 메모리 디바이스들에 대해 이용될 수도 있다. 일 예에서, 기입 보조 드라이버 회로는, 메모리 칩들, 반도체 디바이스들, 및/또는 칩 상의 프로세서, 프로세싱 회로 및/또는 시스템의 일부로 집적된 메모리의 일부일 수도 있다.
[0064] 도면들에 예시된 컴포넌트들, 단계들, 특성들 및/또는 기능들 중 하나 또는 그 초과는, 단일의 컴포넌트, 단계, 특성 또는 기능 내로 재-배열 및/또는 결합될 수도 있거나, 또는 수 개의 컴포넌트들, 단계들, 또는 기능들로 구현될 수도 있다. 또한, 부가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 본 명세서에 기재된 신규한 특성들로부터 벗어나지 않으면서 부가될 수도 있다. 도면들에 예시된 장치, 디바이스들, 및/또는 컴포넌트들은 도면들에 설명된 방법들, 특성들, 또는 단계들 중 하나 또는 그 초과를 수행하도록 구성될 수도 있다.
[0065] 또한, 실시예들은, 흐름차트(flowchart), 흐름도, 구조도, 또는 블록도로서 도시된 프로세스로서 설명될 수도 있음을 유의한다. 순서도가 순차적 프로세스로서 동작들을 설명할 수도 있도 있지만, 동작들 중 많은 동작들이 병행하여 또는 동시에 수행될 수 있다. 부가적으로, 동작들의 순서는 재배열될 수도 있다. 프로세스는, 프로세스의 동작들이 완료되는 경우 종결된다. 프로세스는, 방법, 함수, 절차, 서브루틴, 서브프로그램 등에 대응할 수도 있다. 프로세스가 함수에 대응하는 경우, 프로세스의 종결은 호출 함수(calling function) 또는 메인 함수에 대한 함수의 리턴에 대응한다.
[0066] 본 명세서에 기재된 예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들, 엘리먼트들, 및/또는 컴포넌트들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 컴포넌트, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다.
[0067] 본 명세서에 기재된 예들과 관련하여 설명된 방법들은, 단일 디바이스 내에 포함되거나 또는 다수의 디바이스들에 걸쳐 분산된 하드웨어로 직접 구현될 수도 있다. 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링될 수도 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다.
[0068] 당업자들은 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 둘 모두의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 이러한 하드웨어 및 소프트웨어의 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다.
[0069] 본 명세서에 설명된 본 발명의 다양한 특성들은 본 발명으로부터 벗어나지 않으면서 상이한 시스템들에서 구현될 수 있다. 전술한 실시예들은 단지 예들이며, 본 발명을 제한하는 것으로서 해석되지 않아야 함이 유의되어야 한다. 실시예들의 설명은 예시적인 것으로 의도되며, 청구항들의 범위를 제한하는 것으로 의도되지 않는다. 따라서, 본 교시들은 다양한 타입들의 장치들에 용이하게 적용될 수 있으며, 많은 대안들, 변형들, 및 변경들이 당업자에게 명백할 것이다.

Claims (24)

  1. 메모리 회로로서,
    비트 셀 코어(bit cell core), 로컬 기입 비트라인(local write bitline)(lwbl), 로컬 기입 비트라인 바(local write bitline bar)(lwblb), 및 로컬 기입 워드라인(local write wordline)(lwwl)을 포함하는 메모리 비트 셀 회로;
    상기 메모리 비트 셀 회로에 커플링되는 기입 보조 드라이버 회로(wirte assist driver circuit)를 포함하며,
    상기 기입 보조 드라이버 회로는,
    대기 모드 동작에서, 메모리 공급 전압 VddM을 상기 비트 셀 코어에 공급하고, 그리고
    기입 모드 동작에서, 낮아진(lowered) 메모리 공급 전압 VddMlower를 상기 비트 셀 코어, 및 상기 로컬 기입 비트라인(lwbl) 또는 상기 로컬 기입 비트 라인 바(lwblb) 중 선택된 하나에 공급
    하도록 구성되고,
    상기 VddM은 상기 VddMlower보다 더 큰, 메모리 회로.
  2. 제 1 항에 있어서,
    상기 비트 셀 코어는, 휘발성 메모리 비트 셀을 형성하기 위한 제 1 인버터 및 제 2 인버터를 포함하는, 메모리 회로.
  3. 제 1 항에 있어서,
    상기 기입 보조 드라이버 회로에 커플링되는 글로벌(global) 기입 비트라인들의 쌍(gwbl/gwblb)을 더 포함하며,
    상기 기입 보조 드라이버 회로는 추가로, 대기 모드 동작에 있는 경우, 상기 글로벌 기입 비트라인들의 쌍을 주변(periphery) 공급 전압 VddP로 사전-충전(pre-charge)하도록 구성되고,
    상기 VddP는 상기 VddMlower보다 더 큰, 메모리 회로.
  4. 제 3 항에 있어서,
    상기 기입 보조 드라이버 회로는,
    외부 소스 전압 Vdde 공급부에 커플링되는 소스, 및 상기 메모리 공급 전압 VddM을 제공하는 자신의 드레인을 갖는 메모리 코어 헤드 스위치 트랜지스터;
    상기 로컬 기입 비트라인(lwbl)에 커플링되는 자신의 소스, 접지에 커플링되는 자신의 드레인, 및 글로벌 기입 비트라인(gwbl)에 커플링되는 자신의 게이트를 갖는 제 1 스위치 트랜지스터;
    상기 로컬 기입 비트라인 바(lwblb)에 커플링되는 자신의 소스, 접지에 커플링되는 자신의 드레인, 및 글로벌 기입 비트라인 바에 커플링되는 자신의 게이트를 갖는 제 2 스위치 트랜지스터;
    상기 메모리 코어 헤드 스위치의 드레인에 커플링되는 자신의 소스를 갖는 제 3 스위치 트랜지스터 ― 상기 제 3 스위치 트랜지스터의 게이트는 기입 인에이블 신호(write enable signal)(WEN) 신호를 수신함 ―;
    상기 로컬 기입 비트라인(lwbl)에 커플링되는 자신의 드레인 및 상기 글로벌 기입 비트라인(gwbl)에 커플링되는 자신의 게이트를 갖는 제 4 스위치 트랜지스터; 및
    상기 로컬 기입 비트라인 바(lwblb)에 커플링되는 자신의 드레인, 상기 글로벌 기입 비트라인 바(gwblb)에 커플링되는 자신의 게이트를 갖는 제 5 스위치 트랜지스터를 포함하며,
    상기 제 5 스위치 트랜지스터의 소스는 상기 제 4 스위치 트랜지스터의 소스 및 상기 제 3 스위치 트랜지스터의 드레인에 커플링되는, 메모리 회로.
  5. 제 1 항에 있어서,
    상기 기입 보조 드라이버 회로는, 상기 대기 모드 동작에 있는 경우, 상기 로컬 기입 비트라인(lwbl) 및 상기 로컬 기입 비트라인 바(lwblb) 둘 모두를 접지로 방전시키도록 구성되는, 메모리 회로.
  6. 제 1 항에 있어서,
    상기 메모리 비트 셀 회로는, 상기 비트 셀 코어에 커플링되는 제 1 기입 트랜지스터 및 제 2 기입 트랜지스터를 포함하며,
    상기 제 1 기입 트랜지스터는 상기 로컬 기입 비트라인(lwbl) 및 상기 로컬 기입 워드라인(lwwl)에 또한 커플링되고, 상기 제 2 기입 트랜지스터는 상기 로컬 기입 비트라인 바(lwblb) 및 상기 로컬 기입 워드라인(lwwl)에 또한 커플링되는, 메모리 회로.
  7. 제 1 항에 있어서,
    상기 기입 보조 드라이버 회로는, 대기 모드가 적용되는지 또는 기입 모드가 적용되는지에 의존하여, 상기 메모리 공급 전압 VddM 및 상기 낮아진 메모리 공급 전압 VddMlower를 상기 비트 셀 코어에 제공하는 메모리 코어 헤드 스위치를 포함하는, 메모리 회로.
  8. 제 1 항에 있어서,
    상기 기입 보조 드라이버 회로는, 외부 소스 전압 Vdde에 커플링되는 소스 및 상기 메모리 공급 전압 VddM을 제공하는 자신의 드레인을 갖는 메모리 코어 헤드 스위치 트랜지스터를 포함하는, 메모리 회로.
  9. 제 8 항에 있어서,
    상기 비트 셀 코어 및 상기 메모리 코어 헤드 스위치 트랜지스터의 드레인에 커플링되는 제 1 단부를 갖는 메모리 셀 공급 커패시터 CM ― 상기 메모리 셀 공급 커패시터 CM의 제 2 단부는 접지에 커플링됨 ―; 및
    상기 로컬 기입 비트라인(lwbl) 및 상기 로컬 기입 비트라인 바(lwblb) 중 적어도 하나의 일부인 로컬 비트라인 커패시턴스 CBL을 더 포함하며,
    대기 모드로부터 기입 모드로 트랜지션(transition)할 시, 상기 메모리 셀 공급 커패시터 CM으로부터의 전하는 상기 로컬 비트라인 커패시턴스 CBL과 공유되는, 메모리 회로.
  10. 제 9 항에 있어서,
    상기 로컬 비트라인 커패시턴스 CBL에 대한 제 2 용량 값에 관한 상기 메모리 셀 공급 커패시터 CM에 대한 제 1 용량 값은, 대기 모드로부터 기입 모드로 트랜지션할 시 최대 전압 드룹(droop)을 초과하지 않게 달성되도록 선택되는, 메모리 회로.
  11. 제 8 항에 있어서,
    활성 모드에 있는 경우, 상기 메모리 코어 헤드 스위치 트랜지스터의 게이트는, 상기 메모리 공급 전압 VddM이 상기 메모리 비트 셀 회로에 공급되게 하는 슬립(sleep) 신호를 수신하는, 메모리 회로.
  12. 제 1 항에 있어서,
    상기 메모리 비트 셀 및 상기 기입 보조 드라이버 회로는 동일한 반도체 다이 상에 있는, 메모리 회로.
  13. 제 1 항에 있어서,
    상기 기입 보조 드라이버 회로는, 동일한 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb)에 커플링되는 복수의 부가적인 메모리 비트 셀 회로들에 커플링되는, 메모리 회로.
  14. 메모리 비트 셀들의 기입 보조를 위한 방법으로서,
    복수의 비트 셀들을 제공하는 단계 ― 각각의 비트 셀은 복수의 워드라인들 중 하나 및 복수의 비트라인들 중 하나에 커플링되고, 특정한 비트라인 및 워드라인 결합의 선택은 상기 복수의 비트 셀들 중 하나에 대한 액세스로 기능함 ―;
    기입 보조 드라이버 회로를 제 1 비트 셀에 커플링시키는 단계 ― 상기 기입 보조 드라이버 회로는, 소스 전압을 상기 제 1 비트 셀의 비트 셀 코어에 제공하고, 상기 제 1 비트 셀에 대한 적어도 하나의 로컬 기입 비트라인에 또한 커플링됨 ―; 및
    제 1 동작 모드에서 제 1 공급 전압 VddM을 상기 비트 셀 코어에 제공하고, 제 2 동작 모드에서 제 2 공급 전압 VddMlower를 상기 비트 셀 코어 및 적어도 하나의 로컬 기입 비트라인에 제공하도록 상기 기입 보조 드라이버 회로를 구성하는 단계를 포함하며,
    상기 제 1 공급 전압은 상기 제 2 공급 전압보다 더 큰, 메모리 비트 셀들의 기입 보조를 위한 방법.
  15. 제 14 항에 있어서,
    글로벌 기입 비트라인들의 쌍을 상기 기입 보조 드라이버 회로에 커플링시키는 단계를 더 포함하며,
    상기 기입 보조 드라이버 회로는 추가로, 대기 모드 동작에서, 상기 글로벌 비트라인들의 쌍을 주변 공급 전압 VddP로 사전-충전하도록 구성되고,
    상기 VddP는 상기 VddM보다 더 큰, 메모리 비트 셀들의 기입 보조를 위한 방법.
  16. 제 14 항에 있어서,
    상기 기입 보조 드라이버 회로는, 대기 모드 동작에 있는 경우, 상기 로컬 기입 비트라인 및 로컬 기입 비트라인 바 둘 모두를 접지로 방전시키도록 구성되는, 메모리 비트 셀들의 기입 보조를 위한 방법.
  17. 제 14 항에 있어서,
    상기 메모리 비트 셀 회로는, 상기 비트 셀 코어에 커플링되는 제 1 기입 트랜지스터 및 제 2 기입 트랜지스터를 포함하며,
    상기 제 1 기입 트랜지스터는 상기 로컬 기입 비트라인 및 로컬 기입 워드라인에 또한 커플링되고, 상기 제 2 기입 트랜지스터는 로컬 기입 비트라인 바 및 상기 로컬 기입 워드라인에 또한 커플링되는, 메모리 비트 셀들의 기입 보조를 위한 방법.
  18. 제 14 항에 있어서,
    상기 기입 보조 드라이버 회로는, 대기 모드가 적용되는지 또는 기입 모드가 적용되는지에 의존하여, 메모리 공급 전압 VddM 및 낮아진 메모리 공급 전압 VddMlower를 상기 비트 셀 코어에 제공하는 메모리 코어 헤드 스위치를 포함하는, 메모리 비트 셀들의 기입 보조를 위한 방법.
  19. 제 14 항에 있어서,
    메모리 셀 공급 커패시터 CM의 제 1 단부를 상기 비트 셀 코어 및 메모리 코어 헤드 스위치 트랜지스터의 드레인에 커플링시키는 단계를 더 포함하며,
    상기 메모리 셀 공급 커패시터 CM의 제 2 단부는 접지에 커플링되고, 그리고
    상기 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb) 중 적어도 하나는 로컬 비트라인 커패시턴스 CBL을 갖고,
    대기 모드로부터 기입 모드로 트랜지션할 시, 상기 메모리 셀 공급 커패시터 CM으로부터의 전하는 상기 로컬 비트라인 커패시턴스 CBL과 공유되는, 메모리 비트 셀들의 기입 보조를 위한 방법.
  20. 제 19 항에 있어서,
    상기 로컬 비트라인 커패시턴스 CBL에 대한 제 2 용량 값에 관한 상기 메모리 셀 공급 커패시터 CM에 대한 제 1 용량 값은, 대기 모드로부터 기입 모드로 트랜지션할 시 최대 전압 드룹을 초과하지 않게 달성되도록 선택되는, 메모리 비트 셀들의 기입 보조를 위한 방법.
  21. 제 14 항에 있어서,
    상기 기입 보조 드라이버 회로를 동일한 로컬 기입 비트라인(lwbl) 및 로컬 기입 비트라인 바(lwblb)에 커플링되는 복수의 부가적인 메모리 비트 셀 회로들에 커플링시키는 단계를 더 포함하는, 방법.
  22. 메모리 회로로서,
    복수의 비트 셀들을 제공하기 위한 수단 ― 각각의 비트 셀은 복수의 워드라인들 중 하나 및 복수의 비트라인들 중 하나에 커플링되고, 특정한 비트라인 및 워드라인 결합의 선택은 상기 복수의 비트 셀들 중 하나에 대한 액세스로 기능함 ―;
    제 1 동작 모드에서, 제 1 공급 전압 VddM을 제 1 비트 셀의 비트 셀 코어에 제공하기 위한 수단; 및
    제 2 동작 모드에서, 제 2 공급 전압 VddMlower를 상기 비트 셀 코어 및 상기 제 1 비트 셀에 대한 적어도 하나의 로컬 기입 비트라인에 제공하기 위한 수단을 포함하며,
    상기 제 1 공급 전압은 상기 제 2 공급전압보다 더 큰, 메모리 회로.
  23. 제 22 항에 있어서,
    메모리 셀 공급 커패시터 CM을 상기 비트 셀 코어로의 메모리 공급 전압 VddM에 제공하기 위한 수단;
    로컬 비트라인 커패시턴스 CBL을 로컬 기입 비트라인 및 로컬 기입 비트라인 바 중 적어도 하나에 제공하기 위한 수단; 및
    대기 모드로부터 기입 모드로 트랜지션할 시, 상기 메모리 셀 공급 커패시터 CM으로부터의 전하를 상기 로컬 비트라인 커패시턴스 CBL과 공유하기 위한 수단을 더 포함하는, 메모리 회로.
  24. 제 22 항에 있어서,
    로컬 비트라인 커패시턴스 CBL에 대한 제 2 용량 값에 관한 메모리 셀 공급 커패시터 CM에 대한 제 1 용량 값은, 대기 모드로부터 기입 모드로 트랜지션할 시 최대 전압 드룹을 초과하지 않게 달성되도록 선택되는, 메모리 회로.
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