CN101740096A - 半导体存储器件及半导体存储器件操作方法 - Google Patents

半导体存储器件及半导体存储器件操作方法 Download PDF

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Abstract

本发明提供了一种能够避免回写电流集中的破坏性读出半导体存储器件及半导体存储器件操作方法，在半导体存储器件中，在每一条位线(21)与每一个灵敏放大器(26)之间设置有开关电路(24)。在回写时，在错开的时间点接通开关电路。在读出时，接通开关电路以将存储单元数据读出到灵敏放大器而同时关断灵敏放大器，并且然后关断开关电路一次。在此之后，接通灵敏放大器以放大读出数据。随后，将开关电路分成组并再次接通，以将由灵敏放大器放大的数据回写到存储单元。开关电路被分成组以使其在回写期间在错开的时间点接通，从而避免回写电流集中在一个时段。

Description

半导体存储器件及半导体存储器件操作方法
技术领域
本发明涉及一种半导体存储器件。更具体地，本发明涉及一种需要在数据被读出之后回写数据的诸如动态随机存取存储器或铁电存储器的破坏性读出半导体存储器件。
背景技术
公知的半导体存储器当中所包括的是，一旦从存储单元中读出数据即丢失该存储单元中的数据的诸如动态随机存取存储器(DRAM)和铁电存储器的破坏性读出半导体存储器。在其中数据要在读出之后得以保留的情况下，此类型的半导体存储器需要在数据读出同时执行的回写(刷新)操作。
将DRAM作为示例来说明这些破坏性读出半导体存储器的读出操作。
图10是普通DRAM的框图。在图10中，128个存储单元1-1连接到一条字线3上，并且灵敏放大器26连接到每一条位线21的末端。利用使能信号SE使能灵敏放大器26。利用位线选择信号YSW，选择特定的位线，并且将从单元中读出并通过位线的灵敏放大器26放大的数据传播到局部I/O总线15，从而将该数据输入到数据放大器(DAMP)9。
存储单元数据的读出由图11中所示的灵敏放大器26来执行。每一个灵敏放大器26都具有与其相连的两条位线。从存储单元中读出的数据经由这两条位线中的一条输入，而用作基准电压的电压输入到另一条位线。灵敏放大器26放大从存储单元中读出的电压与基准电压之间的电势差，从而确立数据逻辑为“H”还是为“L”。
图12示出了操作时序图。在选择字线之后，灵敏放大器使能信号SE上升以使能灵敏放大器26，这之后放大数据。然后，利用位线选择信号YSW选择位线，并且将数据读出到外部。将数据读出到位线21导致存储单元1-1丢失了积聚的电荷，但该数据通过已利用灵敏放大器使能信号SE使能的灵敏放大器26得以放大，并且由灵敏放大器26放大后的数据经由位线21而被回写到从其读出该数据的原存储单元。因而，该存储单元能够在读出之后保持相同数据。电流消耗在灵敏放大器被使能之后达到峰值。
除了上述破坏性半导体存储器以外，一些半导体存储器需要同时读取多个位。在这样的半导体存储器中，由需要同时读取的位数所确定的多个灵敏放大器在同一时间操作。一条位线与一个灵敏放大器相连，因此，使很多个灵敏放大器同时操作意味着与操作的灵敏放大器一样多的位线同时被充电。这瞬时增加了电流消耗，并且引起了电压下降和电源噪声。
JP 2003-272390A(专利文献1)，通过将其中按页读取数据的存储器的单元分成多个组而构成多个灵敏放大器组，并且之后取代允许这些灵敏放大器组同时开始操作而将这些灵敏放大器组的操作开始时间错开，避免了由于灵敏放大器的同时操作而引起的电流消耗的瞬时增加。因而，灵敏放大器开始操作时记录的峰值电流得以降低。
JP 2007-157283A(专利文献2)公开了一种具有同步读出功能的半导体存储器件，其中，灵敏放大器被分成多个组，并且每一组都通过利用时钟信号制定灵敏放大器的操作时序而将其灵敏放大器的操作时序错开。因而，灵敏放大器被操作时记录的峰值电流得以降低。
如上面所提及的，破坏性读出半导体存储器需要在读出的同时执行回写。即使如上述专利文献1和2中那样，利用分成组的灵敏放大器，破坏性读出半导体存储器件执行读出，这些组中的灵敏放大器一开始操作也会同时产生用于数据读出的操作电流以及用于回写的位线充电电流。因此，峰值电流得不到充分降低。
发明内容
根据本发明的一个方面的半导体存储器件包括：多条字线；多条位线，其设置在与所述多条字线相交叉的方向上；多个存储单元，其布置成与在所述多条字线与所述多条位线之间的交叉点相对应的矩阵图案；多个灵敏放大器，其与所述多条位线一对一地相关联；多个开关电路，每一个开关电路属于第一至第n(n为大于或等于2的整数)组中的一个，并且与所述多条位线以及所述多个灵敏放大器一对一地相关联，每一个开关电路在接通时使与其相关联的位线和灵敏放大器彼此相连；以及时序控制部件，其用于至少控制开关电路和灵敏放大器的时序，其中，在从存储单元中读出储存数据时，所述时序控制部件执行下述控制，在所述控制中，在使所述多个开关电路接通给定时间段的同时禁用所述多个灵敏放大器，关断所述多个开关电路且然后使能所述多个灵敏放大器，并且，当从相关的灵敏放大器被使能起流逝给定时间段时，按给定时间间隔，逐组顺次接通属于所述第一至第n组的开关电路。
此外，根据本发明另一方面的半导体存储器件的操作方法，其中，所述半导体存储器件包括：多条字线；多条位线，其设置在与所述多条字线相交叉的方向上；多个存储单元，其布置成与在所述多条字线与所述多条位线之间的交叉点相对应的矩阵图案；多个灵敏放大器，其与所述多条位线一对一地相关联；以及多个开关电路，其在接通时使所述多条位线和所述多个灵敏放大器彼此相连，所述方法包括：在使所述多个开关电路接通给定时间段的同时禁用所述多个灵敏放大器；关断所述多个开关电路，并且然后使能所述多个灵敏放大器；以及当自所述灵敏放大器被使能起流逝给定时间段时，将所述多个开关电路分成多个组，以便按给定时间间隔，逐组顺次接通所述开关电路。
根据本发明，使能灵敏放大器，并且同时关断设置在位线与该灵敏放大器之间的开关电路，这意味着灵敏放大器能够在没有充电电流流入位线的情况下放大从该位线读出的数据。而且，对每一组分离地执行用于回写的位线充电。据此，数据读出电流的峰值与逐组位线充电电流的峰值得以分散，结果，降低了读出时的峰值电流。
附图说明
在附图中：
图1是示出了根据本发明的第一实施例的半导体存储器件的整体的框图；
图2是示出了根据本发明的第一实施例的半导体存储器件的主要部分的框图；
图3是根据本发明的第一实施例的半导体存储器件的时序图；
图4是根据本发明的第二实施例的半导体存储器件的时序图；
图5是根据本发明的第三实施例的半导体存储器件的时序图；
图6是根据本发明的第三实施例的半导体存储器件的开关控制电路的框图；
图7是示出了根据本发明的第四实施例的半导体存储器件的整体的框图；
图8是示出了根据本发明的第四实施例的半导体存储器件的主要部分的框图；
图9是示出了根据本发明的第四实施例的半导体存储器件的时序图；
图10是传统半导体存储器件的框图；
图11是示出了传统半导体存储器件的主要部分的框图；以及
图12是传统半导体存储器件的时序图。
具体实施方式
描述本发明的实施方式，必要时参照附图。
根据本发明的实施方式的半导体存储器件例如如图1、2、7和8中所示包括：多条字线3、多条位线21、多个存储单元1-1、多个灵敏放大器26、多个开关电路24和时序控制部件(包括5或55和8)。多条位线21在与多条字线3相交叉的方向上延伸。多个存储单元1-1被布置成与在多条字线3与多条位线21之间的交叉点相对应的矩阵图案。多个灵敏放大器26与多条位线21一对一地相关联。多个开关电路24的每一个属于第一至第n(n为大于或等于2的整数)组TSW(这里，为TSW1、TSW2、TSW3和TSW4)中的一个。多个开关电路24与多条位线21以及与多个灵敏放大器26一对一地相关联。接通时，每一个开关电路24使与其相关联的位线21和灵敏放大器26彼此相连。时序控制部件(包括5或55和8)至少控制开关电路24和灵敏放大器26的时序。在从存储单元1-1中读出储存数据时，时序控制部件(包括5或55和8)执行下述控制，其中，在多个开关电路24接通给定时间段(图3至5以及图9中的t0至t1)时，禁用多个灵敏放大器26；接着关断多个开关电路24且然后使能多个灵敏放大器26(图3至5以及图9中的SE的上升沿)；并且，当自相关灵敏放大器26被使能起流逝给定时间段时，按给定时间间隔逐组顺次接通属于第一至第n组的开关电路24(图3至5以及图9中的Tg1至Tg4的第二上升沿)。
在上述结构中，在开关电路24接通足够长而将位线电势传送到灵敏放大器26的同时禁用灵敏放大器26，然后通过关断开关电路24来使能灵敏放大器26。因此，当由灵敏放大器26所放大的数据被读出到外部时，在位线21中没有充电电流流动。这降低了灵敏放大器26开始放大以读出数据时所记录的峰值电流，另外，加速了数据放大和数据读出。这也使得能够在使能灵敏放大器26之后通过逐组地接通开关电路24来回写位线21，并且读出操作中的峰值电流下降。另外，可以以防止用于逐组回写的回写电流集中在一个时段的方式，按时间间隔来接通开关电路24，从而降低峰值电流。
此外，根据本发明的实施方式的半导体存储器件可以执行下述控制，其中，例如，大致如图6的框图以及图5的时序图中所示，当自灵敏放大器26被使能起流逝给定时间段时，按给定时间间隔逐组地顺次接通属于第一至第n组的开关电路24，并且，当自属于最后一组TSW4的开关电路被接通(图5中的t7)起流逝给定时间段时，关断属于第一至第n组的开关电路24(图5中的Tg1至Tg4的第二下降沿)。
当在灵敏放大器26放大数据之后接通开关电路24时，对位线21充电的电流达到峰值。据此，尽管在同一时间关断开关电路24，也可以通过在组之间改变接通开关电路24的时间来降低峰值电流。
根据本发明的实施方式的半导体存储器件可执行下述控制，其中，例如，如图1和9的时序图中所示，在按给定时间间隔逐组地顺次接通属于第一至第n组的开关电路时，在下一组开关电路接通之前，关断前一组开关电路，从而防止了一组开关电路接通的时段与另一组开关电路接通的时段重叠。
在根据本发明的实施方式的半导体存储器件中，例如，如图7和8的框图以及图9的时序图中所示，多个灵敏放大器26中的每一个属于第一至第n组(6-1、6-2、6-3和6-4)中的一组，其中，所述组和与所述灵敏放大器26相关联的开关电路24的开关电路组(TSW1、TSW2、TSW3和TSW4)相对应，并且时序控制部件(8、55)可执行下述控制，其中，在多个开关电路24被关断(图9中的时间点t1)之后，按给定时间间隔(图9中的时间点t2、t4、t6和t8)逐组(6-1、6-2、6-3和6-4)地顺次使能灵敏放大器，并且，当自一组灵敏放大器被使能(图9中的时间点t2、t4、t6和t8)起流逝给定时间段时，相对应的一组开关电路24被接通(图9中的时间点t3、t5、t7和t9)。
这样，不仅位线充电电流的峰值，而且由单元数据读出自身所引起的峰值电流也可以被分散在这些组当中。因而，峰值电流得以降低得更多。
此外，在根据本发明的实施方式的半导体存储器件中，在按给定时间间隔逐组地顺次使能灵敏放大器时，时序控制部件可关闭属于其灵敏放大器之前被使能的组中的开关电路和灵敏放大器，且然后使能下一组的灵敏放大器。
利用该结构，可以避免一组的读出电流与另一组的读出电流之间的重叠。因而，读出操作时的峰值电流得以降低得更多。
根据本发明的实施方式的半导体存储器件例如可包括如图2和8的框图中所示的动态随机存取存储器。
在根据本发明的实施方式的半导体存储器件中，例如，如图1、6和7的框图中所示，时序控制部件包括：时序控制器8和开关控制电路(图1的5或者图7的55)，所述时序控制器8产生灵敏放大器使能信号SE和开关控制脉冲11，其中，所述灵敏放大器使能信号SE控制灵敏放大器26的使能/禁用状态，所述开关控制脉冲11用作开关电路24的接通/关断的基准；所述开关控制电路(5、55)基于灵敏放大器使能信号SE和开关控制脉冲11逐组地控制多个开关电路的接通/关断。
此外，根据本发明的实施方式的半导体存储器件的操作方法例如如图1、2、7和8的框图以及图3至5的时序图中所示包括下述半导体存储器件的操作方法，所述半导体存储器件包括：多条字线3；多条位线21，其设置在与多条字线3相交叉的方向上；多个存储单元1-1，其布置成与在多条字线3与多条位线21之间的交叉点相对应的矩阵图案；多个灵敏放大器26，其与多条位线21一对一地相关联；多个开关电路24，接通时，所述多个开关电路24使与其相关联的多条位线21和多个灵敏放大器26彼此相连。所述方法包括：在使多个开关电路24接通给定时间段(图3至5以及图9中的t0至t1)的同时禁用多个灵敏放大器26；关断多个开关电路24，且然后使能多个灵敏放大器26(图3至5以及图9中的SE的上升沿)；并且，当自灵敏放大器26被使能起流逝给定时间段时，将多个开关电路分成多个组，以便按给定时间间隔逐组地顺次接通开关电路(图3至5以及图9中的Tg1至Tg4的第二上升沿)。
根据上述操作方法，可以高速读出数据而同时实现电流分散以阻止在读出期间的电流集中。
此外，在根据本发明的实施方式的半导体存储器件的操作方法中，所述半导体存储器件可包括破坏性读出半导体存储器件，并且所述操作可包括读出操作和伴随读出操作的数据回写操作。
即，在其中一旦将数据从存储单元中读出该存储单元中的数据即被破坏的诸如DRAM的破坏性读出存储单元中，为了在读出之后保留存储单元中的数据，必须进行诸如刷新的回写处理。在上述根据本发明的实施方式中，首先，禁用灵敏放大器并且接通设置在位线与灵敏放大器之间的开关电路，以将位线电荷传送到灵敏放大器，然后，关断开关电路一次以将灵敏放大器与位线断开，并且然后使能灵敏放大器。这防止了位线在由灵敏放大器执行的放大和读出操作期间成为负担，因而实现了高速放大和读出操作。此外，随后将位线分成组，以对其进行充电，从而逐组回写存储单元。这导致伴随着由灵敏放大器执行的放大和读出操作的电流以及用于逐组回写而对位线充电的电流在分散的时间点流动。另外，回写处理可以与将已读出到灵敏放大器中的数据输出到外部的处理并行执行。因此，分时执行回写并未延长半导体存储器件的存取时间等。
下面，参照附图基于实施例给出本发明的详细说明。
第一实施例
图1是示出了根据本发明的第一实施例的半导体存储器件的整体的框图。图1仅示出了一个存储单元1-1而省略了其他存储单元。然而，在图1中，大量字线3在存储单元阵列1的横向方向上自行译码器2延伸，并且大量位线21在与大量字线3相交叉的纵向方向上延伸。存储单元1-1被置于大量字线3与大量位线21之间的每一个交叉点处。存储单元1-1是在电容器中积聚电荷的动态随机存取存储器。开关电路组TSW1、TSW2、TSW3和TSW4被置于存储单元阵列1(下面)的位线方向上，并且包含与位线21的数目相匹配的大量开关电路。存储单元阵列1经由开关电路组TSW1至TSW4而与灵敏放大器部件6相连。
灵敏放大器部件6还与列译码器7相连，该列译码器7经由局部I/O总线15而与数据放大器9相连。列译码器7接收由灵敏放大器部件6放大的数据的列地址(未示出)和列选择信号13，以将要输出到外部的数据发送给数据放大器9。
时序控制器8是将操作时序分给整个半导体存储器件的电路块。时序控制器8输出字线选择信号12到行译码器2、输出灵敏放大器使能信号SE到灵敏放大器部件6、输出灵敏放大器使能信号SE和开关控制脉冲11到开关控制电路5、输出列选择信号13到列译码器7、以及输出数据放大器使能信号14到数据放大器9。
开关控制电路5从时序控制器8接收灵敏放大器使能信号SE和开关控制脉冲11，以分别输出控制开关电路组TSW1、TSW2、TSW3和TSW4的开关电路控制信号Tg1、Tg2、Tg3和Tg4。图1中省略了与数据写入相关的电路块。
接下来，图2是示出了图1中所示的一些元件的细节的框图，具体而言，示出了部分行译码器2、部分存储单元阵列1、开关电路组TSW1、TSW2、TSW3和TSW4以及灵敏放大器部件6的细节。图2中，字线驱动器电路22被设置在用于每一条字线的行译码器2的输出部分上。在存储单元阵列1当中，图2仅示出了一条字线3、一些位线21以及与该字线3和所述位线21相连的存储单元1-1。实际上，每条字线3连有128个存储单元1-1(包括图2中省略的)，并且从最靠近字线驱动器电路22的一条开始用MC1至MC128表示。
128个存储单元MC1至MC128分别与128条位线B 1至B 128相连。这128条位线被分成32个位线组，并且位线B1至B32每一条与开关电路组TSW1中的与其相关联的开关电路24的一端相连。同样，位线B33至B64与开关电路组TSW2中的开关电路24相连，位线B65至B96与开关电路组TSW3中的开关电路24相连，并且位线B97至B128与开关电路组TSW4中的开关电路24相连。不同的开关电路控制信号Tg1、Tg2、Tg3和Tg4分别与开关电路组TSW1中的开关电路24、TSW2中的开关电路24、TSW3中的开关电路24和TSW4中的开关电路24相连。
位线B1至B128还经由与其相关联的开关电路24而与构成灵敏放大器部件6的128个灵敏放大器SA1至SA128相连。灵敏放大器SA1至SA128共用的灵敏放大器使能信号SE与灵敏放大器SA1至SA128相连。灵敏放大器SA1至SA128在灵敏放大器使能信号SE处于高电平时全部被使能，而在灵敏放大器使能信号SE处于低电平时停止操作。
接下来，参照作为第一实施例的操作时序图的图3来说明第一实施例中的半导体存储器件的操作。图3示出了所选字线的电压波形、开关电路组TSW1至TSW4的开关电路控制信号Tg1至Tg4、灵敏放大器使能信号SE、以及使灵敏放大器SA1至SA128与列译码器7彼此相连的总线I/O1至I/O128。图3还示出了读出和回写存储单元数据时所消耗的电流的波形。
在由行译码器2选择的字线从低电平上升到高电平之后，开关电路控制信号Tg1至Tg4在时间点t0至t1达到高电平，以接通开关电路组TSW1、TSW2、TSW3和TSW4中的所有开关电路24。利用接通的开关电路24，将位线的电势从存储单元阵列1传送到灵敏放大器。然而，此时，灵敏放大器使能信号SE处于低电平，并且灵敏放大器未被使能。因此，电路中没有大电流流动。从时间点t0到时间点t1的时间长度足够长以将从存储单元中读出的位线电势完全传送到灵敏放大器。如果从时间点t0到时间点t1的时间长度不够长，从存储单元中读出的位线电势则不能正确地传送到灵敏放大器。在时间点t1，关断开关电路24一次以将灵敏放大器SA1至SA128从位线B1至B128断开。在关断开关电路24之后，从位线读出的数据与基准电势之间的微小的电势差仍然保持在灵敏放大器SA1至SA128中。
在时间点t2，灵敏放大器使能信号SE从低电平上升到高电平，以将128个灵敏放大器SA1至SA128从禁用状态改变到使能状态。于是，灵敏放大器将从位线读出的电势与基准电势进行比较，并开始放大操作。自时间点t3起，由灵敏放大器SA1至SA128放大的电势差开始被传送到使灵敏放大器SA1至SA128与列译码器7彼此相连的总线I/O1至I/O128，以对I/O1至I/O128充电/放电。用于灵敏放大器SA1至SA128中的放大操作以及用于I/O1至I/O128的充电/放电的电流在时间点t3之后的一时间点达到峰值。然而，因为开关电路组TSW1、TSW2、TSW3和TSW4的任意一个中的开关电路都被关断，所以在此阶段在位线B1至B128中没有电流流动。因而，峰值电流得以降低。另外，位线B1至B128并未加重灵敏放大器的负担，这意味着能够高速驱动总线I/O1至I/O128以将数据高速读出到数据放大器9。
在时间点4，用于开关电路组TSW1的开关电路控制信号Tg1从低电平上升到高电平，以将开关电路组TSW1中的开关电路24从关断切换到接通。然后，由灵敏放大器SA1至SA32放大的数据经由位线B1至B32而回写到存储单元1-1，从而恢复存储单元中由于读出而已丢失的电荷。
在通过在t2由灵敏放大器使能信号SE的上升沿所发动的由灵敏放大器的放大操作对I/O1至I/O128的充电/放电稳定，并且在t3开始的读出后立即记录的峰值电流下降之后，执行t4的回写。如果从时间点t2到时间点t4的时间长度太短，则由于灵敏放大器的放大操作而引起的电流峰值与位线充电电流的峰值彼此重叠，这不是所期望的。位线B1至位线32的充电从时间点t4开始，因此，在时间点t4之后立即就有峰值电流流动。然而，如上面所提及的，该峰值电流并未与在时间点t3之后的一时间点的峰值电流重叠，其中，在所述时间点t3之后的一时间点处用于灵敏放大器的放大操作以及用于将数据读出到外部的电流达到峰值。
在时间点t5，开关电路控制信号Tg1从高电平下降到低电平，而开关电路控制信号Tg2从低电平上升到高电平。换言之，在时间点t5完成对位线B1至B32的回写，并且自时间点t5起开始对位线B33至B64的回写。在时间点t5开始对位线B33至B64的回写之后，用于对位线B33至B64充电的电流即刻达到峰值。然而，对位线B33至B64充电的电流达到峰值时的时间点并未与用于对位线B1至B32充电的电流的峰值重叠。设置时间点t4与时间点t5之间的时间间隔，使得峰值电流彼此不重叠。
同样，在时间点t6，开关电路控制信号Tg2从高电平下降到低电平，以关断开关电路组TSW2中的每一个开关电路，并且使位线B33至B64从与其相关联的灵敏放大器SA32至SA64断开，同时，开关电路控制信号Tg3从低电平上升到高电平，以接通开关电路组TSW3中的每一个开关电路，并且将位线B65至B96连接到与其相关联的灵敏放大器SA65至SA96，从而开始对位线B65至B96的充电。
此外，在时间点t7，开关电路控制信号Tg3从高电平下降到低电平，以关断开关电路组TSW3中的每一个开关电路，并且使位线B65至B96从与其相关联的灵敏放大器SA65至SA96断开，同时，开关电路控制信号Tg4从低电平上升到高电平，以接通开关电路组TSW4中的每一个开关电路，并且将位线B97至B128连接到与其相关联的灵敏放大器SA97至SA128，从而开始对位线B97至B128的充电。
最后，在时间点t8，开关电路控制信号Tg4从高电平下降到低电平，以关断开关电路组TSW4中的每一个开关电路，并且使位线B97至B128从与其相关联的灵敏放大器SA97至SA128断开。
通过上述过程，通过将在其中用于在灵敏放大器中放大数据和用于将该数据读出到外部而流动的电流达到峰值的时序与在其中用于逐组对存储单元数据进行回写而流动的电流达到峰值的时序错开，能够在半导体存储器件的数据读出操作以及数据回写操作中降低峰值电流。利用以此方式分散的电流峰值，能够降低峰值电流。通过在时间点t2使能灵敏放大器SA并且在时间点t3开始数据读出，从灵敏放大器SA中读出数据。据此，推后(push back)回写时序不会影响数据读出速度。
第二实施例
接下来，说明本发明的第二实施例。第二实施例是上述第一实施例的修改例，其改变了第一实施例中的用于开关电路组TSW1、TSW2、TSW3和TSW4的开关电路控制信号Tg1、Tg2、Tg3和Tg4的时序。第二实施例具有与表示第一实施例的图1和2的框图中的电路结构基本相同的电路结构。不同之处在于，在第二实施例中，从图1中的开关控制电路5输出的开关电路控制信号Tg1、Tg2、Tg3和Tg4的操作时序稍微与第一实施例中的不同。
图4是根据第二实施例的半导体存储器件的操作时序图。与第一实施例的操作时序图图3相比较，从字线首先上升的时间到时间点t4为止，图4中的半导体存储器件的操作与图3中的相同。自时间点t4起，图4中的操作稍微不用于图3中的操作。在图3中，在下一组开关电路24接通之前关断前一组开关电路24，使得不同组开关电路24不会同时接通。另一方面，在图4中，例如，开关电路组TSW1的开关电路24和开关电路组TSW2的开关电路24在时间点t5同时接通，此处，开关电路控制信号Tg2变成高电平而开关电路控制信号Tg1维持高电平。然而，在开关电路控制信号Tg2上升到高电平的时间点t5与开关电路控制信号Tg1上升到高电平的时间点t4之间的时间间隔足够宽，以避免峰值电流流动的时段重叠。因此，峰值电流得以降低。开关电路控制信号Tg3上升的时间点与开关电路控制信号Tg4上升的时间点之间的时间间隔同样被设置得足够宽。
此外，根据本发明的第二实施例，一组中的开关电路在对另一组的位线开始充电之后不立刻被关断，同时，错开峰值电流避免重叠。因而，位线充电能够继续，并且使峰值电流错开比第一实施例中的时间长度短的时间长度。结果，字线激活的整个时间长度得以缩短，并且电流消耗得以减少得更多。第二实施例中的用于读出的使能灵敏放大器的时序与第一实施例中的相同，因此，读出速度与第一实施例中的相同。
第三实施例
图5是作为第一实施例的另一修改示例的第三实施例的时序图。除了从开关控制电路5输出的开关电路控制信号Tg1、Tg2、Tg3和Tg4的操作时序以外，图5中的操作时序与第一实施例中的相同。据此，作为第一实施例的框图的图1和2可以照原样应用于第三实施例。与图3相比较，到时间点t4为止，图5中的半导体存储器件的操作与图3中的相同。但是，在图3中，自时间点t4起，之前接通的组的开关电路在下一组开关电路接通之前被关断，每一组开关电路接通的时间段在第三实施例中被延长到字线下降的时间。因为直到字线下降为止开关电路都保持接通，并且直到字线下降为止灵敏放大器都保持驱动它们各自对应的位线，所以第三实施例较之于第一和第二实施例具有不易受噪声等影响的优点。
图6是示出了根据第三实施例的开关控制电路5的结构示例的框图。图6中的开关控制电路接收开关控制脉冲11和灵敏放大器使能信号SE以产生开关电路控制信号Tg1、Tg2、Tg3和Tg4，其中，开关控制脉冲11由脉冲产生电路31产生并且用作基准。脉冲产生电路31是图1中的时序控制器8的功能的部分。当去激活灵敏放大器使能信号SE时，传输门T2至T4截止，据此，信号Tg1至Tg4具有与开关控制脉冲11同步的时序脉冲。另一方面，当激活灵敏放大器使能信号SE时，传输门T2至T4导通，并且信号Tg2至Tg4在由延迟电路40至42的延迟时间长度所确定的时间点上升。信号Tg2至Tg4在与开关控制脉冲11下降基本相同的时间下降。
第四实施例
图7是示出了根据本发明的第四实施例的半导体存储器件的整体的框图。与作为整体示出了第一实施例的半导体存储器件的框图的图1相比较，图7中的灵敏放大器部件6被分成与开关电路组TSW1至TSW4相对应的四组6-1、6-2、6-3和6-4。此外，灵敏放大器部件6和时序控制器8被布线成使得不同的灵敏放大器使能信号SE1至SE4与不同的灵敏放大器组6-1、6-2、6-3和6-4相连。逐组的灵敏放大器使能信号还与开关控制电路55相连，其中，所述开关控制电路55从开关控制脉冲11以及逐组的灵敏放大器使能信号产生逐组的开关电路控制信号。图7中的其余结构与图1中的基本相同。在第四实施例中，具有与第一实施例中的结构和功能基本相同的结构和功能的块用相同的附图标记表示，并且省略对它们的说明。
图8是示出了图7中与灵敏放大器26和开关电路24相关的一部分结构的框图。除了不同的灵敏放大器使能信号(SE1至SE4)与灵敏放大器SA1至SA128的不同组相连以外，图8与示出了第一实施例的图2相同。
图9是第四实施例的操作时序图。图9与作为第一实施例的时序图的图3的不同之处在于，灵敏放大器是逐组地使能的。在第四实施例中，除了回写操作以外，读出操作也是在错开的时间点逐组执行的。因此，与第一至第三实施例相比，第四实施例中的峰值电流得以降低得更多。
每组所包含的开关电路数、同时读取的单元数、以及灵敏放大器数可以被确定成适合于产品的规格。在上述实施例中开关电路被分成四组，但本发明并不仅限于此。尽管增加组数意味着更多版图限制，但其使峰值电流降低得更多并且导致低功耗。例如，可以由将要被同时读取的连接在一条字线上的单元的多少，以及包括存取速度和功耗的产品规格来确定将要采用什么结构。
本发明的半导体存储器件可以是连同其他功能宏块一起形成在单片半导体衬底上作为系统LSI的一部分功能的存储器。
在上文中，已经通过实施例描述了本发明。然而，本发明并不仅限于上述实施例中的结构，而是包括在本发明的范围之内的可以由本领域技术人员做出的变化和修改。

Claims (9)

1.一种半导体存储器件，包括：
多条字线；
多条位线，所述多条位线设置在与所述多条字线相交叉的方向上；
多个存储单元，所述多个存储单元布置成与在所述多条字线与所述多条位线之间的交叉点相对应的矩阵图案；
多个灵敏放大器，所述多个灵敏放大器与所述多条位线一对一地相关联；
多个开关电路，所述多个开关电路中的每一个属于第一至第n组中的一个，并且与所述多条位线和所述多个灵敏放大器一对一地相关联，每一个开关电路在接通时使与其相关联的位线和灵敏放大器彼此相连，其中n为大于或等于2的整数；以及
时序控制部件，所述时序控制部件用于至少控制所述开关电路和所述灵敏放大器的时序，在从所述存储单元中读出储存数据时，所述时序控制部件执行下述控制：使所述多个开关电路接通给定时间段的同时，禁用所述多个灵敏放大器；关断所述多个开关电路，并且然后使能所述多个灵敏放大器；并且，当自相关的灵敏放大器被使能起流逝给定时间段时，按给定时间间隔逐组地顺次接通属于所述第一至第n组的所述开关电路。
2.根据权利要求1所述的半导体存储器件，其中，所述时序控制部件执行下述控制：当自所述灵敏放大器被使能起流逝给定时间段时，按给定时间间隔逐组地顺次接通属于所述第一至第n组的所述开关电路，并且当自属于最后一组的所述开关电路被接通起流逝给定时间段时，关断属于所述第一至第n组的所述开关电路。
3.根据权利要求1所述的半导体存储器件，其中，在按给定时间间隔逐组地顺次接通属于所述第一至第n组的所述开关电路时，所述时序控制部件执行下述控制：前一组的所述开关电路在下一组的所述开关电路接通之前被关断，使得防止一组的所述开关电路接通的时段与另一组的所述开关电路接通的时段重叠。
4.根据权利要求1所述的半导体存储器件，
其中，所述多个灵敏放大器中的每一个属于所述第一至第n组中与和所述灵敏放大器相关联的开关电路的开关电路组相对应的组，并且
其中，所述时序控制部件执行下述控制：在关断所述多个开关电路之后，按给定时间间隔逐组地顺次使能所述灵敏放大器，并且，当自一组的所述灵敏放大器被使能起流逝给定时间段时，接通相对应组的所述开关电路。
5.根据权利要求4所述的半导体存储器件，其中，在按给定时间间隔逐组地顺次使能所述灵敏放大器组时，所述时序控制部件关断属于其灵敏放大器之前被使能的组的所述灵敏放大器和开关电路，并且然后使能下一组的所述灵敏放大器。
6.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件包括动态随机存取存储器。
7.根据权利要求1所述的半导体存储器件，
其中，所述时序控制部件包括时序控制器和开关控制电路，
其中，所述时序控制器产生灵敏放大器使能信号和开关控制脉冲，所述灵敏放大器使能信号控制所述灵敏放大器的使能/禁用状态，并且所述开关控制脉冲用作所述开关电路的接通/关断的基准，并且
其中，所述开关控制电路基于所述灵敏放大器使能信号和所述开关控制脉冲来逐组地控制所述多个开关电路的接通/关断。
8.一种半导体存储器件的操作方法，所述半导体存储器件包括：多条字线；多条位线，所述多条位线设置在与所述多条字线相交叉的方向上；多个存储单元，所述多个存储单元布置成与在所述多条字线与所述多条位线之间的交叉点相对应的矩阵图案；多个灵敏放大器，所述多个灵敏放大器与所述多条位线一对一地相关联；以及多个开关电路，所述多个开关电路在接通时使所述多条位线和所述多个灵敏放大器彼此相连，
所述方法包括：
在接通所述多个开关电路给定时间段的同时禁用所述多个灵敏放大器；
关断所述多个开关电路，并且然后使能所述多个灵敏放大器；以及
当自所述灵敏放大器被使能起流逝给定时间段时，将所述多个开关电路分成多个组，使得按给定时间间隔逐组地顺次接通所述开关电路。
9.根据权利要求8所述的半导体存储器件的操作方法，
其中，所述半导体存储器件包括破坏性读出半导体存储器件，并且
其中，所述操作包括读出操作以及伴随所述读出操作的数据回写操作。
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