CN107346959A - 一种针对输出工作点进行失调电压校正的运算放大器 - Google Patents
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Abstract
一种针对输出工作点进行失调电压校正的运算放大器，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；本发明的校正失调的过程分为粗调和细调，以并联晶体管的方式进行粗调，以串联晶体管的方式进行细调，提高了校正的精度。
Description
技术领域
本发明属于CMOS工艺集成电路领域，具体涉及一种针对输出工作点进行失调电压校正的运算放大器。
背景技术
在运算放大器的制造过程中，由于CMOS制造工艺的不确定性以及封装过程中机械的压力，所制备的运算放大器不可避免的存在着一定的失调电压。致使放大器在正常工作时，其输出总会叠加一个不期望的误差，不可避免的对整个的电路性能尤其是精度造成了一定的影响，尤其是在直流小信号和高精度的应用场合中。目前有很多技术能够减小或校正该失调电压。诸如采用尺寸较大的晶体管、自校零和斩波技术等。在校正的过程中，需要在输入端加入一个用来确定运放工作点的共模电压，通过判断运放的输出来进行校正。对于不同的工作点来说，其失调电压也不同。而运算放大器在闭环工作情况下，其输出端工作点电压由系统环路确定，往往与用户所需要的工作点不同。因此当输出端的工作电压变化后，会对所校正的精度产生一定的影响。
正因为此，如何提供一种方法，针对运算放大器在不同的应用场合，得到最佳的失调校正，是本领域技术人员目前需要解决的问题。
发明内容
本发明的目的在于提供一种针对输出工作点进行失调电压校正的运算放大器，解决用户所需工作点进行失调电压校准时精度差的问题。
为实现上述目的，本发明采用以下技术方案：
一种针对输出工作点进行失调电压校正的运算放大器，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；
校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关。控制校正逻辑的信号有时钟信号clk和复位信号。时钟信号clk为同步电路的时钟。复位信号在电路刚启动时将四位递增计数器和七位移位寄存器的值进行复位，使a0、a1、a2、a3初始时都输出低电平，b0、b1、b2、b3、b4、b5、b6初始时都输出高电平。
进一步的，所述运算放大器模块为可编程的运算放大器，其电流镜负载中的源头并联了四组MOS管组，每组MOS管组由一个MOS管或若干串联的MOS管与一开关串联而成，通过控制该MOS管组开关的导通状态，调整电流镜负载中源头的等效宽长比。
进一步的，运算放大器模块包括NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、PMOS晶体管MP101、PMOS晶体管MP102、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关a101、开关a102、开关a103、开关a104、开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6和电容C101；运算放大器模块的同相输入端经开关k103与PMOS晶体管MP102的栅极相连，反相输入端经开关k101与PMOS晶体管MP101的栅极相连，开关k102一端接PMOS晶体管MP101的栅极，另一端接同相输入端；PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101构成了第一级放大器；PMOS晶体管MP101和PMOS晶体管MP102为输入管，其源极相连，接电流源Ib101的一端，电流源Ib101的另一端接电源VDD；NMOS晶体管MN101与NMOS晶体管MN102构成电流源负载，其源极相连接地；NMOS晶体管MN101与NMOS晶体管MN102的栅极相连，接NMOS晶体管MN101的漏端；NMOS晶体管MN101的漏端与PMOS晶体管MP101的漏端相连；NMOS晶体管MN102的漏端与NMOS晶体管MN102的漏端相连；NMOS晶体管MN102的漏端同时为第一级放大器的输出端；NMOS晶体管MN103、电容C101、Ib102构成第二级共源级放大器；第一级放大器的输出端接NMOS晶体管MN103的栅端，即NMOS晶体管MN102的漏极接MN103的栅极；NMOS晶体管MN103其源极接地，其漏端与电流源Ib102的一端相接，电流源Ib102为该放大电路提供偏置，电流源Ib102的另一端接电源VDD；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、开关a101、开关a102、开关a103、开关a104、开关b101、开关b102、开关b103、开关b104、开关b105、开关b106和开关b107成了校准电路，用来改变电流镜源头MN101的等效宽长比；NMOS晶体管MN104漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN104的源极接开关a104的一端，开关a104的另一端接地。NMOS晶体管MN105漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN105的源极接开关a103的一端，开关a103的另一端接地；NMOS晶体管MN106漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN106的源极接开关a102的一端，开关a2的另一端接地；NMOS的晶体管MN107、NMOS的晶体管MN108、NMOS的晶体管MN109、NMOS的晶体管MN110、NMOS的晶体管MN111、NMOS的晶体管MN112、NMOS的晶体管MN113、NMOS的晶体管MN114的以源漏相连的方式串联，并且这些晶体管栅极相连，接MN101的漏极；NMOS的晶体管MN107的漏极与其栅极相连，MN114的栅极接开关a101的一端，开关a101的另一端接地；开关b101并联在NMOS晶体管MN108的源漏两端，开关b102并联在NMOS晶体管MN109的源漏两端，开关b103并联在NMOS晶体管MN110的源漏两端，开关b104并联在NMOS晶体管MN111的源漏两端，开关b105并联在NMOS晶体管MN112的源漏两端，开关b106并联在NMOS晶体管MN113的源漏两端，开关b107并联在NMOS晶体管MN114的源漏两端。
进一步的，校正逻辑模块中，a0控制开关a101，a1控制开关a102，a2控制开关a103，a3控制开关a104；b0控制开关b101，b1控制开关b102，b2控制开关b103，b3控制开关b104，b4控制开关b105，b5控制开关b106，b6控制开关b107；校正逻辑模块的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开；四位递增计数器的初始值为0000,七位移位寄存器的初始值为1111111。
进一步的，NMOS晶体管MN101的尺寸比晶体管MN102的小；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107的尺寸之比为8：4：2：1，用来粗调NMOS晶体管MN101的等效宽长比；NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114的尺寸相同，用来细调NMOS晶体管MN101的等效宽长比。
进一步的，运算放大器模块还能够为包括NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、电流源Ib201、电流源Ib202、开关k201、开关k202、开关k203、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207和电容C201；
运算放大器模块的同相输入端经开关k203与MN202的栅极相连，反相输入端经开关k201与NMOS晶体管MN201的栅极相连，开关k202一端接NMOS晶体管MN201的栅极，另一端接同相输入端；NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、电流源Ib201组成第一级套筒式放大器；NMOS晶体管MN201和NMOS晶体管MN202的源极相连，接电流源Ib201的一端，电流源Ib201为第一级放大电路提供偏置，电流源Ib201的另一端接地；NMOS晶体管MN203的源极接MN201的漏极，NMOS晶体管MN204的源极接MN202的漏极；NMOS晶体管MN203与NMOS晶体管MN204的栅极相连，由外部电压Vb提供偏置；PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204组成共源共栅电流镜结构；PMOS晶体管MP201与PMOS晶体管MP202的源极相连，接电源VDD；PMOS晶体管MP201与PMOS晶体管MP202的栅极相连，接PMOS晶体管MP201的漏极。PMOS晶体管MP201的漏极与PMOS晶体管MP203的源极相连，PMOS晶体管MP202的漏极与PMOS晶体管MP204的源极相连；PMOS晶体管MP203与PMOS晶体管MP204的栅极相连，接PMOS晶体管MP203的漏极；PMOS晶体管MP203的漏极接NMOS晶体管MN203的漏极，PMOS晶体管MP204的漏极接NMOS晶体管MN204的漏极，并且PMOS晶体管MP204的漏极为第一级放大器的输出端。NMOS晶体管MN205、电容C201、电流源Ib202共同组成第二级放大器；NMOS晶体管MN205的栅极接第一级放大器的输出，即NMOS晶体管MN205的栅极与MN204的漏极相连；NMOS晶体管MN205的漏极与电流源Ib202的一端相连，电流源Ib202为第二级放大电路提供偏置，电流源Ib202的另一端接电源VDD；MOS晶体管MN205的源极接地；电容C201为弥勒补偿电容，一端接NMOS晶体管MN205的栅极，另一端接NMOS晶体管MN205的漏极；PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207组成了校准电路，用来改变电流镜源头MP201的等效宽长比；
PMOS晶体管MP205漏极与栅极相连，接PMOS晶体管MP201的漏极，PMOS的晶体管MP205的源极接开关a204的一端，开关a204的另一端接电源VDD；PMOS晶体管MP206漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP206的源极接开关a203的一端，开关a203的另一端接电源VDD；PMOS晶体管MP207漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP207的源极接开关a202的一端，开关a202的另一端接电源VDD。PMOS的晶体管MP208、PMOS的晶体管MP209、PMOS的晶体管MP210、PMOS的晶体管MP211、PMOS的晶体管MP212、PMOS的晶体管MP213、PMOS的晶体管MP214、PMOS的晶体管MP215的按源漏相接的方式串联，并且这些晶体管的栅极相连，接MP201的漏极。PMOS晶体管MP215的栅极与漏极相连；PMOS晶体管MP208的源极接开关a201的一端，开关a201的另一端接电源VDD；开关b201并联在PMOS晶体管MP208的源漏两端，开关b202并联在PMOS晶体管MP209的源漏两端，开关b203并联在PMOS晶体管MP210的源漏两端，开关b204并联在PMOS晶体管MP211的源漏两端，开关b205并联在PMOS晶体管MP212的源漏两端，开关b206并联在PMOS晶体管MP213的源漏两端，开关b207并联在PMOS晶体管MP214的源漏两端。
进一步的，PMOS晶体管MP201的尺寸比PMOS晶体管MP202的小；PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208的尺寸之比为8：4：2：1，用来粗调PMOS晶体管MP201的等效宽长比；PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215的尺寸相同，用来细调PMOS晶体管MP201的等效宽长比。
进一步的，校正逻辑模块中，a0控制开关a201，a1控制开关a202，a2控制开关a203，a3控制开关a204；b0控制开关b201，b1控制开关b202，b2控制开关b203，b3控制开关b204，b4控制开关b205，b5控制开关b206，b6控制开关b207；校正逻辑模块的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开；4位递增计数器的初始值为0000,7位移位寄存器的初始值为1111111。
与现有技术相比，本发明有以下技术效果：
本发明的运算放大器能针对用户所需要的工作点进行失调的校正，在用户所需的工作点处得到最小的失调电压，使运算放大器能够更好的适应用户的要求。
本发明的校正失调的过程分为粗调和细调，以并联晶体管的方式进行粗调，以串联晶体管的方式进行细调，提高了校正的精度。
附图说明
图1是本发明的结构框图；
图2是本发明实施例1中的电路原理图；
图3是本发明实施例2中的电路原理图；
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和实施例对本发明做进一步说明。显然，所描述的实施例仅是本发明一部分的实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例都属于本发明保护的范围。
请参阅图1，一种针对输出工作点进行失调电压校正的运算放大器，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；
校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关。
所述运算放大器模块为可编程的运算放大器，其电流镜负载中的源头并联了四组MOS管组，每组MOS管组由一个MOS管或若干串联的MOS管与一开关串联而成，通过控制该MOS管组开关的导通状态，调整电流镜负载中源头的等效宽长比。
实施例1：
参见图2，所述的运算放大器主体电路包括：NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、PMOS晶体管MP101、PMOS晶体管MP102、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关a101、开关a102、开关a103、开关a104、开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6、电容C101。
参见图2，所述运算放大器的同相输入端经开关k103与PMOS晶体管MP102的栅极相连，反相输入端经开关k101与PMOS晶体管MP101的栅极相连，开关k102一端接PMOS晶体管MP101的栅极，另一端接同相输入端。PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101构成了第一级放大器。PMOS晶体管MP101和PMOS晶体管MP102为输入管，其源极相连，接电流源Ib101的一端，电流源Ib101的另一端接电源VDD。NMOS晶体管MN101与NMOS晶体管MN102构成电流源负载，其源极相连接地。NMOS晶体管MN101与NMOS晶体管MN102的栅极相连，接NMOS晶体管MN101的漏端。NMOS晶体管MN101的漏端与PMOS晶体管MP101的漏端相连。NMOS晶体管MN102的漏端与NMOS晶体管MN102的漏端相连。NMOS晶体管MN102的漏端同时为第一级放大器的输出端。NMOS晶体管MN103、电容C101、Ib102构成第二级共源级放大器。第一级放大器的输出端接NMOS晶体管MN103的栅端，即NMOS晶体管MN102的漏极接MN103的栅极。NMOS晶体管MN103其源极接地，其漏端与电流源Ib102的一端相接，电流源Ib102为该放大电路提供偏置，电流源Ib102的另一端接电源VDD。NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、开关a101、开关a102、开关a103、开关a104、开关b101、开关b102、开关b103、开关b104、开关b105、开关b106、开关b107成了校准电路，用来改变电流镜源头MN101的等效宽长比。NMOS晶体管MN104漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN104的源极接开关a104的一端，开关a104的另一端接地。NMOS晶体管MN105漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN105的源极接开关a103的一端，开关a103的另一端接地。NMOS晶体管MN106漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN106的源极接开关a102的一端，开关a2的另一端接地。NMOS的晶体管MN107、NMOS的晶体管MN108、NMOS的晶体管MN109、NMOS的晶体管MN110、NMOS的晶体管MN111、NMOS的晶体管MN112、NMOS的晶体管MN113、NMOS的晶体管MN114的以源漏相连的方式串联，并且这些晶体管栅极相连，接MN101的漏极。NMOS的晶体管MN107的漏极与其栅极相连，MN114的栅极接开关a101的一端，开关a101的另一端接地。开关b101并联在NMOS晶体管MN108的源漏两端，开关b102并联在NMOS晶体管MN109的源漏两端，开关b103并联在NMOS晶体管MN110的源漏两端，开关b104并联在NMOS晶体管MN111的源漏两端，开关b105并联在NMOS晶体管MN112的源漏两端，开关b106并联在NMOS晶体管MN113的源漏两端，开关b107并联在NMOS晶体管MN114的源漏两端。
校正逻辑(U4)中，a0控制开关a101，a1控制开关a102，a2控制开关a103，a3控制开关a104。b0控制开关b101，b1控制开关b102，b2控制开关b103，b3控制开关b104，b4控制开关b105，b5控制开关b106，b6控制开关b107。校正逻辑(U4)的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开。4位递增计数器的初始值为0000,7位移位寄存器(U8)的初始值为1111111。
在设计运放参数时，NMOS晶体管MN101的尺寸比晶体管MN102略小。这样不仅可以在校正前确保输出端VOUT的电平是一个确定的高电平，同时校正失时仅需要对NMOS晶体管MN101并联晶体管增大其等效的宽长比即可。NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107的尺寸之比为8：4：2：1，用来粗调NMOS晶体管MN101的等效宽长比。NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114的尺寸相同，用来细调NMOS晶体管MN101的等效宽长比。
在校正初始状态，开关k103断开，开关k102闭合，开关k104为一常闭合的开关，用于平衡输入端负载，开关a0、开关a1、开关a2、开关a3断开，开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6闭合。校正时在同相输入端接一个共模电压，确定其直流工作点，同时IIC接口(U5)接收到用户需要的工作点电压数据，由DAC模块(U6)输出。因为运算放大器初始状态，输出端电压为高电平VDD，DAC模块的输出介于地与电源之间，因此比较器U2的输出为低电平。开始校准后，4为递增计数器逐渐递增，控制着并联在NMOS晶体管MN101上的晶体管的个数逐渐增加，每一个时钟周期增加一个单位的晶体管。当NMOS晶体管MN101上的晶体管的到达一定值时，运算放大器输出电平会翻转为低电平，使比较器U2输出高电平。此时粗调过程结束，4位递增计数器的值保持不变，即开关a101、开关a102、开关a103、开关a104的开关状态保持不变。粗调过程结束后，开始细调，7位移位寄存器(U8)每一个时钟周期移入一个零，控制着串联着NMOS晶体管MN107的晶体管个数逐渐增加，即NMOS晶体管MN107的等效宽长比逐渐减小。因此并联在NMOS晶体管MN101的个数减小。当运算放大器输出端VOUT电平翻转到高电平时，比较器U2翻转至低电平。说明细调过程结束。此时保存7位递减计数器(U8)的值保持不变。
当运算放大器正常工作时，开关k102断开，开关k103闭合。
实施例2：
本实施例的运算放大器结构与实施例1中的相同，将运放主体模块中的增益级换为套筒式运算放大器结构。
参见图2，所述的运算放大器主体电路包括：NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、电流源Ib201、电流源Ib202、开关k201、开关k202、开关k203、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207、电容C201。
参见图2，所述运算放大器的同相输入端经开关k203与MN202的栅极相连，反相输入端经开关k201与NMOS晶体管MN201的栅极相连，开关k202一端接NMOS晶体管MN201的栅极，另一端接同相输入端。NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、电流源Ib201组成第一级套筒式放大器。NMOS晶体管MN201和NMOS晶体管MN202的源极相连，接电流源Ib201的一端，电流源Ib201为第一级放大电路提供偏置，电流源Ib201的另一端接地。NMOS晶体管MN203的源极接MN201的漏极，NMOS晶体管MN204的源极接MN202的漏极。NMOS晶体管MN203与NMOS晶体管MN204的栅极相连，由外部电压Vb提供偏置。PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204组成共源共栅电流镜结构。PMOS晶体管MP201与PMOS晶体管MP202的源极相连，接电源VDD。PMOS晶体管MP201与PMOS晶体管MP202的栅极相连，接PMOS晶体管MP201的漏极。PMOS晶体管MP201的漏极与PMOS晶体管MP203的源极相连，PMOS晶体管MP202的漏极与PMOS晶体管MP204的源极相连。PMOS晶体管MP203与PMOS晶体管MP204的栅极相连，接PMOS晶体管MP203的漏极。PMOS晶体管MP203的漏极接NMOS晶体管MN203的漏极，PMOS晶体管MP204的漏极接NMOS晶体管MN204的漏极，并且PMOS晶体管MP204的漏极为第一级放大器的输出端。NMOS晶体管MN205、电容C201、电流源Ib202共同组成第二级放大器。NMOS晶体管MN205的栅极接第一级放大器的输出，即NMOS晶体管MN205的栅极与MN204的漏极相连。NMOS晶体管MN205的漏极与电流源Ib202的一端相连，电流源Ib202为第二级放大电路提供偏置，电流源Ib202的另一端接电源VDD。MOS晶体管MN205的源极接地。电容C201为弥勒补偿电容，一端接NMOS晶体管MN205的栅极，另一端接NMOS晶体管MN205的漏极。PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207组成了校准电路，用来改变电流镜源头MP201的等效宽长比。
PMOS晶体管MP205漏极与栅极相连，接PMOS晶体管MP201的漏极，PMOS的晶体管MP205的源极接开关a204的一端，开关a204的另一端接电源VDD。PMOS晶体管MP206漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP206的源极接开关a203的一端，开关a203的另一端接电源VDD。PMOS晶体管MP207漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP207的源极接开关a202的一端，开关a202的另一端接电源VDD。PMOS的晶体管MP208、PMOS的晶体管MP209、PMOS的晶体管MP210、PMOS的晶体管MP211、PMOS的晶体管MP212、PMOS的晶体管MP213、PMOS的晶体管MP214、PMOS的晶体管MP215的按源漏相接的方式串联，并且这些晶体管的栅极相连，接MP201的漏极。PMOS晶体管MP215的栅极与漏极相连。PMOS晶体管MP208的源极接开关a201的一端，开关a201的另一端接电源VDD。开关b201并联在PMOS晶体管MP208的源漏两端，开关b202并联在PMOS晶体管MP209的源漏两端，开关b203并联在PMOS晶体管MP210的源漏两端，开关b204并联在PMOS晶体管MP211的源漏两端，开关b205并联在PMOS晶体管MP212的源漏两端，开关b206并联在PMOS晶体管MP213的源漏两端，开关b207并联在PMOS晶体管MP214的源漏两端。
校正逻辑(U4)中，a0控制开关a201，a1控制开关a202，a2控制开关a203，a3控制开关a204。b0控制开关b201，b1控制开关b202，b2控制开关b203，b3控制开关b204，b4控制开关b205，b5控制开关b206，b6控制开关b207。校正逻辑(U4)的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开。4位递增计数器的初始值为0000,7位移位寄存器的初始值为1111111。
在设计运放参数时，PMOS晶体管MP201的尺寸比PMOS晶体管MP202略小。这样不仅可以在校正前确保输出端VOUT的电平是一个确定的低电平，同时校正失时仅需要对PMOS晶体管MP201并联晶体管增大其等效的宽长比即可。PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208的尺寸之比为8：4：2：1，用来粗调PMOS晶体管MP201的等效宽长比。PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215的尺寸相同，用来细调PMOS晶体管MP201的等效宽长比。
在校正初始状态，开关k201断开，开关k202闭合，开关k204为一常闭合的开关，用于平衡输入端负载，开关a201、开关a202、开关a203、开关a204断开，开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207闭合。校正时在同相输入端接一个共模电压，确定运算放大器的直流工作点，同时IIC接口(U5)接收到用户需要的工作点电压数据，由DAC模块(U6)输出。因为运算放大器初始状态，输出端电压为低电平，DAC模块的输出介于地与电源之间，因此比较器U2的输出为高电平。开始校准后，4为递增计数器逐渐递增，控制着并联在PMOS晶体管MP201上的晶体管的个数逐渐增加，每一个时钟周期增加一个单位的晶体管。当PMOS晶体管MP201上的晶体管的到达一定值时，运算放大器输出端VOUT的电平会翻转为高电平，使比较器U2输出低电平。此时粗调过程结束，4位递增计数器的值保持不变，即开关a201、开关a202、开关a203、开关a204的开关状态保持不变。粗调过程结束后，开始细调。7位移位寄存器(U8)每一个时钟周期移入一位零，控制着串联着NMOS晶体管MN208的晶体管个数逐渐增加，即PMOS晶体管MP201的等效宽长比逐渐减小。因此并联在PMOS晶体管MP201的个数减小。当运算放大器输出端VOUT电平翻转到低电平时，比较器U2翻转至高电平。说明细调过程结束。此时保存7位移位寄存器(U8)的值保持不变。
以上实例和图示并非限定本发明的产品形态和式样，不构成对本发明的任何限制，显然在本发明的构思下可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。
Claims (8)
1.一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；
校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关；控制校正逻辑的信号有时钟信号clk和复位信号；时钟信号clk为同步电路的时钟；复位信号在电路刚启动时将四位递增计数器和七位移位寄存器的值进行复位，使a0、a1、a2、a3初始时都输出低电平，b0、b1、b2、b3、b4、b5、b6初始时都输出高电平。
2.根据权利要求1所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，所述运算放大器模块为可编程的运算放大器，其电流镜负载中的源头并联了四组MOS管组，每组MOS管组由一个MOS管或若干串联的MOS管与一开关串联而成，通过控制该MOS管组开关的导通状态，调整电流镜负载中源头的等效宽长比。
3.根据权利要求2所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，运算放大器模块包括NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、PMOS晶体管MP101、PMOS晶体管MP102、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关a101、开关a102、开关a103、开关a104、开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6和电容C101；运算放大器模块的同相输入端经开关k103与PMOS晶体管MP102的栅极相连，反相输入端经开关k101与PMOS晶体管MP101的栅极相连，开关k102一端接PMOS晶体管MP101的栅极，另一端接同相输入端；PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101构成了第一级放大器；PMOS晶体管MP101和PMOS晶体管MP102为输入管，其源极相连，接电流源Ib101的一端，电流源Ib101的另一端接电源VDD；NMOS晶体管MN101与NMOS晶体管MN102构成电流源负载，其源极相连接地；NMOS晶体管MN101与NMOS晶体管MN102的栅极相连，接NMOS晶体管MN101的漏端；NMOS晶体管MN101的漏端与PMOS晶体管MP101的漏端相连；NMOS晶体管MN102的漏端与NMOS晶体管MN102的漏端相连；NMOS晶体管MN102的漏端同时为第一级放大器的输出端；NMOS晶体管MN103、电容C101、Ib102构成第二级共源级放大器；第一级放大器的输出端接NMOS晶体管MN103的栅端，即NMOS晶体管MN102的漏极接MN103的栅极；NMOS晶体管MN103其源极接地，其漏端与电流源Ib102的一端相接，电流源Ib102为该放大电路提供偏置，电流源Ib102的另一端接电源VDD；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、开关a101、开关a102、开关a103、开关a104、开关b101、开关b102、开关b103、开关b104、开关b105、开关b106和开关b107成了校准电路，用来改变电流镜源头MN101的等效宽长比；NMOS晶体管MN104漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN104的源极接开关a104的一端，开关a104的另一端接地；NMOS晶体管MN105漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN105的源极接开关a103的一端，开关a103的另一端接地；NMOS晶体管MN106漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN106的源极接开关a102的一端，开关a2的另一端接地；NMOS的晶体管MN107、NMOS的晶体管MN108、NMOS的晶体管MN109、NMOS的晶体管MN110、NMOS的晶体管MN111、NMOS的晶体管MN112、NMOS的晶体管MN113、NMOS的晶体管MN114的以源漏相连的方式串联，并且这些晶体管栅极相连，接MN101的漏极；NMOS的晶体管MN107的漏极与其栅极相连，MN114的栅极接开关a101的一端，开关a101的另一端接地；开关b101并联在NMOS晶体管MN108的源漏两端，开关b102并联在NMOS晶体管MN109的源漏两端，开关b103并联在NMOS晶体管MN110的源漏两端，开关b104并联在NMOS晶体管MN111的源漏两端，开关b105并联在NMOS晶体管MN112的源漏两端，开关b106并联在NMOS晶体管MN113的源漏两端，开关b107并联在NMOS晶体管MN114的源漏两端。
4.根据权利要求3所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，校正逻辑模块中，a0控制开关a101，a1控制开关a102，a2控制开关a103，a3控制开关a104；b0控制开关b101，b1控制开关b102，b2控制开关b103，b3控制开关b104，b4控制开关b105，b5控制开关b106，b6控制开关b107；校正逻辑模块的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开；四位递增计数器的初始值为0000,七位移位寄存器的初始值为1111111。
5.根据权利要求3所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，NMOS晶体管MN101的尺寸比晶体管MN102的小；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107的尺寸之比为8：4：2：1，用来粗调NMOS晶体管MN101的等效宽长比；NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114的尺寸相同，用来细调NMOS晶体管MN101的等效宽长比。
6.根据权利要求2所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，运算放大器模块还能够为包括NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、电流源Ib201、电流源Ib202、开关k201、开关k202、开关k203、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207和电容C201；
运算放大器模块的同相输入端经开关k203与MN202的栅极相连，反相输入端经开关k201与NMOS晶体管MN201的栅极相连，开关k202一端接NMOS晶体管MN201的栅极，另一端接同相输入端；NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、电流源Ib201组成第一级套筒式放大器；NMOS晶体管MN201和NMOS晶体管MN202的源极相连，接电流源Ib201的一端，电流源Ib201为第一级放大电路提供偏置，电流源Ib201的另一端接地；NMOS晶体管MN203的源极接MN201的漏极，NMOS晶体管MN204的源极接MN202的漏极；NMOS晶体管MN203与NMOS晶体管MN204的栅极相连，由外部电压Vb提供偏置；PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204组成共源共栅电流镜结构；PMOS晶体管MP201与PMOS晶体管MP202的源极相连，接电源VDD；PMOS晶体管MP201与PMOS晶体管MP202的栅极相连，接PMOS晶体管MP201的漏极；PMOS晶体管MP201的漏极与PMOS晶体管MP203的源极相连，PMOS晶体管MP202的漏极与PMOS晶体管MP204的源极相连；PMOS晶体管MP203与PMOS晶体管MP204的栅极相连，接PMOS晶体管MP203的漏极；PMOS晶体管MP203的漏极接NMOS晶体管MN203的漏极，PMOS晶体管MP204的漏极接NMOS晶体管MN204的漏极，并且PMOS晶体管MP204的漏极为第一级放大器的输出端；NMOS晶体管MN205、电容C201、电流源Ib202共同组成第二级放大器；NMOS晶体管MN205的栅极接第一级放大器的输出，即NMOS晶体管MN205的栅极与MN204的漏极相连；NMOS晶体管MN205的漏极与电流源Ib202的一端相连，电流源Ib202为第二级放大电路提供偏置，电流源Ib202的另一端接电源VDD；MOS晶体管MN205的源极接地；电容C201为弥勒补偿电容，一端接NMOS晶体管MN205的栅极，另一端接NMOS晶体管MN205的漏极；PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215、开关a201、开关a202、开关a203、开关a204、开关b201、开关b202、开关b203、开关b204、开关b205、开关b206、开关b207组成了校准电路，用来改变电流镜源头MP201的等效宽长比；
PMOS晶体管MP205漏极与栅极相连，接PMOS晶体管MP201的漏极，PMOS的晶体管MP205的源极接开关a204的一端，开关a204的另一端接电源VDD；PMOS晶体管MP206漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP206的源极接开关a203的一端，开关a203的另一端接电源VDD；PMOS晶体管MP207漏极与栅极相连接PMOS晶体管MP201的漏极，PMOS的晶体管MP207的源极接开关a202的一端，开关a202的另一端接电源VDD；PMOS的晶体管MP208、PMOS的晶体管MP209、PMOS的晶体管MP210、PMOS的晶体管MP211、PMOS的晶体管MP212、PMOS的晶体管MP213、PMOS的晶体管MP214、PMOS的晶体管MP215的按源漏相接的方式串联，并且这些晶体管的栅极相连，接MP201的漏极；PMOS晶体管MP215的栅极与漏极相连；PMOS晶体管MP208的源极接开关a201的一端，开关a201的另一端接电源VDD；开关b201并联在PMOS晶体管MP208的源漏两端，开关b202并联在PMOS晶体管MP209的源漏两端，开关b203并联在PMOS晶体管MP210的源漏两端，开关b204并联在PMOS晶体管MP211的源漏两端，开关b205并联在PMOS晶体管MP212的源漏两端，开关b206并联在PMOS晶体管MP213的源漏两端，开关b207并联在PMOS晶体管MP214的源漏两端。
7.根据权利要求6所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，PMOS晶体管MP201的尺寸比PMOS晶体管MP202的小；PMOS晶体管MP205、PMOS晶体管MP206、PMOS晶体管MP207、PMOS晶体管MP208的尺寸之比为8：4：2：1，用来粗调PMOS晶体管MP201的等效宽长比；PMOS晶体管MP208、PMOS晶体管MP209、PMOS晶体管MP210、PMOS晶体管MP211、PMOS晶体管MP212、PMOS晶体管MP213、PMOS晶体管MP214、PMOS晶体管MP215的尺寸相同，用来细调PMOS晶体管MP201的等效宽长比。
8.根据权利要求6所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，校正逻辑模块中，a0控制开关a201，a1控制开关a202，a2控制开关a203，a3控制开关a204；b0控制开关b201，b1控制开关b202，b2控制开关b203，b3控制开关b204，b4控制开关b205，b5控制开关b206，b6控制开关b207；校正逻辑模块的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开；4位递增计数器的初始值为0000,7位移位寄存器的初始值为1111111。
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Denomination of invention: An operational amplifier with offset voltage correction for output operating point Effective date of registration: 20210226 Granted publication date: 20200821 Pledgee: Xi'an innovation financing Company limited by guarantee Pledgor: HUATECH SEMICONDUCTOR, Inc. Registration number: Y2021990000197 |
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Date of cancellation: 20220407 Granted publication date: 20200821 Pledgee: Xi'an innovation financing Company limited by guarantee Pledgor: HUATECH SEMICONDUCTOR, Inc. Registration number: Y2021990000197 |
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Denomination of invention: An operational amplifier for correcting offset voltage at output operating points Effective date of registration: 20231222 Granted publication date: 20200821 Pledgee: Xi'an innovation financing Company limited by guarantee Pledgor: HUATECH SEMICONDUCTOR, Inc. Registration number: Y2023980073740 |