CN101859768A - 一种适合亚深毫微米工艺中耐高压的静电放电保护器件及其应用 - Google Patents

Abstract

本发明提出一种半导体集成电路(IC)工业中防静电的一种保护网络，即适合亚深毫微米工艺中耐高压的静电放电保护器件。更确切地说，在低压(LV)完全硅金属化亚深毫微米工艺中为从电源(VDD或VSS)线和IO管脚之间或两条有着不同电位的电源线之间的静电放电防护而设计的耐高压静电放电保护组件。使用传统的CMOS集成电路生产工艺，诸如离子注入和光刻步骤，就形成了一种串联的NPMos：将Pmos源端连接到VDD电源并将串联的Nmos漏端连接到IO管脚，一种耐高压的静电放电保护(HV_ESD)就此得以形成，该设置不仅保护了内部环路，而且不受两个节点上的电压差和上电下电所产生的后果的干扰，并且这一设置也可用于热插拔之需，这就意味着在电源开启状态下插入这样的装置，就不会介入任何明显的瞬态漏电流。

Description

相关申请的交叉参考

这一专利申请可参考同一作者所著的20040257728美国专利申请。

发明的背景

本发明适用的领域

本发明所相关的领域是用于芯片中的静电保护半导体器件线路，更具体的是指在电源(VDD)和输入/输出管脚(PAD)中连接电器件可提供一个箝位的静电保护装置，而此输入/输出管脚在正常的情况下可以承受高于VDD电源电压。

相关已知的专利文献

静电放电(ESD)是一种由一个物体对另外一个物体转移电荷的极短暂的现象。快速的电荷转移所产生的瞬间电位差足以击穿绝缘介质如栅极的双氧化层(SiO2)，从而使MOS管永久失效。普通的ESD保护器件是在受保护的管脚上连接不同的集成电路元件，在ESD的暂态高压下开启，而平时呈关闭状态，开启后可在瞬间连接对地的回路，使ESD电流有效地得到疏导，从而避免输入/输出管脚的电路受到损坏。

图1(已有技术)所示的是一个典型的静电防护网，在这套电路中，一个内部的信号电压S20从内部电路中传输到输出管脚(PAD)24上，驱动级的反相器由N型MOS管N18和P型的MOS管P18组成。反相器的输出端直接与管脚24相连。除此之外，二个保护电路N2和P2构成一个保护网络，使得在PAD24上如果有瞬态负电压脉冲的情况下，这一保护网络接通了去电源(VDD)30和对地(VSS)10的回路。同样如果有一个正的高压脉冲冲击管脚24，则会正向导通P2由管脚到VDD的二极管，和N2中由漏到衬底的反相二极管，使得电流可以分流到地和电源VDD的金属环上。然而，采用这样的PMOS，其N阱上拉到电源VDD，使得管脚端无法承受高于VDD的电压。例如当VDD工作电压是在3.3伏的情况下，如果管脚24上面承载一个5伏的信号，就会使PN结二极管正向导通而造成可观的漏电流。克服这一正向导通二极管特性的方法之一是悬浮N阱(Floating N well)。自偏置N阱的PMOS管可以同时用在输出驱动和ESD放电保护上，当IO管脚端口有高于VDD的电压时，悬浮N阱可以承载高于VDD的电压而不会造成二极管正向导通。对于正常工作而言，自偏置的PMOS管则会使N阱衬底端接到VDD上。(详见″ESD Protection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0.50-and 0.25-um Channel Length CMOS Technologies″，by Steven H.Voldman，IEEE Transactions on Components，Packaging，and Manufacturing Technology--Pt.A Vol.18(2)，p.303-313，June 1995)

美国专利5,969,541给出了一个如何控制自偏置N阱的办法(Waggoner)

美国专利6,353,520建议采用串联的二极管，连接VDD到IO端口，而IO端口到VSS则用下挂的串联NMOS来解决IO端口高压的问题，以避免双氧化层的击穿。(Anderson等)

美国专利6,181,214采用了下挂的串联(Cascaded)NMOS管作为输入的ESD放电保护，置于IO管脚和VSS之间，其IO管脚也是可以承载高于电源电压的电位。(Schmott etal)

美国专利6,444,511展示了一种增强型用于从IO管脚到VSS ESD放电保护的下挂串联型NMOS管的生产工艺。

发明综述

本项发明的一个主要目的是解决静电放电保护电路中被保护的管脚需要承载高于电源电压的电位的问题。这样一个ESD保护组件或网络，即要和IO管一样在正常的工作情况下承载高于VDD的电位，同时又要有能力在ESD冲击下回闪(Snapback)到低阻抗对地回路，并且箝位在较低的电压上以便放电电流能够顺利地通导至地，从而达到保护集成电路内部敏感电路的目的。

本发明的另一个目标是提供一种不受电源上电、下电(Power ON/OFF)干扰的静电放电保护装置，也就是在以上二种情况下，都不会产生瞬态漏电流的现象发生。

本发明的第三个目的是提供一种摆脱完全硅金属化的步骤，因此在任何情况下都不需要硅金属化的阻断层

本项发明的第四个目标是提供一种可热插拔的静电放电保护组件，也就是说在电源还开着的时候，插入和拔出管脚，都不会造成漏电流，即使是在瞬态的情况下。

本项发明的第五个目标是提供一种静电放电防护组件，使得从VDD到管脚在正常工作情况下呈高阻状态，在ESD的冲击下可以回闪(Snapback)到低阻状态，而同时可以保持即使在大电流状态下仍然是低电压的状态(Low Holding Voltage)，这一工作状态类似于双极型二极管(BST)的工作状况。

本项发明的进一步的目标是对任意二个不同电位的端点提供一种静电放电保护组件，由于Nmos管的对称性，其保护的任意一个端口的电位与VDD之间的保护网络可以承受高于另一端的电位，比如二个不同的电源。

本项发明仍然可以进一步达到更低的触发电压。因为当ESD脉冲冲击IO管脚的时候，其Nmos管的P衬底处在悬浮状态，有助于PNPN管在静电放电的情况下有效的导通。

同理，实现本专利目标的方法之一是将其第一p+扩散区和其基底N阱及其栅极连接到电源VDD，第二个p+扩散区和中间的p+注入区保持悬浮，但应与基底内体阻抗相耦合到地电位或VSS结。第一个n+扩散区因此能够接到需要高于电源电压而运行的高压管脚(HV-pad)或VSS结。

本项发明提供了一种优异的新型ESD放电保护器件和实施方法，采用本项发明的PNPN器件，或者用在从VDD到IO管脚中，或者在二个不同电位的电源端上，不仅可以起到有效的保护作用，而且由于它的P-衬底成悬浮状态，可更有利于低触发电压和早开启的特性，从而更加有利于深毫微米(＜90nm)线的工艺。

本项发明所附的多幅示意图的说明如下：

图一所示的是一个常用的ESD保护网络，可在多个已有技术中找到。在IO管脚到VDD电源的保护元件是一个普通的Pmos管。其栅极是连接到VDD电源上，而从IO管脚到VSS则是一个栅极和源端接地的NMOS管。

图二所示的是一个已有技术(美国专利号6,353,520，Anderson等人)。其从IO管脚到VDD电源的保护组件是一个由一达林顿二极管(Darlington)串联组成，而从IO管脚到VSS的保护是通过一个下挂串联的NMOS管组成，该技术可以是IO管脚承受高于VDD电压的信号。

图三所示的是一个自偏置N-阱的技术，可同时用于静电保护和输入驱动的反相器，这一已有技术可以实现当IO管脚高于VDD电压时，其悬浮N-阱自动和VDD电源分离，从而杜绝了正向偏置的PN节二极管的生成，而当常态工作的时候，其N-阱自动和VDD电源相连。

图四是一个线路图，该线路是本项发明所建议的第一套实施方案，其中在VDD和IO管脚之间置放了一个类似于下挂串联的NPMOS，由一个变异的PMOS和一个虚设的NMOS组成(自此我们称这种结构为下挂PNPN)，从而构成静电放电保护电路的一部分。其第一p+扩散区由N阱注入区完全包裹，其第二p+注入区只是部分被N阱包裹；对于其虚设的NMOS管来说其源端的第一n+扩散区由p+扩散区代替而其漏端就可连接到除VDD以外的任何电压，因此在多晶栅极下不会形成沟道。

图五是这一推荐电路的工艺剖面图，图中，一对下挂串联的NPMOS在VDD电源和IO管脚之间构成一个独特的静电放电保护回路。

具体实施方案

现在参考图四和图五的电路图，在管脚24和VDD30之间有一个下挂串联的NPMOS管。它的第一个p+扩散区是连到VDD30，它的第一个n+扩散区直接连到管脚24。N阱需上拉至VDD上以便必要地偏置.而PMOS的栅极也应该通过一个电阻接到VDD上以使得它始终保持关闭状态。尽管第二p+注入是悬浮的，事实上通过内体电仍然短接到地或p-基底。PNPN击穿路径相对很长，而将该设置启动为回闪效能的机制并不直接，因而需要小心选择注入计量和工艺以调整该设置。

与此相类似，二个下挂串联的VSS-Nmos放置于IO管脚24到地VSS10，第一个VSS-Nmos12的栅极相连至VSS10，这就保证了在正常工作情况下，IO管脚到VDD和VSS10处于关联的状态，第二个VDD-Nmos22的栅极直接连接到VDD30，从IO管脚到VSS插入了一个PN结二极管26构成一个完整的静电放电的网络(70)。

根据已有技术所知，本发明的实施方案不仅局限于此，而是可以延伸应用于只要是二端电位不同、需要有钳位的保护网络，比如不同的电源VDD之间或者是管脚到VDD电源之间。

Claims (8)

1.一种静电放电(ESD)保护设置，利用一种由P+/N-/P+/P-/N+构成击穿路径的结构，该路径在电源VDD或VSS和IO管脚之间形成或在两个具有相同或不同运行电压的不同电源之间形成。

2.权利要求1的静电放电防护系统由以下构件组成：1)带一个p-注入基底的芯片；2)在正常N阱上的第一p+区域；3)不完全被该N阱所包裹的第二p+区域；4)在该基底上所形成的第一个N阱；紧挨着该第一个N阱的第二p+区域的一部分；5)该第一P+区域和该第二P+区域之间的第一个多晶栅极；6)在第二个p+区域和第二个n+区域之间的第二个多晶栅极；7)一个寄生的PNPN结构有：一个其第一p+区域在源端的PMOS和一个不完全被该N阱包裹的在漏端的第二p+区域；8)一个虚设的其第一n+区域在源端的NMOS和置于漏端的该第二n+区域；9)一个耦合到VSS电源地的该P+扩散区。

3.权利要求2中的第一个PMOS的多晶栅极是实施P型沟道离子注入。

4.权利要求2中虚设NMOS的第二个栅极可以实施n沟道或p沟道的Vt注入，但不仅仅限于此，实际上可以进行任意能量的Vt离子注入。

5.按照权利要求3，进一步包括将该第一栅极接到电源VDD上，第二个栅极通过导电路径或电阻或直接连接到地。

6.权利要求1中的静电放电器件其基极是悬浮的。

7.根据权利要求1中的衬底连线是直接接到芯片的衬底的地电位上。

8.根据权利要求2所述的保护器件，处于第一个PMOS和第一个n+扩散区中间的P+扩散区是通过体接触短接到地电位。

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