JP4159503B2 - 過電流保護装置 - Google Patents
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Description
本発明は、通信回線及び信号線に接続して用いられる電子機器を信号線から侵入する正極性及び負極性の過電流から保護する双方向接合型電界効果トランジスタを含む過電流保護装置に関する。
図４は従来技術における過電流保護装置の構造を説明するための図である（特許文献１参照。）。図における3端子の接合型電界効果トランジスタはそれぞれｐ型の半導体基板１１、２１を用いたｐチャネル、ノーマリオン型の第１、第２のｐ型の接合型電界効果方トランジスタ１１１、１１２である。Ｔ１、Ｔ２はそれぞれ過電流保護装置の回路入力端子、回路出力端子である。Ｒ１、Ｒ２はそれぞれ第１の抵抗、第２の抵抗である。
次に信号線から、回路入力端子Ｔ１に電流が流入した場合の過電流保護装置の動作について説明する。従来は、ｐチャネルによる第１のｐ型の接合型電界効果トランジスタ１１１と抵抗Ｒ１を組み合わせることで過電流保護装置の回路入力端子Ｔ１から入ってくる正極性の過電流から回路出力端子Ｔ２につながる電子機器を保護していた。平常時においては、過電流保護装置の端子間はノーマリオン状態にあり信号を伝える。
過電流が第１のｐ型の接合型電界効果トランジスタ１１１に流れ込んだ場合、これと直列に入っている第１の抵抗Ｒ１に流れ込んだ電流とこの抵抗Ｒ１との積による電圧が生じる。第１の抵抗Ｒ１における一方の端子は、第１のｐ型の接合型電界効果トランジスタ１１１のドレイン電極１５に接続されており、もう一方の端子は第１のｐ型の接合型電界効果トランジスタ１１１のゲート電極１３に接続されている。このため、第１の抵抗Ｒ１に生じた電圧がゲート電極１３に印加され、ｎ型のゲート領域１２により形成されたｐｎ接合を逆バイアスし、ｐチャネルを閉じる。これにより過電流が制限される。
このとき、過電流は第２のｐ型の接合型電界効果トランジスタ１１２にも流れ込むので、これと直列に入っている第２の抵抗Ｒ２に流れ込んだ電流とこの抵抗Ｒ２との積の電圧が生じる。第２の抵抗Ｒ２における一方の端子は、第２のｐ型の接合型電界効果トランジスタ１１２におけるドレイン電極２７に接続されており、もう一方の端子は第２のｐ型の接合型電界効果トランジスタ１１２のゲート電極２３に接続されている。このため、第２の抵抗Ｒ２に生じた電圧がゲート電極２３に印加されるがｎ型のゲート領域２２により形成されたｐｎ接合が順バイアスされる。即ち、第２のｐ型の接合型電界効果トランジスタ１１２のｐチャネルは閉じられない。
第１のｐ型の接合型電界効果トランジスタ１１１と第１の抵抗Ｒ１の組み合わせだけでも回路入力端子から流れ込んだ正極性の過電流に対する保護は可能であるが、この逆の負極性の過電流に対する保護はできない。このため、第１のｐ型の接合型電界効果トランジスタ１１１と第１の抵抗Ｒ１の組み合わせと同じ構成のもの、即ち第２のｐ型の接合型電界効果トランジスタ１１２と第２の抵抗Ｒ２を組み合わせた回路を逆直列に接続する。負極性の過電流に対する動作は第２のｐ型の接合型電界効果トランジスタ１１２と第２の抵抗Ｒ２を組み合わせた回路により上記同様に説明できる。
図４に示す従来技術の過電流保護装置によれば正極性および負極性の過電流に対する保護ができる半導体装置として第１、第２のｐ型の接合型電界効果トランジスタ１１１、１１２の２個が必要になる。このように従来の過電流保護装置では複数半導体装置が必要になり、実装工数もかかるため、過電流保護装置の小型化が困難であることに加え価格も高いという問題があった。
ｐ型の接合型電界効果トランジスタとｎ型の接合型電界効果トランジスタなどを組み合わせることもできるが、前記従来技術と同様、複数の接合型電界効果トランジスタなどが必要になり実装工数もかかるため、過電流保護装置の小型化が困難であることに加え価格も高いという問題があった（特許文献２参照。）。
特開２００１-１９７６５５号公報
特表平８−５１２１９１号公報
正極性及び負極性の過電流に即応して電子機器を保護し得る小型、低価格の過電流保護装置を提供する。
本発明は、前記課題に鑑み、基本的には、隔絶した２つのゲート領域を設けた双方向ノーマリオンの接合型電界効果トランジスタと抵抗２個を組み合わせて過電流保護回路を構成し、信号線から侵入する正極性及び負極性のどちらの過電流に対しても電子機器を保護することを実現している。また、ｎ型半導体基板の場合にはゲートに流れ込む過電流を防止するために、ゲート接合と逆方向のダイオードをゲート電極に接続した。
請求項１記載の発明は、保護対象である電子機器と前記電子機器に信号を入力する信号線との間に接続されて信号線から前記電子機器に正極性及び負極性の過電流が入力されるのを保護する双方向ノーマリオン型の接合型電界効果トランジスタ、ｐｎダイオード及び抵抗からなる過電流保護装置において、前記双方向ノーマリオン型の接合型電界効果トランジスタは、ｎ型の半導体基板の第1の主面に第1の主電極を有し、第２の主面に第２の主電極を有し、前記ｎ型の半導体基板の中にｐ型の第1のゲート領域とｐ型の第２のゲート領域を有し、前記第１の主面に前記ｐ型の第1のゲート領域に接続する第1のゲート電極と、前記第２の主面に前記ｐ型の第２のゲート領域に接続する第２のゲート電極を有し、前記ｐ型の第１のゲート領域は前記ｐ型の第２のゲート領域と前記第１の主電極の間に位置し、前記ｐ型の第２のゲート領域は前記ｐ型の第１のゲート領域と前記第２の主電極の間に位置し、前記第１の主電極と前記第２の主電極、前記第１のゲート領域と前記第２のゲート領域、及び、前記第１のゲート電極と前記第２のゲート電極は、それぞれ対称形になるように配置構成され、前記第１の主電極は第１の抵抗を介して回線入力端子に接続され、前記第２の主電極は第２の抵抗を介して回線出力端子に接続され、前記回線入力端子と前記第１の抵抗の間には第１のダイオードのカソード端子が接続され、前記第１のダイオードのアノード端子には前記第２のゲート電極が接続され、前記回線出力端子と前記第２の抵抗の間には第２のダイオードのカソード端子が接続され、前記第２のダイオードのアノード端子には前記第1のゲート電極が接続されていることを特徴とする過電流保護装置である。
請求項２記載の発明は、請求項1の構成であって、前記第1のｐ型のゲート領域内表面にｎ型の第1の半導体領域を形成することにより前記第２のダイオードを、同様に、前記ｐ型の第2のゲート領域内表面にｎ型の第2の半導体領域を形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
請求項３記載の発明は、請求項1の構成であって、前記第1のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第1のｐ型のゲート領域と前記第１のゲート電極界面にショットキー接合ダイオードを形成することにより前記第2のダイオードを、同様に、前記第２のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第２のｐ型のゲート領域と前記第２のゲート電極界面にショットキー接合ダイオードを形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
請求項４記載の発明は、保護対象である電子機器と前記電子機器に信号を入力する信号線との間に接続されて信号線から前記電子機器に正極性及び負極性の過電流が入力されるのを保護する半導体素子及び抵抗からなる過電流保護装置において、前記半導体素子は、ｐ型の半導体基板の第1の主面に第1の主電極を有し、第２の主面に第２の主電極を有し、前記ｐ型の半導体基板の中にｎ型の第1のゲート領域とｎ型の第２のゲート領域を有し、前記第１の主面に前記ｎ型の第1のゲート領域に接続する第1のゲート電極と、前記第２の主面に前記ｎ型の第２のゲート領域に接続する第２のゲート電極を有し、前記ｎ型の第１のゲート領域は前記ｎ型の第２のゲート領域と前記第１の主電極の間に位置し、前記ｎ型の第２のゲート領域は前記ｎ型の第１のゲート領域と前記第２の主電極の間に位置し、前記第１の主電極と前記第２の主電極、前記第１のゲート領域と前記第２のゲート領域、及び、前記第１のゲート電極と前記第２のゲート電極は、それぞれ対称形になるように配置構成された双方向ノーマリオン型の接合型電界効果トランジスタであって、前記第１の主電極は第１の抵抗を介して回線入力端子に接続され、前記第２の主電極は第２の抵抗を介して回線出力端子に接続され、前記回線入力端子と前記第１の抵抗の間には前記第1のゲート電極が接続され、前記回線出力端子と前記第２の抵抗の間には前記第２のゲート電極が接続されていることを特徴とする過電流保護装置である。
請求項２記載の発明は、請求項1の構成であって、前記第1のｐ型のゲート領域内表面にｎ型の第1の半導体領域を形成することにより前記第２のダイオードを、同様に、前記ｐ型の第2のゲート領域内表面にｎ型の第2の半導体領域を形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
請求項３記載の発明は、請求項1の構成であって、前記第1のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第1のｐ型のゲート領域と前記第１のゲート電極界面にショットキー接合ダイオードを形成することにより前記第2のダイオードを、同様に、前記第２のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第２のｐ型のゲート領域と前記第２のゲート電極界面にショットキー接合ダイオードを形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
請求項４記載の発明は、保護対象である電子機器と前記電子機器に信号を入力する信号線との間に接続されて信号線から前記電子機器に正極性及び負極性の過電流が入力されるのを保護する半導体素子及び抵抗からなる過電流保護装置において、前記半導体素子は、ｐ型の半導体基板の第1の主面に第1の主電極を有し、第２の主面に第２の主電極を有し、前記ｐ型の半導体基板の中にｎ型の第1のゲート領域とｎ型の第２のゲート領域を有し、前記第１の主面に前記ｎ型の第1のゲート領域に接続する第1のゲート電極と、前記第２の主面に前記ｎ型の第２のゲート領域に接続する第２のゲート電極を有し、前記ｎ型の第１のゲート領域は前記ｎ型の第２のゲート領域と前記第１の主電極の間に位置し、前記ｎ型の第２のゲート領域は前記ｎ型の第１のゲート領域と前記第２の主電極の間に位置し、前記第１の主電極と前記第２の主電極、前記第１のゲート領域と前記第２のゲート領域、及び、前記第１のゲート電極と前記第２のゲート電極は、それぞれ対称形になるように配置構成された双方向ノーマリオン型の接合型電界効果トランジスタであって、前記第１の主電極は第１の抵抗を介して回線入力端子に接続され、前記第２の主電極は第２の抵抗を介して回線出力端子に接続され、前記回線入力端子と前記第１の抵抗の間には前記第1のゲート電極が接続され、前記回線出力端子と前記第２の抵抗の間には前記第２のゲート電極が接続されていることを特徴とする過電流保護装置である。
単一半導体素子構造で簡易な構成による本発明の過電流保護装置により、過電流が信号線から侵入した場合、正極性及び負極性どちらであっても過電流から保護することができる小型低価格の過電流保護装置が得られた。
図１はｎ型半導体基板を用いた本発明の実施例である過電流保護装置を説明するための図である。接合型電界効果トランジスタ１０１はｎ型の半導体基板３１を用いた双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタであり、隔絶した二つのゲートとなるｐ型の第１のゲート領域３２とｐ型の第２のゲート領域４２が設けられている。
回路入力端子Ｔ１側における、ｐ型の第１のゲート領域３２に囲まれたｎ型の半導体基板３１の表面には第１の主電極３５が形成されている。第1の主電極３５がオーミック特性を示すように第1の主電極３５とｎ型の半導体基板３１の界面にはｎ＋型の領域３４が形成されておいる。ｐ型の第１のゲート領域３２は第１のゲート電極３３とオーミック接続している。第１のゲート領域３２表面はオーミック接続のために高濃度にされている（図示せず）。またｐ型の第１のゲート領域３２は第1の主電極３５とｐ型の第２のゲート領域４２の間にある。
回路出力端子Ｔ２側における、ｐ型の第２のゲート領域４２に囲まれたｎ型の半導体基板３１の表面には第２の主電極４７が形成されている。第２の主電極４７がオーミック特性を示すように第２の主電極４７とｎ型の半導体基板３１の界面にはｎ＋型の領域４６が形成されている。ｐ型の第２のゲート領域４２は第２のゲート電極４３とオーミック接続している。第２のゲート領域４２表面はオーミック接続のために高濃度にされている（図示せず）。またｐ型の第２のゲート領域４２は第２の主電極４７とｐ型の第１のゲート領域３２の間にある。
第1の主電極３５には第１の抵抗Ｒ１が接続され、第１の抵抗Ｒ１の他端子は過電流保護装置の回路入力端子Ｔ１ならびに第１のダイオードＤ１を介して第２のゲート電極４３に接続されている。第１のダイオードＤ１における接続の方向は第１のダイオードＤ１のアノードが第２のゲート電極４３に接続されるよう定められている。
第２の主電極４７には第２の抵抗Ｒ２が接続され、第２の抵抗Ｒ２の他端子は過電流保護装置の回路出力端子Ｔ２ならびに第２のダイオードＤ２を介して第１のゲート電極３３に接続されている。第２のダイオードＤ２における接続の方向は第２のダイオードＤ２のアノードが第１のゲート電極３３に接続されるよう定められている。
次に信号線から、回路入力端子Ｔ１を通して接合型電界効果トランジスタ１０１に電流が流入した場合、即ち正極性の電流が流れ込んだ場合の過電流保護装置の動作について説明する。平常時においては、本発明である過電流保護装置の接合型電界効果トランジスタ１０１はノーマリオン状態にあり信号を伝える。
正極性の過電流が流れ込んだときには、接合型電界効果トランジスタ１０１と直列に入っている第２の抵抗Ｒ２に過電流と抵抗との積の電圧（ゲート電圧Ｖｇ２と称する）が生じる。第２の抵抗Ｒ２は第２の主電極４７を通してｎ型半導体基板３１と第１のゲート電極３３を通してｐ型の第１のゲート領域３２に接続されている。
このため、第２の抵抗Ｒ２にかかっているゲート電圧Ｖｇ２は第２のダイオードＤ２を介してｎ型の半導体基板３１とｐ型の第２のゲート領域４２により構成されるｐｎ接合に印加される。ゲート電圧Ｖｇ２は第２のダイオードＤ２に対しては順バイアスなので第２のダイオードＤ２ではほとんど電圧降下を生じない。上記ｐｎ接合は逆バイアスされるのでｐ型の第１のゲート領域３２間が空乏化され、第１の抵抗Ｒ１を流れる過電流を制限する。
順極性の過電流が流れ込むとｐ型の第１のゲート領域３２間が閉じられる。このとき、他の経路、回路入力端子Ｔ１、第１のダイオードＤ１、第２のゲート電極４３、ｐ型の第２のゲート領域４２、ｎ型の半導体基板３１、ｎ＋型の領域４６、第２の主電極４７、第２の抵抗Ｒ２、回路出力端子Ｔ２に過電流を流す非常に高い過電圧がかかる。ｐ型の第２のゲート領域４２とｎ型の半導体基板３１により形成されるｐｎ接合は順バイアス状態になるので、第１のダイオードＤ１がなければ、この高い過電圧により大電流がそのまま流れてしまう。
本実施例ではこの電流を防ぐために第１のダイオードＤ１を回路入力端子Ｔ１と第２のゲート電極４３間に入れた。本発明の過電流保護装置は左右対称である必要があり、回路出力端子Ｔ２と第１のゲート電極３３間にも第２のダイオードＤ２が入ることになるが、上記説明の如く、ｐ型の第１のゲート領域３２間を空乏化するときには、第２のダイオードＤ２は順バイアスされほとんど電圧をもたないので、ｐ型の第１のゲート領域３２間を空乏化するときには影響がない。
逆極性の過電流が流れ込んだときには、接合型電界効果トランジスタ１０１と直列に入っている第１の抵抗Ｒ１に過電流と抵抗との積の電圧（ゲート電圧Ｖｇ１と称する）が生じる。本発明の回路は左右対称であり、順極性の場合同様に動作の説明ができる。
第１、第２のダイオードＤ１、Ｄ２は接合型電界効果トランジスタ１０１より耐圧が大きいことが望ましいまたほとんど電流は流れないため、順電流容量の小さい小型の素子で間に合う。
このように双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタ１０１、第１、第２の抵抗Ｒ１、Ｒ２並びに第１、第２のダイオードＤ１、Ｄ２による過電流保護装置により、過電流を制限できる。従来２個用いていた接合型電界効果トランジスタを一個の双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタにできたので、小型かつ低コストの過電流保護装置ができた。第１、第２のダイオードＤ１、Ｄ２は電流容量の小さいものを利用できるので小型化には支障はない。
図２はｎ型半導体基板を用いた本発明の他の実施例である過電流保護装置を説明するための図である。この実施例は上記図１の実施例である第１、第２のダイオードＤ1、Ｄ２を半導体基板内に集積化した双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタ１０２を利用した過電流保護装置である。
ｐ型の第１のゲート領域３２表面には、ｎ型の第１の半導体領域３８が形成され、ｐ型の第２のゲート領域４２表面には、ｎ型の第２の半導体領域４８が形成され、それぞれの界面にはｐｎ接合が形成されている。
ｐ型の第１のゲート領域３２と第１のゲート電極３３間によるｐｎ接合は、第２のダイオードＤ２に相当する。ｐ型の第２のゲート領域４２と第２のゲート電極４３間によるｐｎ接合は、第１のダイオードＤ１に相当する。ゲート領域により形成されるｐｎ接合ダイオードとゲート領域表面に形成されるｐｎ接合ダイオードは逆直列に接続されていることになる。
接合型電界効果トランジスタ１０２の第1の主電極３５には第１の抵抗Ｒ１が接続され、第１の抵抗Ｒ１の他端子は過電流保護装置の回路入力端子Ｔ１ならびに第２のゲート電極４３に接続されている。
第２の主電極４７には第２の抵抗Ｒ２が接続され、第２の抵抗Ｒ２の他端子は過電流保護装置の回路出力端子Ｔ２と第１のゲート電極３３に接続されている。
本発明の過電流保護装置の等価回路は図１に示した実施例と同じであり、動作も実施例１と同じである。従来２個用いていた接合型電界効果トランジスタを一個の双方向ノーマリオンの接合型電界効果トランジスタにでき、第１、第２のダイオードＤ１、Ｄ２をｐｎ接合ダイオードとして接合型電界効果トランジスタ１０２内に集積できたのでより小型かつ低コストの過電流保護装置ができた。
図２の内蔵ｐｎ接合ダイオードの代わりにショットキー接合ダイオードを用いることもできる。図１における第1のｐ型のゲート領域３２におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、第1のｐ型のゲート領域３２と第１のゲート電極３３界面にショットキー接合ダイオードを形成することにより第２のダイオードＤ２を形成し、第２のｐ型のゲート領域４２におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、第２のｐ型のゲート領域４２と第２のゲート電極４３界面にショットキー接合ダイオードを形成することにより第１のダイオードＤ１をそれぞれｎ型の半導体基板３１内に集積化する。尚、ｐ型のゲート領域におけるｐ型不純物の表面濃度が２Ｅ１８個／ｃｍ3以上になるとほとんど耐圧が出なくなってしまいｐｎ接合ダイオードの代替はできなくなる。。
接合型電界効果トランジスタ１０２の第1の主電極３５には第１の抵抗Ｒ１が接続され、第１の抵抗Ｒ１の他端子は過電流保護装置の回路入力端子Ｔ１ならびに第２のゲート電極４３に接続されている。
第２の主電極４７には第２の抵抗Ｒ２が接続され、第２の抵抗Ｒ２の他端子は過電流保護装置の回路出力端子Ｔ２と第１のゲート電極３３に接続されている。
このショットキー接合ダイオードを利用した過電流保護装置の等価回路も図１に示した実施例と同じであり、動作もこの実施例と同じである。従来２個用いていた接合型電界効果トランジスタを一個の双方向ノーマリオンの接合型電界効果トランジスタにでき、第１、第２のダイオードＤ１、Ｄ２をショットキー接合ダイオードとして接合型電界効果トランジスタ１０２内に集積できたのでより小型かつ低コストの過電流保護装置ができた。
図３はｐ型半導体基板を用いた本発明の実施例である過電流保護装置を説明するための図である。接合型電界効果トランジスタ１０３はｐ型の半導体基板５１を用いた双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタであり、隔絶した二つのゲートとなるｎ型の第１のゲート領域５２とｎ型の第２のゲート領域６２が設けられている。
回路入力端子Ｔ１側において、ｎ型の第１のゲート領域５２に囲まれたｐ型の半導体基板５１の表面には第１の主電極５５が形成されている。第1の主電極５５がオーミック特性を示すように第1の主電極５５とｐ型の半導体基板５１の界面にはｐ＋型の領域５４が形成されておいる。ｎ型の第１のゲート領域５２は第１のゲート電極５３とオーミック接続している。ｎ型の第１のゲート領域５２表面はオーミック接続のために高濃度にされている（図示せず）。またｎ型の第１のゲート領域５２は第１の主電極５５とｎ型の第２のゲート領域４２の間にある。
回路出力端子Ｔ２側において、ｎ型の第２のゲート領域６２に囲まれたｐ型の半導体基板５１の表面には第２の主電極６７が形成されている。第２の主電極６７がオーミック特性を示すように第２の主電極６７とｐ型の半導体基板５１の界面にはｐ＋型の領域６６が形成されている。ｎ型の第２のゲート領域６２は第２のゲート電極６３とオーミック接続している。ｎ型の第２のゲート領域６２表面はオーミック接続のために高濃度にされている（図示せず）。またｎ型の第２のゲート領域６２は第２の主電極６７ｐ＋型の領域６６とｐ型の第１のゲート領域５２の間にある。
第1の主電極５５には第１の抵抗Ｒ１が接続さている。第１の抵抗Ｒ１のもう一方は、第１のゲート電極５３に接続さている。第２の主電極６７には第２の抵抗Ｒ２が接続されている。第２の抵抗Ｒ２のもう一方は、第２のゲート電極６３に接続さている。図１に示されたｎ型半導体基板を用いた本発明の実施例である過電流保護装置のように、第１、第２のダイオードＤ１、Ｄ２はない。
次に信号線から、回路入力端子Ｔ１を通して接合型電界効果トランジスタ１０３に電流が流入した場合、即ち正極性の電流が流れ込んだ場合の過電流保護装置の動作について説明する。平常時においては、本発明である過電流保護装置の接合型電界効果トランジスタ１０３はノーマリオン状態にあり信号を伝える。
正極性の過電流が流れ込んだときには、接合型電界効果トランジスタ１０３と直列に入っている第１の抵抗Ｒ１に過電流と抵抗との積の電圧（ゲート電圧Ｖｇ１と称する）が生じる。第１の抵抗Ｒ１は第１の主電極５５とｐ型半導体基板５１と第１のゲート電極５３を通してｎ型の第１のゲート領域５２に接続されている。
このため、第１の抵抗Ｒ１にかかっているゲート電圧Ｖｇ１はｐ型の半導体基板５１とｎ型の第１のゲート領域５２により構成されるｐｎ接合に印加される。ゲート電圧Ｖｇ１によりこのｐｎ接合が逆バイアスされるのでｎ型の第１のゲート領域５２間が空乏化され、第１の抵抗Ｒ１を流れる過電流を制限する。
このとき、図１におけるｎ型半導体基板を用いた本発明の実施例である過電流保護装置のようなｎ型の第２のゲート領域６２を流れるようなバイパスは存在しない。図１に示されたｎ型半導体基板を用いた本発明の実施例である過電流保護装置のように、第１、第２のダイオードＤ１、Ｄ２は必要とされない。
逆極性の過電流が流れ込んだときには、接合型電界効果トランジスタ１０３と直列に入っている第２の抵抗Ｒ２に過電流と抵抗との積の電圧（ゲート電圧Ｖｇ２と称する）が生じる。本発明の等価回路は左右対称であり、順極性の場合同様に動作の説明ができる。
このように双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタ１０３ならびに第１、２の抵抗Ｒ１、Ｒ２による過電流保護装置により、過電流を制限できる。従来２個用いていた接合型電界効果トランジスタを一個の双方向ノーマリオンダブルゲート型の接合型電界効果トランジスタにできたので、小型かつ低コストの過電流保護装置ができた。
本発明は、通信回線及び信号線に接続して用いられる電子機器を信号線から侵入する正極性及び負極性の過電流から保護する装置に適用できる。
Ｔ１：回路入力端子
Ｔ２：回路出力端子
Ｒ１：第１の抵抗
Ｒ２：第２の抵抗
Ｄ１：第1のダイオード
Ｄ２：第２のダイオード
１１、２１：ｐ型の半導体基板
１２、２２：ｎ型のゲート領域
１３、２３：ゲート電極
１４、１６、２４、２６： ｐ＋型の領域
１５、２７：ドレイン電極
１７、２５：ソース電極
３１：ｎ型の半導体基板
３２：ｐ型の第１のゲート領域
４２：ｐ型の第２のゲート領域
３３：第１のゲート電極
４３：第２のゲート電極
３４、４６：ｎ＋型の領域
３５：第１の主電極
４７：第２の主電極
３８：ｎ型の第１の半導体領域
４８：ｎ型の第２の半導体領域
５１：ｐ型の半導体基板
５２：ｎ型の第１のゲート領域
６２：ｎ型の第２のゲート領域
５３：第１のゲート電極
６３：第２のゲート電極
５４、６６：ｐ＋型の領域
５５：第１の主電極
６７：第２の主電極
５８、６８：ｐ型アノード領域
１０１、１０２、１０３：接合型電界効果トランジスタ
１１１：第１のｐ型の接合型電界効果トランジスタ
１１２：第２のｐ型の接合型電界効果トランジスタ
Ｔ２：回路出力端子
Ｒ１：第１の抵抗
Ｒ２：第２の抵抗
Ｄ１：第1のダイオード
Ｄ２：第２のダイオード
１１、２１：ｐ型の半導体基板
１２、２２：ｎ型のゲート領域
１３、２３：ゲート電極
１４、１６、２４、２６： ｐ＋型の領域
１５、２７：ドレイン電極
１７、２５：ソース電極
３１：ｎ型の半導体基板
３２：ｐ型の第１のゲート領域
４２：ｐ型の第２のゲート領域
３３：第１のゲート電極
４３：第２のゲート電極
３４、４６：ｎ＋型の領域
３５：第１の主電極
４７：第２の主電極
３８：ｎ型の第１の半導体領域
４８：ｎ型の第２の半導体領域
５１：ｐ型の半導体基板
５２：ｎ型の第１のゲート領域
６２：ｎ型の第２のゲート領域
５３：第１のゲート電極
６３：第２のゲート電極
５４、６６：ｐ＋型の領域
５５：第１の主電極
６７：第２の主電極
５８、６８：ｐ型アノード領域
１０１、１０２、１０３：接合型電界効果トランジスタ
１１１：第１のｐ型の接合型電界効果トランジスタ
１１２：第２のｐ型の接合型電界効果トランジスタ
Claims (4)
- 保護対象である電子機器と前記電子機器に信号を入力する信号線との間に接続されて信号線から前記電子機器に正極性及び負極性の過電流が入力されるのを保護する双方向ノーマリオン型の接合型電界効果トランジスタ、ｐｎダイオード及び抵抗からなる過電流保護装置において、前記双方向ノーマリオン型の接合型電界効果トランジスタは、ｎ型の半導体基板の第１の主面に第１の主電極を有し、第２の主面に第２の主電極を有し、前記ｎ型の半導体基板の中にｐ型の第１のゲート領域とｐ型の第２のゲート領域を有し、前記第１の主面に前記ｐ型の第１のゲート領域に接続する第１のゲート電極と、前記第２の主面に前記ｐ型の第２のゲート領域に接続する第２のゲート電極を有し、前記ｐ型の第１のゲート領域は前記ｐ型の第２のゲート領域と前記第１の主電極の間に位置し、前記ｐ型の第２のゲート領域は前記ｐ型の第１のゲート領域と前記第２の主電極の間に位置し、前記第１の主電極と前記第２の主電極、前記第１のゲート領域と前記第２のゲート領域、及び、前記第１のゲート電極と前記第２のゲート電極は、それぞれ対称形になるように配置構成され、前記第１の主電極は第１の抵抗を介して回線入力端子に接続され、前記第２の主電極は第２の抵抗を介して回線出力端子に接続され、前記回線入力端子と前記第１の抵抗の間には第１のダイオードのカソード端子が接続され、前記第１のダイオードのアノード端子には前記第２のゲート電極が接続され、前記回線出力端子と前記第２の抵抗の間には第２のダイオードのカソード端子が接続され、前記第２のダイオードのアノード端子には前記第１のゲート電極が接続されていることを特徴とする過電流保護装置。
- 請求項１の構成であって、前記第１のｐ型のゲート領域内表面にｎ型の第１の半導体領域を形成することにより前記第２のダイオードを、同様に、前記ｐ型の第２のゲート領域内表面にｎ型の第２の半導体領域を形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
- 請求項１の構成であって、前記第１のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第１のｐ型のゲート領域と前記第１のゲート電極界面にショットキー接合ダイオードを形成することにより前記第２のダイオードを、同様に、前記第２のｐ型のゲート領域におけるｐ型不純物の表面濃度を２Ｅ１８個／ｃｍ3以下とし、前記第２のｐ型のゲート領域と前記第２のゲート電極界面にショットキー接合ダイオードを形成することにより前記第１のダイオードをそれぞれ前記半導体基板内に、前記第１のダイオードと前記第２のダイオードを対称構造となるように集積化したことを特徴とする過電流保護装置。
- 保護対象である電子機器と前記電子機器に信号を入力する信号線との間に接続されて信号線から前記電子機器に正極性及び負極性の過電流が入力されるのを保護する半導体素子及び抵抗からなる過電流保護装置において、前記半導体素子は、ｐ型の半導体基板の第１の主面に第１の主電極を有し、第２の主面に第２の主電極を有し、前記ｐ型の半導体基板の中にｎ型の第１のゲート領域とｎ型の第２のゲート領域を有し、前記第１の主面に前記ｎ型の第１のゲート領域に接続する第１のゲート電極と、前記第２の主面に前記ｎ型の第２のゲート領域に接続する第２のゲート電極を有し、前記ｎ型の第１のゲート領域は前記ｎ型の第２のゲート領域と前記第１の主電極の間に位置し、前記ｎ型の第２のゲート領域は前記ｎ型の第１のゲート領域と前記第２の主電極の間に位置し、前記第１の主電極と前記第２の主電極、前記第１のゲート領域と前記第２のゲート領域、及び、前記第１のゲート電極と前記第２のゲート電極は、それぞれ対称形になるように配置構成された双方向ノーマリオン型の接合型電界効果トランジスタであって、前記第１の主電極は第１の抵抗を介して回線入力端子に接続され、前記第２の主電極は第２の抵抗を介して回線出力端子に接続され、前記回線入力端子と前記第１の抵抗の間には前記第１のゲート電極が接続され、前記回線出力端子と前記第２の抵抗の間には前記第２のゲート電極が接続されていることを特徴とする過電流保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004126807A JP4159503B2 (ja) | 2004-04-22 | 2004-04-22 | 過電流保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004126807A JP4159503B2 (ja) | 2004-04-22 | 2004-04-22 | 過電流保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005312205A JP2005312205A (ja) | 2005-11-04 |
| JP4159503B2 true JP4159503B2 (ja) | 2008-10-01 |
Family
ID=35440337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004126807A Expired - Fee Related JP4159503B2 (ja) | 2004-04-22 | 2004-04-22 | 過電流保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4159503B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108292837B (zh) * | 2015-09-21 | 2020-01-17 | 西普托特技术有限责任公司 | 用于保护电路的单晶体管器件以及方法 |
| CN111370477B (zh) * | 2018-12-25 | 2022-05-17 | 上海睿驱微电子科技有限公司 | 具有过流限制功能的绝缘栅双极型晶体管及其构建方法 |
-
2004
- 2004-04-22 JP JP2004126807A patent/JP4159503B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2005312205A (ja) | 2005-11-04 |
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| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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