KR860009515A - 도전변조형 mosfet의 과전류 보호회로 - Google Patents

도전변조형 mosfet의 과전류 보호회로 Download PDF

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Abstract

내용 없음

Description

도전변조형 MOSFET의 과전류 보호회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 일실시예에 따른 BIFET 회로도.
제6도는 본 발명의 다른 실시예에 따른 BIFET 회로도이다.
1 : BIFET(Bipoler mode FET) 2 : 직류전원
3 : 부하 4, 5 : 게이트전원
6∼9 : 바이폴라 트랜지스터 10 : 제어신호 입력단자
11 : 출력단자 31 : 포로커플러
33 : 파형정형회로 34 : 플립플롭
36 : 앤드논리회로 37 : 제어입력단자
38 : 레벨변환회로 50 : 게이트신호 발생회로

Claims (15)

  1. BIFET(1)의 드레인·소오스 간에서 전압을 검지하는 회로(12, 13)를 구비하고 있고, 게이트 신호 발생 회로(50)의 출력단자(11)에 상기 BIFET(1)의 게이트가 연결되어 있는 도전변조형 MOSFET의 과전류 보호회로에 있어서, 상기 전압검지 회로(12, 13)의 출력에 따라 BIFET(1)의 게이트·소오스간 전압을 저하시키는 한편, BIFET(1)의 턴-온 실패나 장시간의 턴-온 지연을 방지하기 위한 주스위칭회로가 상기 BIFET(1)와 게이트 신호 발생회로(50)의 사이에 설치된 것을 특징으로 하는 도전변조형 MMOSFET의 과전류 보호회로.
  2. 제1항에 있어서, 주스위칭회로는 애노드가 BIFET(1)의 게이트 측에 연결된 다이리스터(14)와, 상기 다이리스터(14)의 게이트에 연결되는 제너다이오드(16), 드레인이 상기 다이리스터(14)의 캐소드에 연결되고 소오스가 상기 BIFET(1)의 소오스에 연결되어진 MOSFET(15) 및 상기 MOSFET(15)의 게이트와 게이트 신호 발생회로(50)의 출력단자(11) 간에 설치되는 지연회로를 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  3. 제2항에 있어서, MOSFET(15)의 드레인·소오스간에 과전압방지용 제너다이오드(17)가 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  4. 제2항에 있어서, 지연회로는 게이트신호 발생회로(50)의 출력단자(11)와 MOSFET(15)의 게이트 사이에 설치된 저항(19)과 MOSFET(15) 자체의 게이트 용량으로 구성되는 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  5. 제2항에 있어서, BIFET(1)의 게이트와 다이리스터(14)의 애노드 사이에포토커플러(31)가 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  6. 제2항에 있어서, 지연회로의 시정수는 ON 게이트 신호가 BIFET(1)의 게이트에 인가되지 않는 기간과 ON 게이트 신호가 인가된 후 BIFET(1)의 드레인·소오스간 전압이 최소한 10% 저하되기까지의 초기 턴-온 기간 동안에 MOSFET(15)를 턴-오프상태로 유지시킬 수 있도록 설정된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  7. 제1항에 있어서, 주스위칭회로는 소오스가 BIFET(1)의 소오스에 연결되어진 MOSFET(26)와, 상기 BIFET(1)의 게이트와 MOSFET(26)의 드레인 간에 설치된 다이오드(27), 상기 MOSFET(26)의 게이트와 전압검지회로(12, 13)의 사이에 설치된 제 1 지연 회로(시정수회로) 및 상기 BIFET(1)의 초기 턴-온 기간과 OFF 게이트 신호로 인한 턴-오프 기간에 상기 전압검지회로(12, 13)의 출력측을 단락시키는 단락회로를 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  8. 제7항에 있어서, 단락회로는 BIFET(1)에 ON 게이트신호가 인가되지 않는 기간과, ON 게이트신호가 인가된 후 BIFET(1)의 드레인·소오스간 전압이 최소한 10% 저하되기까지의 초기 턴-온 기간 동안에 MOSFET(30)가 턴-온 되도록 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  9. 제8항에 있어서, 단락회로는 전압검지회로(12, 13)의 출력측을 단락시키는 MOSFET(30)와, 드레인이 상기 MOSFET(30)의 게이트에 연결되어진 MOSFET(40)를 구비하고 있는 MOS인버터 및 상기 MOSFET(40)의 게이트와 게이트 신호 발생회로(50)의 출력단자(11) 사이에 설치된 제 2 지연회로로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  10. 제9항에 있어서, 제2지연회로는 게이트 신호 발생회로(50)의 출력단자(11)와 MOSFET(40)의 사이에 설치된 저항(41)과 상기 MOSFET(40) 자체의 게이트 용량으로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  11. 제7항에 있어서, 제1지연회로는 MOSFET(26)의 게이트와 전압검지회로(12, 13) 간에 설치된 다이오드(29)와, 이 다이오드(29)에 병렬로 연결된 저항(28) 및 상기 MOSFET(26) 자체의 게이트 용량으로 이루어진 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  12. 제7항에 있어서, BIFET(1)의 게이트와 다이오드(27)의 애노드 사이에 포토커플러(31)가 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  13. 제7항에 있어서, 단락회로에 있는 MOSFET(30)의 드레인과 소오스 간에 과전압방지용 제너다이오드(39)가 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  14. 제1항에 있어서, 주스위칭 회로는 전압검지회로(12, 13)의 출력에 따라 BIFET(1)의 게이트·소오스간 전압을 저하시키는 한편, BIFET(1)의 턴-온 실패나 장시간의 턴-온 지연을 방지하기 위한 부스위칭회로와, 상기 BIFET(1)의 드레인·소오스간 전압을 검출하기 위한 별도의 전압검지회로(24, 25)를 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
  15. 제 14 항에 있어서, 부스위칭회로는 BIFET(1)의 게이트에 콜렉터가 연결된 바이폴라 트랜지스터(20)와, 상기 바이폴라 트랜지스터(20)의 베이스와 전압검지회로(24, 25)의 출력측 사이에 연결된 제너다이오드(22), 드레인이 상기 바이폴라 트랜지스터(20)의 에미터에 접속되고 소오스가 BIFET(1)의 소오스에 접속된 MOSFET(21) 및 상기 MOSFET(21)의 드레인·소오스 간에 설치된 과전압방지용 제너다이오드(23) 등으로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류 보호회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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