JP5411311B2

JP5411311B2 - データバススキュー用途のための最適化電荷共有

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Publication number: JP5411311B2
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Description

本発明は、集積回路メモリに関し、より詳しくは、集積回路メモリおける電荷共有回路および方法に関する。

ビットライン間における電荷のプリチャージおよび共有、電荷励起回路における様々な電源レベル間を切り替えることによる電荷リサイクル、および、それらの技術すべてを組み合わせることのみならず、様々なバスおよび回路積層技術を含む多くの電荷共有および電荷リサイクル技術が知られている。

電荷共有技術は、動作電力を節減すべく以前から集積回路設計に用いられてきた。典型的な回路例は、予め格納されたデータの状態に従い、一のレベルのＶＣＣ／２にプリチャージされ、その後ビットライン（ＢＬ）および相補的ビットラインバー（／ＢＬまたはＢＬＢ）のＶＣＣ（供給電圧レベル）またはＶＳＳ（回路接地点）に駆動されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイビットラインと共に利用される回路である。

他の最新の回路例は、３つの異なる電圧範囲で動作する３つの論理ゲートグループの使用を含む。動作中、１のグループは、ＶＣＣ／３からＶＳＳまで移行し、第２のグループは、２ＶＣＣ／３からＶＣＣ／３まで移行し、第３のグループは、ＶＣＣから２ＶＣＣ／３まで移行する。このように、これら３つのグループの論理ゲートは、それらの隣接する電圧範囲グループと電荷を共有でき、そして従来の設計は、このように動作することを強いる。換言すると、現在の回路技術では、低レベルの信号または回路ブロックＡは、高レベルの隣接する信号または回路ブロックＢと同等に設定される。

しかしながら、従来技術の電荷共有回路は、時間移動するクロックパイプライン回路における電荷共有または電荷リサイクルのための手段をもたない。電荷共有に用いられるバスおよび信号は、高度なパイプライン設計においていくつかのクロック期間で時間移動され得る。従来技術の回路は、それらの時間移動される電気信号の電荷を共有するいかなる手段も持たない。

そこで望まれるのは、データバスを不要にスローダウンさせるかまたは大容量の回路を加えることなしに、データバススキュー適用の間に集積回路メモリにおいて効率的な電荷共有をするための回路および方法である。

本発明によれば、集積回路メモリにおけるスキューされたデータバス状態において電荷共有機能を提供する回路および方法は、時間移動が適用されると電荷リサイクルができないという従来技術の電荷共有回路の不完全性を克服する。本発明の回路は、２つの付加的な回路ブロックを含み、その１つは、電荷リサイクル機能を提供すべく電荷共有ラインセットにおける各容量ラインに結合される。

本発明によれば、予備のクロック信号は、実数データが伝播されるときに生成される電圧レベルと同様の第１の容量ラインに電圧差を生じさせるべく予備の駆動回路をトリガする第１のクロック期間にワンサイクル早くアクティブになる。第１の容量ライン上に補助電圧信号が通常より早く生じ、第２の容量ラインと第１の容量ラインとの間の適切な電荷共有が実現する。また、正常な非スキュー電荷共有の直前のクロック期間に関連する補助制御信号が存在する。補助制御信号が基準読み取り回路をトリガすることにより、適切な電荷共有の実数データに存在する電圧と同様のデータおよび電圧が第１の容量ライン上に生成される。本発明によれば、補助読み取りおよび駆動回路ブロックは、正常な読み取りおよび駆動回路の部分コピーなので、適切な容量信号ライン上において電圧は一致し得る。

本発明の前述および他の目的、特徴および利点は、添付の図面を参照し、本発明の以下の好適な実施形態の詳細な説明から直ちにより明らかになるであろう。

図１は、電荷共有に用いられる回路ブロック数を考慮せずに選択された信号または動作レベルを許容する電荷共有回路１００である。言い換えれば、例えば、互いに電荷を共有しつつもＶＣＣ／１０動作レベルを有する２つの回路ブロックを提供することは非常に有利である。すなわち、互いに電荷を共有する２つの信号発生器により、１つの信号またはブロックがＶＣＣから０．９ＶＣＣの範囲で動作する一方で、他の信号またはブロックは、ＶＳＳから０．１ＶＣＣまでの間で動作し得る。

図１を参照すると、ブロック図１００は、２つの長い高容量ラインセット１０４および１１０、ＤＲ／ＤＲＢおよびＧＤＲ／ＧＤＲＢを示す。ＤＲ／ＤＲＢ信号およびＤＲＬＡＴＢ信号を受信し、かつ、ＤＡ／ＤＡＢ信号を提供するＤＡＭＰ回路ブロック１０６を含むクロックパイプラインステージが存在する。クロックパイプラインステージは、ＤＡ／ＤＡＢ信号およびＧＣＬＫ信号を受信し、かつ、ＧＤＲ／ＧＤＲＢ信号を提供するＧＤＲＶ回路ブロック１０８も含む。クロックパイプラインステージ１０６および１０８は、２つのラインセット１０４および１１０の間に結合される。ブロック図１００は、また、ＤＲＬ／ＤＲＬＢおよびＲＥＮ／ＹＲ信号を受信し、かつ、ＤＲ／ＤＲＢ信号を提供するＬＲＥＡＤ回路ブロック１０２を含む。ブロック図１００は、また、ＧＤＲ／ＧＤＲＢおよびＧＤＲＣＬＫ信号を受信し、かつ、ＱＩ出力信号を提供するＧＤＲＡＭＰ回路ブロック１１２を含む。

図２を参照すると、図１の回路１００に関連する信号ＣＬＫ、ＲＥＮ／ＹＲ、ＤＲＬ／ＤＲＬＢ、ＤＲ／ＤＲＢ、ＤＲＬＡＴＢ、ＤＡ／ＤＡＢ、ＧＣＬＫ、ＧＤＲ／ＧＤＲＢ、ＧＤＲＣＬＫ、およびＱＩが示されている。図１の回路１００は、ＤＲ／ＤＲＢおよびＧＤＲ／ＧＤＲＢ駆動ライン１０４と１１０との間の一のクロック期間の時間移動を結果として生じる。図２の波形からわかるように、２つのラインセット１０４および１１０の間で電荷が共有される場合、"１"および"３"と示されるクロックサイクルの間でアンバランスが生じる。このことは、高容量ラインＤＲ／ＤＲＢおよびＧＤＲ／ＧＤＲＢまたは１０４および１１０は互いに電荷を共有しているので、望ましくない。これらの信号の１セットだけがアクティブな場合は、消費される電荷または電流にアンバランスが存在する。このアンバランスが起きると、ＶＥＱ１およびＶＥＱ２電圧レベルにおける移動が結果として起きる。ＶＥＱ１およびＶＥＱ２電圧レベルは、以下にさらに詳しく説明する。

図３は、容量データライン３０４に結合されたＬＲＥＡＤ読み取り回路３０２と、容量グローバルデータライン３１０に結合されたＧＤＲＶ駆動回路３０８とを含む集積回路メモリ電荷共有回路３００の簡略化されたブロック図である。前述の通り、回路３０２および３０８の入出力信号は、それぞれ、回路１０２および１０８の予め定義された入出力信号に概ね対応する。前述の通り、図３の回路３００は、それぞれ回路１０６および１１２に概ね対応する回路３０６および３１２を含む。本発明に従う回路３００は、読み取りおよび駆動回路の複製を含む。補助回路は、容量データライン３０４に結合されてＹＲＰ信号を受信するＲＬＲＥＡＤ読み取り回路３１４と、容量グローバルデータライン３１０に結合されてＧＣＬＫＰ信号を受信するＲＧＤＲＶ駆動回路３１６である。

図４は、図３の集積回路メモリ電荷共有回路に関連する信号を示すタイミングチャートであり、特に、容量ラインセットにおける補助信号と、すべてのクロックサイクルに関連する電荷リサイクルの存在とを示す。図４に示される信号は、ＣＬＫ、ＲＥＮ／ＹＲ、ＹＲＰ、ＤＲＬＡＴＢ、ＧＣＬＫＰ、ＧＣＬＫ、ＧＤＲＣＬＫ、ＤＲ／ＤＲＢ、ＧＤＲ／ＧＤＲＢ、および、ＱＩ信号である。前述の通り、ＹＲＰおよびＧＣＬＫＰは、図１の回路にはない本発明に従い用いられる補助信号である。

図４に示すタイミングチャートに描かれた波形は、予備ＧＤＲＶ回路、ＲＧＤＲＶ回路３１６、または、「基準ＧＤＲＶ」をトリガすることにより、実数データが伝播されるとき生成される電圧レベルと同様な電圧差をＧＤＲ／ＧＤＲＢライン３１０上で生じるべくクロック期間１においてワンサイクル早くアクティブになる補助ＧＣＬＫＰ信号を示す。ＧＣＬＫＰ信号は、本発明に従い、ＤＲ／ＤＲＢライン３０４とＧＤＲ／ＧＤＲＢライン３１０との間の適切な電荷共有を可能にすべく通常生じる場合より早く生じる。また、２つの有効なＹＲパルスに続くクロック期間３における補助ＹＲ信号、ＹＲＰが存在する。ＹＲＰ信号は、適切な電荷共有のための実数データ中にある電圧と同様のＤＲライン３０４上に電圧を生成すべく、ＲＬＲＥＡＤ（「基準ＬＲＥＡＤ」）回路３１４に予備データを供給させる。

図４の例では、２のバースト長が用いられる。しかしながら、任意のビット数のバースト長を用いてもかまわないことは当業者にとって明らかであろう。しかしながら、バースト長は、「予備の」不要なデータがさらなる電力を消費するというような所定の用途によって、注意深く選択される。図４を参照すると、ＧＤＲＣＬＫが３回目に切り替えられる場合、第３のＱＩビットが出るであろう。パイプラインステージが図４に示されるようなクロックサイクルに代わり２つのクロックサイクルでオフになるのなら、２つのＹＲＰおよびＧＣＬＫＰパルスが要求されるであろう。６４または１２８ビットバースト長など、長めのバースト長では、予備ＹＲＰまたはＧＣＬＫＰパルスのオーバーヘッドが小さくなっていくことに注目されたい。換言すると、図３および４の例では、本発明の技術は、かなりの回路オーバーヘッドおよびコストを集積回路メモリに比例的に付加するように見えるであろう。実際には、６４または１２８ビットバースト長が用いられる場合、付加的なオーバーヘッドは、比例的にかなり小さくなる。

添付の概略図５および６に示されるＲＬＲＥＡＤおよびＲＧＤＲＶ回路ブロック３１４および３１６で用いられるのに適した回路例を以下に詳しく述べる。回路ブロック３１４および３１６は、ＬＲＥＡＤおよびＧＤＲＶ回路３０２および３０８の部分コピーであるため、本発明に従う適切な信号ライン上で電圧の一致が生じ得る。

図５は、本発明に従う、図３の電荷共有回路３００に用いられるのに適した基準ローカル読み取り回路３１４の概略図である。基準ローカル読み取り回路３１４は、ＰチャネルトランジスタＩ１０およびＩ８と、ＮチャネルトランジスタＩ６とを含む。基準ローカル読み取り回路３１４は、トランジスタＩ１０およびＩ６のゲートに結合されるＹＲＰ信号を受信する。基準ローカル読み取り回路３１４は、トランジスタＩ８のソース／ドレインでＤＲＢ信号を提供する。動作中、基準ローカル読み取り回路３１４は、本発明に従う、図４のタイミングチャートに示されるような、ＧＤＲ／ＧＤＲＢラインと共有できるＤＲ／ＤＲＢラインにおける信号または電圧分割を実現すべく、ＹＲＰ信号に応答してＤＲ／ＤＲＢ容量ライン３０４に補助信号を提供する。

図６は、本発明に従う、図３の電荷共有回路３００で用いられるのに適した複製駆動回路３１６の概略図である。複製駆動回路３１６は、直列結合ＡＮＤゲートＩ１１、インバータＩ３、および、ＮチャネルトランジスタＩ０を含む。駆動回路３１６は、ＡＮＤゲートＩ１１の入力でＧＣＬＫＰ信号を受信する。駆動回路３１６は、トランジスタＩ０のソース／ドレインでＧＤＲＢ信号を提供する。動作中、駆動回路３１６は、本発明に従う、図４のタイミングチャートに示されるような、ＤＲラインと電荷を共有することが可能なＧＤＲ／ＧＤＲＢラインにおける信号または電圧分割を実現すべく、ＧＣＬＫＰ信号に応じて補助信号をＧＤＲ／ＧＤＲＢ容量ライン３１０に提供する。

図７は、本発明に従う、図３の電荷共有回路３００に用いられるのに適した読み取り回路３０２の概略図である。読み取り回路３０２は、ＹＲ＜０＞、ＹＲ＜１＞、ＹＲ＜２＞、および、ＹＲ＜３＞制御信号によりその共通ゲートで制御される相補的データ入力ＢＬ＜０＞／ＢＬＢ＜０＞、ＢＬ＜１＞／ＢＬＢ＜１＞、ＢＬ＜２＞／ＢＬＢ＜２＞、および、ＢＬ＜３＞／ＢＬＢ＜３＞を受信するＮチャネルトランジスタの対Ｉ６／Ｉ７、Ｉ０／Ｉ１、Ｉ２／Ｉ３、および、Ｉ５／Ｉ４を含む。ＹＲ制御信号に応答し、相補的データ入力は、ＤＲＬおよびＤＲＬＢラインに選択的に結合される。次に、ＤＲＬおよびＤＲＬＢラインにおけるデータは、交差結合されるＰチャネルトランジスタＩ１２およびＩ１３と、ＮチャネルトランジスタＩ８、Ｉ９、Ｉ１０、および、Ｉ１１を含む回路によるＤＲおよびＤＲＢライン上で駆動される。動作中、読み取り回路３０２は、容量駆動ラインＤＲ／ＤＲＢを駆動するカレントドライブ能力を提供する。

図８は、本発明に従う、図３の電荷共有回路３００に用いるのに適したローカルデータ増幅回路３０６の概略図である。データ増幅回路３０６は、ＤＲＢおよびＤＲラインにわたり結合されるＰチャネルトランジスタＩ１０と、ＰチャネルトランジスタＩ１３およびＩ１４を含むプリチャージ回路と、ＤＲＢおよびＤＲラインとＶＥＱ１電圧とを等しくするＰＲＥ１１制御信号を受信するインバータＩ３２２と、ＰチャネルトランジスタＩ３５およびＩ３６を含むプリチャージ回路と、ＤＲＢおよびＤＲラインとＶＥＱ２電圧とを等しくするＰＲＥ２２制御信号を受信するインバータＩ３２７とを含む。増幅回路３０６は、ＤＲ／ＤＲＢラインとＤＲＰ／ＤＲＢＰラインとの間に配置され、インバータＩ３１２により提供されるＤＲＬＡＴ信号によりそのゲートで制御されるＰチャネルトランジスタＩ１６およびＩ１７を含む。ラインＤＲＰ／ＤＲＢＰにおける信号は、交差結合ＰチャネルトランジスタＩ２０／Ｉ２１、交差結合ＮチャネルトランジスタＩ０／Ｉ１、切り替えＮチャネルトランジスタＩＭ６、および、ＮＡＮＤゲートＩ３２４およびＩ３２５を含む回路部分によりＤＡ／ＤＡＢライン上で駆動される。動作中、増幅器３０６は、小さい信号ＤＲラインを完全なＣＭＯＳレベルまで持っていき、かつ、パイプラインの遅延段を挿入する目的で、ＤＡ／ＤＡＢライン上のＤＲ／ＤＲＢ信号を増幅すべく用いられる。

図９は、本発明に従う、図３の電荷共有回路３００に用いられるのに適した駆動回路３０８の概略図である。駆動回路３０８は、ＤＡラインに結合されるパスゲートＩ６／Ｉ１８と、ＤＡＢラインに結合されるパスゲートＩ１４／Ｉ１７とを含む。パスゲートＩ６／Ｉ１８の出力は、ＮＡＮＤゲートＩ１１、インバータＩ３、および、ＮチャネルトランジスタＩ０を含む論理回路に結合される。パスゲートＩ１４／Ｉ１７の出力は、ＮＡＮＤゲートＩ１０、インバータＩ５、および、ＮチャネルトランジスタＩ１を含む論理回路に結合される。トランジスタＩ０は、ＧＤＲＢラインに結合される。ＧＤＲＢラインは、ＰＲＥ２制御電圧を受信するＮチャネルトランジスタＩ１９によりＶＥＱ１電圧と等しくされる。ＧＤＲＢラインは、ＰＲＥ１制御電圧を受信するＮチャネルトランジスタＩ２０によりＶＥＱ２電圧と等しくされる。次に、トランジスタＩ１は、ＧＤＲラインに結合される。ＧＤＲラインは、ＰＲＥ２制御電圧を受信するＮチャネルトランジスタＩ２２によりＶＥＱ１と等しくされる。ＧＤＲラインは、ＰＲＥ１制御電圧を受信するＮチャネルトランジスタＩ２１によりＶＥＱ２電圧と等しくされる。ＮチャネルトランジスタＩ２３は、ＰＲＥ制御電圧の制御下で、ＧＤＲおよびＧＤＲＢラインの電圧を等しくするためにこれら２つのラインにわたり結合される。動作中、駆動回路３０８は、ＤＡおよびＤＡＢラインにおける信号を読み取り、それら信号をＧＤＲおよびＧＤＲＢライン上で駆動し、また、サイクルのプリチャージ部分におけるＰＲＥ１およびＰＲＥ２の状態に基づき、ＧＤＲおよびＧＤＲＢラインをＶＥＱ１またはＶＥＱ２にプリチャージするよう用いられる。

図１０は、本発明に従う図３の電荷共有回路３００で用いられるのに適したグローバルデータ増幅回路３１２の概略図である。ＮチャネルトランジスタＩＭ６およびＩＭ１１は、ＧＤＲ／ＧＤＲＢラインとＤＲＰ／ＤＲＢＰラインとの間に配置され、かつ、ＤＲＰＲＥＢ制御信号によりそのゲートで制御される。ＤＲＰおよびＤＲＢＰ信号は、ＰチャネルトランジスタＩ０、ＩＭ２、およびＩＭ７と、ＮチャネルトランジスタＩＭ１およびＩＭ５を含む回路部分によって分解される。ＮＡＮＤゲートＩ１３は、ＱＩ出力信号を提供すべく、ＧＤＲＣＬＫおよびＤＲＢＰ信号を受信する。動作中、増幅回路３１２は、ＧＤＲＢおよびＧＤＲ信号を分解し、かつ、ＱＩ出力信号に駆動能力を提供する。ダミーＮＡＮＤゲートＩ１４は、ラインＤＲＰおよびＤＲＢＰにおける容量性負荷を等しくするために提供され、その結果、それらは、それぞれ同様のゲート負荷を参照し、Ｉ０、ＩＭ１、ＩＭ２、ＩＭ５、および、ＩＭ７で構成されるラッチアンプはバランスが取れる。
よびＧＤＲＢラインをＶＥＱ１またはＶＥＱ２にプリチャージするよう用いられる。

図１１は、図３に示される回路３００と同様な、本発明に従う電荷共有回路１１００の概略図である。回路１１００は、補助電荷リサイクルまたは共有回路３１８を含む。回路３１８は、２００７年１月２２日に出願された同時係属出願である出願番号１１／６２５，７２８（公開番号ＵＳ２００８／０１７５０７４Ａ１）、「離散選択信号値の信号生成を実現する集積回路デバイスのためのスイッチキャパシタ電荷共有技術」において完全に説明されているスイッチキャパシタ、または、短絡トランジスタ電荷共有または電荷リサイクル回路である。回路３１８の機能は、ＤＲ／ＤＲＢラインを低くするために用いられる電荷がＧＤＲ／ＧＤＲＢラインを高くするためにも用いられることを保証する。
用語集
ＤＲＬ／ＤＲＬＢ：データ読み取りローカル／データ読み取りローカルバー信号
ＲＥＮ／ＹＲ：読み取りイネーブル／Ｙアドレス読み取り選択信号
ＤＲ／ＤＲＢ：データ読み取り／データ読み取りバー信号
ＬＲＥＡＤ：ローカル読み取り回路
ＲＬＲＥＡＤ：基準ローカル読み取り回路
ＤＡＭＰ：データ増幅回路
ＤＡ／ＤＡＢ：データ増幅出力／データ増幅バー出力信号
ＧＤＲＶ：Ｇｄｒ信号ＤＲｉＶｅｒ回路
ＲＧＤＲＶ：基準ＧＤＲＶ回路
ＧＤＲ／ＧＤＲＢ：グローバルデータ読み取り／グローバルデータ読み取りバー信号
ＧＤＲＡＭＰ：ＧＤＲ増幅回路
ＧＤＲＣＬＫ：ＧＤＲ増幅クロック信号

本発明の好適な実施形態に本発明の原理を記載および例示してきたが、このような原理から逸脱せずに、本発明の構成および詳細を変更しうることは当業者であれば明らかであろう。好ましい方法および回路が示されてきたが、好ましい方法および回路の厳密な細部は、特定の用途に要求される程度に変更され得る。例えば、図２または４には示されていないが、バースト長は、６４または１２８でもよい。したがって、添付の特許請求の趣旨および範囲内でのすべての修正および変更を請求する。

容量データラインに結合される読み取り回路と、容量グローバルデータラインに結合される駆動回路とを含む集積回路メモリ電荷共有回路の簡略化されたブロック図である。図１の集積回路メモリ電荷共有回路に関連する信号を示すタイミングチャートであり、特に、容量ラインセットにおける信号の喪失、および、最初と最後のクロック期間に関連する電荷リサイクルの欠如を示す。本発明に従う読み取りおよび駆動回路の複製に加え、容量データラインに結合された読み取り回路と、容量グローバルデータラインに結合された駆動回路と含む集積回路メモリ電荷共有回路の簡略化されたブロック図である。図３の集積回路メモリ電荷共有回路に関連する信号を示すタイミングチャートであり、特に、容量ラインセットにおける補助信号とすべてのクロックサイクルに関連する電荷リサイクルの存在とを示す。本発明に従う、図３の電荷共有回路における使用に適した複製読み取り回路の概略図である。本発明に従う、図３の電荷共有回路で用いられるのに適した複製駆動回路の概略図である。本発明に従う、図３の電荷共有回路で用いられるのに適した読み取り回路の概略図である。本発明に従う、図３の電荷共有回路での使用に適したローカルデータ増幅回路の概略図である。本発明に従う、図３の電荷共有回路での使用に適した駆動回路の概略図である。本発明に従う、図３の電荷共有回路での使用に適したグローバルデータ増幅回路の概略図である。さらなる電荷リサイクル回路を含む図３の回路の概略図である。

Claims

電荷共有回路であって、
一のローカル読み取り回路と、
一の第１の増幅回路と、
前記ローカル読み取り回路と前記第１の増幅回路との間に結合される一の容量ローカルデータラインと、
前記第１の増幅回路の出力の下流にある入力を有する一の駆動回路と、
一の出力信号を提供する一の第２の増幅回路と、
駆動回路と前記第２の増幅回路との間に結合される一の容量グローバルデータラインと、
前記容量ローカルデータラインと前記容量グローバルデータラインとの間に結合される一の電荷リサイクル回路と、
前記容量ローカルデータラインに結合される一の基準ローカル読み取り回路と、
前記容量グローバルデータラインに結合される一の基準駆動回路とを含み、
前記基準ローカル読み取り回路は、
一の第１の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記容量ローカルデータラインと一の電源電圧ソースとの間に結合される一の電流路を有する一のＰチャネルトランジスタとを含む電荷共有回路。
前記ローカル読み取り回路は、一の第２の制御信号を受信する、請求項１に記載の電荷共有回路。
前記第１の制御信号は、前記第２の制御信号の後に発生する、請求項２に記載の電荷共有回路。
前記駆動回路は、一の第３の制御信号を受信し、前記基準駆動回路は、一の第４の制御信号を受信する、請求項１から３のいずれか一項に記載の電荷共有回路。
前記第４の制御信号は、前記第３の制御信号の前に発生する、請求項４に記載の電荷共有回路。
前記基準ローカル読み取り回路は、一の補助信号を前記容量ローカルデータラインに供給する手段を含む、請求項１から５のいずれか一項に記載の電荷共有回路。
前記補助信号は、基準電圧から前記基準電圧より高い電位に立ち上がる信号を含む、請求項６に記載の電荷共有回路。
前記基準駆動回路は、一の補助信号を前記容量グローバルデータラインに供給する手段を含む、請求項１から７のいずれか一項に記載の電荷共有回路。
前記補助信号は、前記電源電圧から前記電源電圧より低い電位に立ち下がる信号を含む、請求項８に記載の電荷共有回路。
第１および第２の容量データラインでスキューされたデータの電荷共有方法であって、
一の第１のデータ信号により前記第１の容量データラインを駆動することと、
前記第１のデータ信号からスキューされた一の第２のデータ信号により前記第２の容量データラインを駆動することと、
前記第１の容量データラインを一の第１のクロック信号により駆動することと、
前記第２の容量データラインを一の第２のクロック信号により駆動することと、
を含み、
前記第１の容量データラインを一の第１のクロック信号により駆動することは、前記第１の容量データラインを一の基準ローカル読み取り回路により駆動することを含み、
前記基準ローカル読み取り回路は、
一の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記第１の容量データラインと一の電源電圧ソースとの間に結合される一の電流路を有する一のＰチャネルトランジスタとを含み、
前記第１の容量データラインと前記第２の容量データラインとの間にスイッチキャパシタを含み、
前記第１の容量データラインと前記第２の容量データラインとの間に電荷共有が生じる、
電荷共有方法。
前記第１の容量データラインを一の第１のデータ信号により駆動することは、前記第１の容量データラインを一のローカル読み取り回路により駆動することを含む、請求項１０に記載の電荷共有方法。
前記第２の容量データラインを一の第２のデータ信号により駆動することは、前記第２の容量データラインを一の駆動回路により駆動することを含む、請求項１０または１１に記載の電荷共有方法。
前記第２の容量データラインを一の第２のクロック信号により駆動することは、前記第２の容量データラインを一の基準駆動回路により駆動することを含む、請求項１０から１２のいずれか一項に記載の電荷共有方法。
前記第１のクロック信号は、前記基準ローカル読み取り回路がないと仮定した場合の前記第１の容量データラインを通る信号と前記第２の容量データラインを通る信号との間の一のスキューの間に生ずる、請求項１０から１３のいずれか一項に記載の電荷共有方法。
前記第２のクロック信号は、前記第１の容量データラインを通る信号と前記第２の容量データラインを通る信号との間の一のスキューの間に生ずる、請求項１０に記載の電荷共有方法。
第１および第２の容量データラインにおいてスキューされたデータの電荷共有回路であって、
前記第１の容量データラインを一の第１のデータ信号により駆動する回路構成と、
前記第１のデータ信号からスキューされた一の第２のデータ信号により前記第２の容量データラインを駆動する回路構成と、
前記第１の容量データラインを一の第１のクロック信号により駆動する回路構成と、
前記第２の容量データラインを一の第２のクロック信号により駆動する回路構成と、
を含み、
前記第１の容量データラインを一の第１のクロック信号により駆動する前記回路構成は、一の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記第１の容量データラインと一の電源電圧ソースとの間に結合される一の電流路を有する一のＰチャネルトランジスとを含み、
前記第１の容量データラインと前記第２の容量データラインとの間にスイッチキャパシタを含み、
前記第１の容量データラインと前記第２の容量データラインとの間に電荷共有が生じる、
電荷共有回路。
前記第１の容量データラインを一の第１のクロック信号により駆動する前記回路構成は、一の第１の信号極性を提供する回路構成を含み、前記第２の容量データラインを一の第２のクロック信号により駆動する回路構成は、一の第２の信号極性を提供する回路構成を含む、請求項１６に記載の電荷共有回路。
電荷共有回路であって、
一のローカル読み取り回路と、
一の第１の増幅回路と、
前記ローカル読み取り回路と前記第１の増幅回路との間に結合される一の容量ローカルデータラインと、
前記第１の増幅回路の出力の下流にある入力を有する一の駆動回路と、
一の出力信号を提供する一の第２の増幅回路と、
駆動回路と前記第２の増幅回路との間に結合される一の容量グローバルデータラインと、
前記容量ローカルデータラインと前記容量グローバルデータラインとの間に結合される一の電荷リサイクル回路と、
前記容量ローカルデータラインに結合される一の基準ローカル読み取り回路と、
前記容量グローバルデータラインに結合される一の基準駆動回路とを含み、
前記基準駆動回路は、
一の第１の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記容量グローバルデータラインと一の基準電圧源との間に結合される一の電流路を有する一のＮ−チャネルトランジスタとを含む、電荷共有回路。
前記ローカル読み取り回路は、一の第３の制御信号を受信し、前記基準ローカル読み取り回路は、一の第４の制御信号を受信する、請求項１８に記載の電荷共有回路。
前記第４の制御信号は、前記第３の制御信号の後に発生する、請求項１９に記載の電荷共有回路。
前記駆動回路は、一の第２の制御信号を受信する、請求項１８から２０のいずれか一項に記載の電荷共有回路。
前記第１の制御信号は、前記第２の制御信号の前に発生する、請求項２１に記載の電荷共有回路。
前記基準ローカル読み取り回路は、一の補助信号を前記容量ローカルデータラインに供給する手段を含む、請求項１８から２２のいずれか一項に記載の電荷共有回路。
前記補助信号は、前記基準電圧から前記基準電圧より高い電位に立ち上がる信号を含む、請求項２３に記載の電荷共有回路。
前記基準駆動回路は、一の補助信号を前記容量グローバルデータラインに供給する手段を含む、請求項１８から２４のいずれか一項に記載の電荷共有回路。
前記補助信号は、電源電圧から前記電源電圧より低い電位に立ち下がる信号を含む、請求項２５に記載の電荷共有回路。
第１および第２の容量データラインでスキューされたデータの電荷共有方法であって、
一の第１のデータ信号により前記第１の容量データラインを駆動することと、
前記第１のデータ信号からスキューされた一の第２のデータ信号により前記第２の容量データラインを駆動することと、
前記第１の容量データラインを一の第１のクロック信号により駆動することと、
前記第２の容量データラインを一の第２のクロック信号により駆動することと、
を含み、
前記第２の容量データラインを一の第２のクロック信号により駆動することは、前記第２の容量データラインを一の基準駆動回路により駆動することを含み、
前記基準駆動回路は、
一の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記第２の容量データラインと一の基準電圧源との間に結合される一の電流路を有する一のＮ−チャネルトランジスタとを含み、
前記第１の容量データラインと前記第２の容量データラインとの間にスイッチキャパシタを含み、
前記第１の容量データラインと前記第２の容量データラインとの間に電荷共有が生じる、電荷共有方法。
前記第１の容量データラインを一の第１のデータ信号により駆動することは、前記第１の容量データラインを一のローカル読み取り回路により駆動することを含む、請求項２７に記載の電荷共有方法。
前記第１の容量データラインを一の第１のクロック信号により駆動することは、前記第１の容量データラインを一の基準ローカル読み取り回路により駆動することを含む、請求項２７または２８に記載の電荷共有方法。
前記第２の容量データラインを一の第２のデータ信号により駆動することは、前記第２の容量データラインを一の駆動回路により駆動することを含む、請求項２７から２９のいずれか一項に記載の電荷共有方法。
前記第１のクロック信号は、前記第１の容量データラインを通る信号と前記第２の容量データラインを通る信号との間の一のスキューの間に生ずる、請求項２７に記載の電荷共有方法。
前記第２のクロック信号は、前記基準駆動回路がないと仮定した場合の前記第１の容量データラインを通る信号と前記第２の容量データラインを通る信号との間の一のスキューの間に生ずる、請求項２７から３１のいずれか一項に記載の電荷共有方法。
第１および第２の容量データラインにおいてスキューされたデータの電荷共有回路であって、
前記第１の容量データラインを一の第１のデータ信号により駆動する回路構成と、
前記第１のデータ信号からスキューされた一の第２のデータ信号により前記第２の容量データラインを駆動する回路構成と、
前記第１の容量データラインを一の第１のクロック信号により駆動する回路構成と、
前記第２の容量データラインを一の第２のクロック信号により駆動する回路構成と、
を含み、
前記第２の容量データラインを一の第２のクロック信号により駆動する前記回路構成は、
一の制御信号を受信する一の入力及び一の出力を有する一のインバータと、
前記インバータの前記出力に結合される一のゲート及び前記第２の容量データラインと一の基準電圧源との間に結合される一の電流路を有する一のＮ−チャネルトランジスタとを含み、
前記第１の容量データラインと前記第２の容量データラインとの間にスイッチキャパシタを含み、
前記第１の容量データラインと前記第２の容量データラインとの間に電荷共有が生じる、
電荷共有回路。
前記第１の容量データラインを一の第１のクロック信号により駆動する前記回路構成は、一の第１の信号極性を提供する回路構成を含み、前記第２の容量データラインを一の第２のクロック信号により駆動する回路構成は、一の第２の信号極性を提供する回路構成を含む、請求項３３に記載の電荷共有回路。