KR20010004910A - 센스 앰프 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 센스 앰프에 관한 것으로, 래치형 구조를 갖는 반도체 메모리 장치의 센스 앰프에 있어서, 센스 앰프 인에이블 신호를 일정 시간 지연후 출력하는 제 1 딜레이 수단과, 상기 제 1 딜레이 수단의 출력을 다시 일정 시간 지연후 출력하는 제 2 딜레이 수단과, 상기 센스 앰프 인에이블 신호에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 1 풀업 구동 수단과, 상기 제 2 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 2 풀업 구동 수단과, 상기 제 1 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀다운 바이어스 전위를 공급하는 풀다운 구동 수단을 구비함으로써, 센스 앰프를 구동하는 바이어스 전위로 전하를 서서히 공급하여 노이즈를 줄일 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치의 센스 앰프(sense amp)에 관한 것으로, 특히 센스 앰프를 구동하는 바이어스 전위로 전하를 서서히 공급함으로써, 노이즈를 줄인 센스 앰프에 관한 것이다.
일반적으로, 센스 앰프는 셀 어레이(cell array)에 저장되어 있는 미세한 데이타 신호가 비트 라인 및 비트바 라인(또는 데이타 라인 및 데이타바 라인)에 각각 실리게 되면 이를 감지·증폭한 후에 데이타 출력버퍼로 전달하기 위한 회로로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.
참고로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 센스 앰프가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 센스앰프의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.
그러면 첨부 도면을 참조하여 종래의 센스 앰프의 동작 및 구성에 대해 설명하고 그에 따른 문제점에 대해 알아보기로 한다.
도 1은 종래의 센스 앰프를 도시한 회로도로서, 센스 앰프를 구동하는 풀업 구동단(P3)과 풀다운 구동단(N3)을 구비한다. 상기 풀업 구동단(P3)은 센스앰프 인에이블 신호(ceb)가 '로우'로 액티브될 때 전원전압(Vdd)을 센스 앰프의 풀업 바이어스 노드(Nd3)로 전달한다. 그리고, 상기 센스앰프 인에이블 신호(ceb)에 의해 풀다운 구동단(N3)이 구동되어 센스 앰프의 풀다운 바이어스 전위 노드(Nd4)의 전하를 접지전압(Vss)으로 빼내어 줌으로써 센스 앰프를 구동시키게 된다.
이때, 데이타 신호(Data)와 데이타바 신호(/Data)를 입력으로 하는 센스 앰프는 이들 데이타 신호를 인식하여 전원전압(Vdd)과 접지전압(Vss)으로 증폭시켜 출력한다. 만약, 데이타 신호(Data)가 '로우'이고 데이타바 신호(/Data)가 '하이'라 하면, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N1)가 턴온되고, 반면 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)가 턴오프되어 데이타 신호(Data)를 출력하는 노드(Nd1)는 접지전압으로 증폭되고 데이타바 신호(/Data)를 출력하는 노드(Nd2)는 전원전압으로 증폭된다.
그런데, 이와 같이 센스 앰프 인에이블 신호(ceb)에 의해 풀업 구동단(P3)과 풀다운 구동단(N3)이 각각 풀 스윙한 후 전원전위를 풀-업 바이어스 전위 노드(Nd3)를 통해 공급하고, 풀-다운 바이어스 전위 노드(Nd4)의 전하를 접지전위(Vss)로 빼주므로써 센싱동작이 일어나도록 구성된 종래의 센스 앰프에 있어서는, 상기와 같이 한번의 풀-스윙으로 상기 센스 앰프 바이어스 전위를 트랜스(transition)할 경우, 한꺼번에 전하를 공급하고 전하를 빼줌으로써 전원전압(Vcc) 및 접지전압(Vss)단에 피크전류에 의한 심한 노이즈가 생기는 문제점이 발생하였다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 센스 앰프를 구동하는 바이어스 전위로 전하를 서서히 공급함으로써, 노이즈를 줄인 센스 앰프를 제공하는데에 그 목적이 있다.
도 1은 종래의 센스 앰프 회로도
도 2는 본 발명에 의한 센스 앰프의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10, 20 : 센스 앰프 블럭 20, 22 : 딜레이 회로부
24 : 풀업 구동단
상기 목적을 달성하기 위하여, 본 발명에 의한 센스 앰프는,
적어도, 래치형 구조를 갖는 반도체 메모리 장치의 센스 앰프에 있어서,
센스 앰프 인에이블 신호를 일정 시간 지연후 출력하는 제 1 딜레이 수단과,
상기 제 1 딜레이 수단의 출력을 다시 일정 시간 지연후 출력하는 제 2 딜레이 수단과,
상기 센스 앰프 인에이블 신호에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 1 풀업 구동 수단과,
상기 제 2 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 2 풀업 구동 수단과,
상기 제 1 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀다운 바이어스 전위를 공급하는 풀다운 구동 수단을 구비하여 이루어진 것을 특징으로 한다.
상기 구성에 더하여, 상기 제 1 딜레이 수단 및 제 2 딜레이 수단은 각각 직렬 연결된 2개의 인버터로 구성된 것이 바람직하다.
그리고, 상기 제 1 풀업 구동 수단 및 제 2 풀업 구동 수단은 각각 PMOS 트랜지스터로 구성되며, 이때 상기 제 1 풀업 구동 수단은 상기 제 2 풀업 구동 수단에 비해 사이즈가 작은 트랜지스터인 것이 바람직하다.
또한, 상기 풀다운 구동 수단은 NMOS 트랜지스터인 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 센스 앰프의 회로 구성도로서, 래치형으로 구성된 센스 앰프와, 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 1 및 제 2 풀업 구동단(P4,P5)과, 상기 센스 앰프 인에이블 신호를 입력으로 하여 상기 제 1 및 제 2 풀업 구동단(P4,P5)의 동작을 각각 제어하는 풀업 구동단 제어부(20,22)와, 상기 센스 앰프로 풀다운 바이어스 전위를 공급하는 풀다운 구동단(N3)으로 구성된다.
상기 풀업 구동단 제어부(20,22)는 센스 앰프 인에이블 신호를 입력으로 하여 일정 시간 지연된 신호를 각각 출력하는 제 1 딜레이 회로(20)와 제 2 딜레이 회로(22)로 구성된다. 이때, 제 1 딜레이 회로(20)와 제 2 딜레이 회로(22)는 각각 직렬접속된 2개의 인버터로 구성된다.
상기 제 1 풀업 구동단(P5)은 센스 앰프 인에이블 신호(ceb)가 '로우'로 액티브될 때 전원전압(Vdd)을 센스 앰프의 풀업 바이어스 전위 노드(Nd3)로 공급해 준다. 그리고, 상기 제 2 풀업 구동단(P4)은 상기 센스 앰프 인에이블 신호(ceb)가 '로우'일 때 상기 제 2 딜레이 회로(22)에 의해 지연된 논리 신호('로우')에 의해 동작되어 상기 센스 앰프의 풀업 바이어스 전위 노드(Nd3)로 전원전압을 공급한다. 이때, 상기 제 1 구동단(P5)의 크기는 상기 제 1 구동단(P4)보다 작아서 상기 센스 앰프가 동작하는 초기에는 상기 제 1 구동단(P5)을 통해 작은 량의 전류를 공급하고 센스 앰프가 정상적으로 동작하는 일정 시간후 많은 전류를 공급하도록 한다.
또한, 상기 풀다운 구동 수단(N3)은 상기 제 1 딜레이 회로(20)에 의해 동작되어 상기 센스 앰프의 풀다운 바이어스 전위 노드(Nd4)의 전하를 접지전위로 빼내어 준다.
그러면, 상기 구성에 의한 본 발명의 센스 앰프의 동작에 대해 설명하기로 한다.
처음 센스 앰프 인에이블 신호(ceb)에 '로우' 신호가 입력되면 제 1 풀업 구동단(P5)이 턴온되어 센스 앰프의 풀업 바이어스 전위 노드(Nd3)로 전원전압(Vdd)을 공급한다. 이때, 상기 제 1 풀업 구동단(P5)은 제 2 풀업 구동단(P4)에 비하여 크기가 상대적으로 작은 트랜지스터로 되어 있어(대략 1/10크기), 상대적으로 적은 양의 전류를 센스 앰프의 풀업 바이어스 전위로 공급해 준다. 그리고, 제 1 딜레이 회로(20)와 제 2 딜레이 회로(22)를 통해 딜레이된 시간이 지난 후에 제 2 풀업 구동단(P4)이 턴온되어 상기 제 1 풀업 구동단(P5)에서보다 더 많은 전류를 공급하게 된다.
이와 같이, 본 발명의 센스 앰프는 센스 앰프 인에이블 신호(ceb)가 입력되면, 먼저 작은 PMOS 트랜지스터된 제 1 풀업 구동단(P5)을 통해 센스 앰프로 풀업 바이어스 전위를 천천히 공급하고 그후 풀다운 구동단(N3)을 통해 센스 앰프의 풀다운 바이어스 전위를 접지전위로 빼내어 줌으로써 센스 앰프를 천천히 구동시킨 다음, 크기가 큰 PMOS 트랜지스터로 된 제 2 풀업 구동단(P4)을 통해 구동시키도록 하였다. 따라서, 센스 앰프의 동작 속도가 빨라질 뿐만 아니라 노이즈가 줄어들어 센스 앰프가 안정적으로 동작할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 센스 앰프를 반도체 메모리 장치에 구현하게 되면, 센싱 동작시 센스 앰프로 전하를 서서히 공급되도록 함으로써 피크전류에 의한 노이즈를 줄이는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 적어도, 래치형 구조를 갖는 반도체 메모리 장치의 센스 앰프에 있어서,센스 앰프 인에이블 신호를 일정 시간 지연후 출력하는 제 1 딜레이 수단과,상기 제 1 딜레이 수단의 출력을 다시 일정 시간 지연후 출력하는 제 2 딜레이 수단과,상기 센스 앰프 인에이블 신호에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 1 풀업 구동 수단과,상기 제 2 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀업 바이어스 전위를 공급하는 제 2 풀업 구동 수단과,상기 제 1 딜레이 수단의 출력에 의해 상기 센스 앰프로 풀다운 바이어스 전위를 공급하는 풀다운 구동 수단을 구비하여 이루어진 것을 특징으로 하는 센스 앰프.
- 제 1 항에 있어서,상기 제 1 딜레이 수단 및 제 2 딜레이 수단은 각각 직렬 연결된 2개의 인버터로 구성된 것을 특징으로 하는 센스 앰프.
- 제 1 항에 있어서,상기 제 1 풀업 구동 수단 및 제 2 풀업 구동 수단은 각각 PMOS 트랜지스터로 구성된 것을 특징으로 하는 센스 앰프.
- 제 3 항에 있어서,상기 제 1 풀업 구동 수단은 상기 제 2 풀업 구동 수단에 비해 사이즈가 작은 트랜지스터인 것을 특징으로 하는 센스 앰프.
- 제 1 항에 있어서,상기 풀다운 구동 수단은 NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025678A KR20010004910A (ko) | 1999-06-30 | 1999-06-30 | 센스 앰프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025678A KR20010004910A (ko) | 1999-06-30 | 1999-06-30 | 센스 앰프 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010004910A true KR20010004910A (ko) | 2001-01-15 |
Family
ID=19597547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019990025678A KR20010004910A (ko) | 1999-06-30 | 1999-06-30 | 센스 앰프 |
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| KR (1) | KR20010004910A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115457997A (zh) * | 2022-10-18 | 2022-12-09 | 长鑫存储技术有限公司 | 一种感测放大器及其控制方法、存储器 |
-
1999
- 1999-06-30 KR KR1019990025678A patent/KR20010004910A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115457997A (zh) * | 2022-10-18 | 2022-12-09 | 长鑫存储技术有限公司 | 一种感测放大器及其控制方法、存储器 |
| CN115457997B (zh) * | 2022-10-18 | 2024-05-14 | 长鑫存储技术有限公司 | 一种感测放大器及其控制方法、存储器 |
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