CN115810377A - 读出电路和数据读出方法 - Google Patents

Abstract

本申请实施例涉及半导体电路设计领域，特别涉及一种读出电路和数据读出方法，包括：第一隔离单元被配置为基于隔离信号将位线连接至读出位线；第二隔离单元被配置为基于隔离信号将互补位线连接至互补读出位线；第一PMOS管连接在第一信号端和读出位线之间，且具有连接到互补读出位线的控制端子；第二PMOS管连接在第一信号端和互补读出位线之间，且具有连接到读出位线的控制端子；第一NMOS管连接在第二信号端和位线之间，且具有连接到互补读出位线的控制端子；第二NMOS管连接在第二信号端和互补位线之间，且具有连接到读出位线的控制端子，本申请实施例在不多引入偏移消除MOS管的前提下，以消除读出电路中的偏移噪声，有利于DRAM集成度的提高。

Description

读出电路和数据读出方法

技术领域

本申请涉及半导体电路设计领域，特别涉及一种读出电路和数据读出方法。

背景技术

动态随机存取存储存储器(Dynamic Random Access Memory，DRAM)通过单元电容中的电荷来写入数据；单元电容连接至位线和互补位线，在DRAM中，当执行读取操作或刷新操作时，读出放大器读出并放大位线和互补位线之间的电压差。

构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)。不同的器件特性会导致读出放大器中的产生偏移噪声，而偏移噪声会降低读出放大器的有效读出裕度，并且会降低DRAM的性能。

申请人发现，目前对DRAM的偏移噪声的消除过程中，需专门设计用于偏移消除的MOS管，从而增大感测放大电路所需的版图面积，不利于DRAM集成度的提高。

因此，如何在不多引入偏移消除MOS管的前提下，以消除读出电路中的偏移噪声，是当下亟待解决的问题。

发明内容

本申请实施例提供一种读出电路和数据读出方法，在不多引入偏移消除MOS管的前提下，以消除读出电路中的偏移噪声，有利于DRAM集成度的提高。

本申请实施例提供了一种读出电路，包括：第一隔离单元，被配置为，基于隔离信号，将位线连接至读出位线；第二隔离单元，被配置为，基于隔离信号，将互补位线连接至互补读出位线；第一PMOS管，连接在第一信号端和读出位线之间，且具有连接到互补读出位线的控制端子；第二PMOS管，连接在第一信号端和互补读出位线之间，且具有连接到读出位线的控制端子；第一NMOS管，连接在第二信号端和位线之间，且具有连接到互补读出位线的控制端子；第二NMOS管，连接在第二信号端和互补位线之间，且具有连接到读出位线的控制端子；其中，第一信号端用于接收第一电平信号，第二信号端用于接收第一电平信号或第二电平信号，第一电平信号的电压大于第二电平信号的电压。

本申请实施例还提供了一种数据读出方法，包括依次执行的第一读出阶段、数据共享阶段和第二读出阶段，其中，在第一读出阶段，向第一PMOS管和第二PMOS管所连接的第一信号端提供第一电平信号，向第一NMOS管和第二NMOS管所连接的第二信号端提供第一电平信号；在数据共享阶段，导通目标存储单元所连接的字线；在第二读出阶段，提供隔离信号，并向第一信号端提供第一电平信号，向第二信号端提供第二电平信号，第一电平信号的电压大于第二电平信号的电压。

本申请实施例还提供了一种存储器，包括存储单元和互补存储单元，应用上述读出电路，其中，存储单元通过位线连接读出电路，互补存储单元通过互补位线连接读出电路。

在偏移消除过程中，第一PMOS管的栅极连接互补读出位线，漏极连接读出位线，第一PMOS管导通后第一信号端与读出位线电连接，且第一信号端用于接收对应逻辑“1”的高电平，即第一信号端接收芯片内部电源电压；此时导通后的第一PMOS管基于互补读出位线的电平和阈值电压影响读出位线的电平；第二PMOS管的栅极连接读出位线，漏极连接互补读出位线，第二PMOS管导通后第一信号端与读出位线电连接，且第一信号端用于接收对应逻辑“1”的高电平，即第一信号端芯片内部电源电压；此时导通后的第二PMOS管基于读出位线的电平和阈值电压影响互补读出位线的电平，第一PMOS管和第二PMOS管的阈值电压差异会导致读出位线和互补读出位线的电平差异，即通过读出位线和互补读出位线的电平，反应出第一PMOS管和第二PMOS管的偏移噪声。第一NMOS管的栅极连接至互补读出位线，漏极连接位线；第二NMOS管的栅极连接至读出位线，漏极互补位线；由于第一隔离单元和第二隔离单元的连接方式，在偏移消除进行时，第一隔离单元和第二隔离单元不导通，且第二信号端也用于接收对应逻辑“1”的高电平，即第一信号端接收芯片内部电源电压；使得第一NMOS管和第二NMOS管的导通差异并不影响读出位线和互补读出位线，而是直接调整位线电压和互补位线电压。另外，由于读出位线和互补读出位线的电平已反应出第一PMOS管和第二PMOS管的偏移噪声，且第一NMOS管的导通程度基于互补读出位线的电平和第一NMOS管的阈值电压确定，第二NMOS管的导通程度基于读出位线的电平和第二NMOS管的阈值电压确定；此时，第一NMOS管和第二NMOS管分别基于互补读出位线和读出位线导通后，使调整后的位线电压和互补位线反应出第一PMOS管和第二PMOS管的偏移噪声，并同时反应出第一NMOS管和第二NMOS管的偏移噪声，即完成读出电路的偏移消除操作。

附图说明

图1为本申请一实施例提供的读出电路的一种电路结构示意图；

图2为本申请一实施例提供的读出电路的另一种电路结构示意图；

图3为本申请另一实施例提供的数据读出方法的时序示意图；

图4～图7为本申请另一实施例提供的数据读出方法中各步骤对应的读出电路的结构示意图。

具体实施方式

构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)。不同的器件特性会导致读出放大器中的产生偏移噪声，而偏移噪声会降低读出放大器的有效读出裕度，并且会降低DRAM的性能。

目前对DRAM的偏移噪声的消除过程中，需专门设计用于偏移消除的MOS管，从而增大感测放大电路所需的版图面积，不利于DRAM集成度的提高。

本申请一实施例提供了一种读出电路，包括：第一隔离单元，被配置为，基于隔离信号，将位线连接至读出位线；第二隔离单元，被配置为，基于隔离信号，将互补位线连接至互补读出位线；第一PMOS管，连接在第一信号端和读出位线之间，且具有连接到互补读出位线的控制端子；第二PMOS管，连接在第一信号端和互补读出位线之间，且具有连接到读出位线的控制端子；第一NMOS管，连接在第二信号端和位线之间，且具有连接到互补读出位线的控制端子；第二NMOS管，连接在第二信号端和互补位线之间，且具有连接到读出位线的控制端子；其中，第一信号端用于接收第一电平信号，第二信号端用于接收第一电平信号或第二电平信号，第一电平信号的电压大于第二电平信号的电压。

本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1为本实施例提供的读出电路的一种电路结构示意图，图2为本实施例提供的读出电路的另一种电路结构示意图，以下结合附图对本申请各实施例提供的读出电路作进一步详细说明，具体如下：

参考图1，读出电路，包括：

第一PMOS管<P1>，连接在第一信号端和读出位线SABL之间，且具有连接到互补读出位线SABLB的控制端子。具体地，第一PMOS管<P1>的源极连接第一信号端，漏极连接读出位线SABL，栅极连接至互补读出位线SABLB。

第二PMOS管<P2>，连接在第一信号端和互补读出位线SABLB之间，且具有连接到读出位线SABL的控制端子。具体地，第二PMOS管<P2>的源极连接第一信号端，漏极连接互补读出位线SABLB，栅极连接至读出位线SABL。

第一NMOS管<N1>，连接在第二信号端和位线BL之间，且具有连接到互补读出位线SABLB的控制端子。具体地，第一NMOS管<N1>的源极连接第二信号端，漏极连接位线BL，栅极连接至互补读出位线SABLB。

第二NMOS管<N2>，连接在第二信号端和互补位线BLB之间，且具有连接到读出位线SABL的控制端子。具体地，第二NMOS管<N2>的源极连接第二信号端，漏极连接互补位线BLB，栅极连接至读出位线SABL。

对于位线BL和互补位线BLB，位线BL连接相邻存储阵列中存储阵列400的存储单元<01>，互补位线BLB连接相邻存储阵列中互补存储阵列401的存储单元<02>。

其中，在偏移消除过程中，第一信号端和第二信号端都用于接收对应逻辑“1”的高电平；在数据读出过程中，第一信号端用于接收对应逻辑“1”的高电平，第二信号端用于接收对应逻辑“0”的低电平。在本实施例中，第一电平信号(Positive Cell Storing Signal，PCS)的电压大于第二电平信号(Negative Cell Storing Signal，NCS)的电压，即第一电平信号PCS为对应逻辑“1”的高电平，第二电平信号NCS为对应逻辑“0”的低电平；在其他实施例中，同样可以设置为，第一电平信号的电压小于第二电平信号的电压，即第一电平信号为对应逻辑“0”的低电平，第二电平信号为对应逻辑“1”的高电平。

另外，读出电路还包括：第一隔离单元和第二隔离单元，其中，第一隔离单元被配置为基于隔离信号，将位线BL连接至读出位线SABL，第二隔离单元被配置为基于隔离信号，将互补位线BLB连接至互补读出位线SABLB。

具体地，第一隔离单元包括：第一隔离MOS管<11>；第二隔离单元包括：第二隔离MOS管<12>。

其中，第一隔离MOS管<11>源极连接位线BL，漏极连接读出位线SABL，栅极用于接收隔离信号(Isolation Signal，ISO)，第一隔离MOS管<11>用于根据隔离信号导通，使位线BL与读出位线SABL电连接。第二隔离MOS管<12>源极连接互补位线BLB，漏极连接互补读出位线SABLB，栅极用于接收隔离信号，第二隔离MOS管<12>用于根据隔离信号导通，使互补位线BLB与互补读出位线SABLB电连接。

对于存储器而言，在数据读出之前，存储器会将位线BL、互补位线BLB、读出位线SABL和互补读出位线SABLB预充电至预设电压。

对于本实施例的读出电路而言，在第一读出阶段，即存储器的偏移消除阶段，向第一信号端和第二信号端提供第一电平信号PCS；第一PMOS管<P1>的栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端，第一PMOS管<P1>基于互补读出位线SABLB的预设电压导通后，第一信号端与读出位线SABL电连接，读出位线SABL在第一电平信号PCS的作用下被拉高；第二PMOS管<P2>的栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端，第二PMOS管<P2>基于读出位线SABL的预设电压导通后，第一信号端与互补读出位线SABLB电连接，互补读出位线SABLB在第一电平信号PCS的作用下被拉高。

读出位线SABL和互补读出位线SABLB的电平拉高后，第一PMOS管<P1>和第二PMOS管<P2>关断。但由于构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)，即由于外部因素或形成工艺的影响，导致第一PMOS管<P1>和第二PMOS管<P2>的阈值电压存在差异，即第一PMOS管<P1>和第二PMOS管<P2>基于预设电压导通后的导通能力不同，第一PMOS管<P1>和第二PMOS管<P2>导通后，读出位线SABL和互补读出位线SABLB的电平存在差异，即第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声，由于第一隔离单元和第二隔离单元的连接方式，在偏移消除过程中，第一隔离单元和第二隔离单元不导通，此时，读出位线SABL的电平并不同步至位线BL，互补读出位线SABLB的电平并不同步至互补位线BLB。

读出位线SABL和互补读出位线SABLB的电平拉高后，由于第一NMOS管<N1>的栅极连接至互补读出位线SABLB，漏极连接位线BL，源极连接第二信号端，第一NMOS管<N1>基于拉高后的互补读出位线SABLB导通，第一NMOS管<N1>导通后位线BL与第二信号端电连接，位线BL在第一电平信号PCS的作用下被拉高；由于第二NMOS管<N2>的栅极连接至读出位线SABL，漏极互补位线BLB，源极连接第二信号端，第二NMOS管<N2>基于拉高后的读出位线SABL导通，第二NMOS管<N2>导通后互补位线BLB与第二信号端电连接，互补位线BLB在第一电平信号PCS的作用下被拉高。

由于构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)，即由于外部因素或形成工艺的影响，导致第一NMOS管<N1>和第二NMOS管<N2>的阈值电压存在差异，即第一NMOS管<N1>和第二NMOS管<N2>基于预设电压导通后的导通能力不同，第一NMOS管<N1>和第二NMOS管<N2>导通后，位线BL和互补位线BLB的电平存在差异，且第一NMOS管<N1>和第二NMOS管<N2>的导通电压中包括第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声，此时位线BL和互补位线BLB的电平差异包括第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声以及第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声。假设以第一PMOS管<P1>和第一NMOS管<N1>为标准，第二PMOS管<P2>和第二NMOS管<N2>的阈值电压皆小于第一PMOS管<P1>和第一NMOS管<N1>，偏移消除后基于上述论述可知，位线BL的电压小于互补位线BLB的电压。

在数据共享阶段，导通字线WL，将目标存储单元<01>的电压分享至位线BL上，此时，由于偏移消除过程的执行，位线BL的实际电压比理论电压偏小，从而实现在第二读出阶段，即实际读出放大阶段中，第一隔离单元和第二隔离单元导通，位线BL与读出位线SABL电连接，互补位线BLB与互补读出位线SABLB电连接，使得原本阈值电压较小的第二PMOS管<P2>和第二NMOS管<N2>接收到的栅极电压偏小，从而通过读出位线SABL和互补读出位线SABLB的电压差异补偿第一PMOS管<P1>和第二PMOS管<P2>、以及第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声。

另外，在其他实施例中，还可以采用导通互补字线WLB，将互补目标存储单元<02>的电压分享至互补位线BLB上，以实现数据的共享。需要说明的是，在其他实施例中，在导通字线WL，将目标存储单元<01>的电压分享至位线BL上的同时，还导通互补字线WLB，将互补目标存储单元<02>的电压分享至互补位线BLB上，其中，目标存储单元<01>和互补目标存储单元<02>用于存储相反数据(即目标存储单元<01>存高电平时互补目标存储单元<02>存低电平，目标存储单元<01>存低电平时互补目标存储单元<02>存高电平)。

由于偏移消除操作对于位线BL和互补位线BLB的微调，导致位线BL和互补位线BLB中一者的电平高于预设电压，另一者的电平低于预设电压；当电荷分享后，可能出现将低于预设电压的位线BL或互补位线BLB拉高，或将高于预设电压的位线BL或互补位线BLB拉低，从而导致位线BL和互补位线BLB同时高于预设电压或同时低于预设电压的情况，通过同时导通目标存储单元<01>和互补目标存储单元<02>以保证对位线BL和互补位线BLB同时上拉和下拉，以保证后续数据读出的准确性。

在一个实施例中，参考图2，读出电路，还包括：预充电模块，被配置为基于预充电信号(Precharge Signal，PRE)，将位线BL、读出位线SABL、互补位线BLB和互补读出位线SABLB预充电至预设电压V_BLP，在本实施例中，预设电压V_BLP＝1/2V_DD，其中，V_DD为芯片内部电源电压；在其他实施例中，预设电压V_BLP可以根据具体应用场景进行设置。

具体地，预充电模块包括：第一预充电单元，被配置为，基于预充电信号PRE预充位线BL和互补位线BLB至预设电压V_BLP；第二预充电单元，被配置为，基于预充电信号PRE预充读出位线SABL和互补读出位线SABLB至预设电压V_BLP。通过第一预充电单元实现位线BL和互补位线BLB的预充电，通过第二预充电单元实现读出位线SABL和互补读出位线SABLB的预充电，通过两个预充电单元同时进行预充电，以提高读出电路的预充电速度。

其中，第一预充电单元包括第一预充电MOS管<21>和第二预充电MOS管<22>；第一预充电MOS管<21>，一端子连接位线BL，另一端子用于接收预设电压V_BLP，控制端子用于接收预充电信号PRE，第一预充电MOS管<21>被配置为基于预充电信号PRE导通。具体地，在本实施例中，第一预充电MOS管<21>的源极连接位线BL，漏极用于接收预设电压V_BLP，栅极用于接收预充电信号PRE；第二预充电MOS管<22>，一端子连接互补位线BLB，另一端子用于接收预设电压V_BLP，控制端子用于接收预充电信号PRE，第二预充电MOS管<22>被配置为基于预充电信号PRE导通。具体地，在本实施例中，第二预充电MOS管<22>的源极连接互补位线BLB，漏极用于接收预设电压V_BLP，栅极用于接收预充电信号PRE。

在一个具体的例子中，第一预充电MOS管<21>接收预设电压V_BLP的端子和第二预充电MOS管<22>接收预设电压V_BLP的端子相连接，具体地，第一预充电MOS管<21>的漏极和第二预充电MOS管<22>的漏极相连接，用于接收预设电压V_BLP。

在一个具体的例子中，第一预充电MOS管<21>和第二预充电MOS管<22>设置在同一有源区中。

在一个具体的例子中，第一预充电MOS管<21>的控制端子和第二预充电MOS管<22>的控制端子相连接，即第一预充电MOS管<21>的栅极和第二预充电MOS管<22>的栅极相连接，用于接收预充电信号PRE。

第二预充电单元包括第三预充电MOS管<23>；第三预充电MOS管<23>，一端子连接读出位线SABL或互补读出位线SABLB，另一端子用于接收预设电压V_BLP，控制端子用于接收预充电信号PRE，第三预充电MOS管<23>被配置为基于预充电信号PRE导通。具体地，在本实施例中，第三预充电MOS管<23>的源极连接读出位线SABL或互补读出位线SABLB，漏极用于接收预设电压V_BLP，栅极用于接收预充电信号PRE。

进一步地，读出电路还包括：均衡单元，被配置为基于均衡信号(EqualizingSignal，EQ)，将读出位线SABL连接至互补读出位线SABLB。

在一个例子中，均衡单元包括均衡MOS管<31>，均衡MOS管<31>连接在读出位线SABL和互补读出位线SABLB之间，且具有接收均衡信号EQ的控制端子。具体地，在本实施例中，均衡MOS管<31>的源极连接读出位线SABL，漏极连接互补读出位线SABLB，栅极用于接收均衡信号EQ。

在一个具体地的例子中，由于本实施例中读出电路的连接方式，在偏移消除过程中，位线BL和读出位线BLB的电平仅受第一NMOS管<N1>和第二NMOS管<N2>的影响，即在偏移消除过程中，还可以提供均衡信号EQ以导通均衡单元，从而使读出位线SABL与互补读出位线SABLB电连接，以忽略第一PMOS管<P1>和第二PMOS管<P2>的偏移影响，从而更加准确地消除第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声。

在一个例子中，预充电信号包括第一预充电信号和第二预充电信号，其中，第一预充单元被配置为，基于第一预充电信号预充位线BL和互补位线BLB至预设电压V_BLP，第二预充单元被配置为，基于第二预充电信号预充读出位线SABL或互补读出位线SABLB至预设电压V_BLP，通过第一预充电信号控制第一预充电单元，第二预充电信号控制第二预充电单元，从而实现对第一预充电单元和第二预充电单元的分别控制。

在一个例子中，预设电压V_BLP包括第一预设电压和第二预设电压，其中，第一预充单元被配置为，基于第一预充电信号预充位线BL和互补位线BLB至第一预设电压，第二预充单元被配置为，基于第二预充电信号预充读出位线SABL或互补读出位线SABLB至第二预设电压，通过配置第一预充电单元预充至第一预设电压，第二预充电单元预充至第二预设电压，从而实现对位线BL和互补位线BLB，以及读出位线SABL和互补读出位线SABLB不同程度的预充电。

需要说明的是，上述各个晶体管定义的具体“源极”和“漏极”的连接方式，并不构成对本实施例的限定，在其他实施例中，可以采用“漏极”替换“源极”，“源极”替换“漏极”的连接方式。

在偏移消除过程中，第一PMOS管的栅极连接互补读出位线，漏极连接读出位线，第一PMOS管导通后第一信号端与读出位线电连接，且第一信号端用于接收对应逻辑“1”的高电平，即第一信号端接收芯片内部电源电压；此时导通后的第一PMOS管基于互补读出位线的电平和阈值电压影响读出位线的电平；第二PMOS管的栅极连接读出位线，漏极连接互补读出位线，第二PMOS管导通后第一信号端与读出位线电连接，且第一信号端用于接收对应逻辑“1”的高电平，即第一信号端芯片内部电源电压；此时导通后的第二PMOS管基于读出位线的电平和阈值电压影响互补读出位线的电平，第一PMOS管和第二PMOS管的阈值电压差异会导致读出位线和互补读出位线的电平差异，即通过读出位线和互补读出位线的电平，反应出第一PMOS管和第二PMOS管的偏移噪声。第一NMOS管的栅极连接至互补读出位线，漏极连接位线；第二NMOS管的栅极连接至读出位线，漏极互补位线；由于第一隔离单元和第二隔离单元的连接方式，在偏移消除进行时，第一隔离单元和第二隔离单元不导通，且第二信号端也用于接收对应逻辑“1”的高电平，即第一信号端接收芯片内部电源电压；使得第一NMOS管和第二NMOS管的导通差异并不影响读出位线和互补读出位线，而是直接调整位线电压和互补位线电压。另外，由于读出位线和互补读出位线的电平已反应出第一PMOS管和第二PMOS管的偏移噪声，且第一NMOS管的导通程度基于互补读出位线的电平和第一NMOS管的阈值电压确定，第二NMOS管的导通程度基于读出位线的电平和第二NMOS管的阈值电压确定；此时，第一NMOS管和第二NMOS管分别基于互补读出位线和读出位线导通后，使调整后的位线电压和互补位线反应出第一PMOS管和第二PMOS管的偏移噪声，并同时反应出第一NMOS管和第二NMOS管的偏移噪声，即完成读出电路的偏移消除操作。

需要说明的是，为了突出本申请的创新部分，本实施例中并没有将与解决本申请所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元；本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

本申请另一实施例还提供了一种数据读出方法，包括依次执行的第一读出阶段、数据共享阶段和第二读出阶段，其中，在第一读出阶段，向第一PMOS管和第二PMOS管所连接的第一信号端提供第一电平信号，向第一NMOS管和第二NMOS管所连接的第二信号端提供第一电平信号；在数据共享阶段，导通目标存储单元所连接的字线，并导通目标存储单元的互补存储单元所连接的字线；在第二读出阶段，提供隔离信号，并向第一信号端提供第一电平信号，向第二信号端提供第二电平信号，第一电平信号的电压大于第二电平信号的电压。

图3为本实施例提供的数据读出方法的时序示意图，图4～图7为本实施例提供的数据读出方法中各步骤对应的读出电路的结构示意图，具体如下：

需要说明的是，在本实施例中，第一电平信号(Positive Cell Storing Signal，PCS)的电压大于第二电平信号(Negative Cell Storing Signal，NCS)的电压，即第一电平信号PCS为对应逻辑“1”的高电平，第二电平信号NCS为对应逻辑“0”的低电平；在其他实施例中，同样可以设置为，第一电平信号的电压小于第二电平信号的电压，即第一电平信号为对应逻辑“0”的低电平，第二电平信号为对应逻辑“1”的高电平。

参考图3，数据读出放方法，包括依次执行的第一读出阶段、数据共享阶段和第二读出阶段。

其中，第一读出阶段即图3中的t1～t2阶段，数据共享阶段即图3中的t2～t3阶段，第二读出阶段即图3中的t3～t5阶段。

具体地，在第一读出阶段之前，还包括：预充电阶段，即图3中的t0～t1阶段，预充电阶段，用于提供预充电信号PRE，对将位线、读出位线、互补位线和互补读出位线预充电至预设电压。

参考图2、图4以及图3中t0～t1阶段，对于预充电阶段，包括：

提供隔离信号ISO，通过第一隔离单元将位线BL连接至读出位线SABL，通过第二隔离单元将互补位线BLB连接至互补读出位线SABLB。具体地，提供隔离信号ISO以导通第一隔离MOS管<11>和第二隔离MOS管<12>，第一隔离单元导通后，将位线BL连接至读出位线SABL，第二隔离单元导通后将互补位线BLB连接至互补读出位线SABLB。

提供均衡信号EQ，通过均衡单元将读出位线SABL连接至互补读出位线SABLB。具体地，提供均衡信号EQ以导通均衡MOS管<31>，均衡MOS管<31>导通后将读出位线SABL连接至互补读出位线SABLB。

提供预充电信号PRE，通过第一预充电单元和/或第二预充电单元，对位线BL、读出位线SABL、互补位线BLB和互补读出位线SABLB预充电。具体地，提供预充电信号PRE，以导通第一预充电MOS管<21>、第二预充电MOS管<22>和第三预充电MOS管<23>，第一预充电MOS管<21>导通后，将位线BL预充电至预设电压V_BLP；第二预充电MOS管<22>导通后，将互补位线BLB预充电至预设电压V_BLP；第三预充电MOS管<23>导通后，将读出位线SABL和互补读出位线SABLB预充电至预设电压V_BLP。

在本实施例中，预设电压V_BLP＝1/2V_DD，其中，V_DD为芯片内部电源电压；在其他实施例中，预设电压V_BLP可以根据具体应用场景进行设置。

参考图2、图5以及图3中t1～t2阶段，第一读出阶段即读出电路的偏移消除阶段，在第一读出阶段，以消除第一NMOS管<N1>与第二NMOS管<N2>的电流导通能力差异，且消除第一PMOS管<P1>与第二PMOS管<P2>的电流导通能力差异。

具体地，在第一读出阶段，向第一PMOS管<P1>和第二PMOS管<P2>所连接的第一信号端提供第一电平信号PCS，向第一NMOS管和第二NMOS管所连接的第二信号端提供所述第一电平信号PCS。

在第一读出阶段，向第一信号端和第二信号端提供第一电平信号PCS；第一PMOS管<P1>的栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端，第一PMOS管<P1>基于互补读出位线SABLB的预设电压导通后，第一信号端与读出位线SABL电连接，读出位线SABL在第一电平信号PCS的作用下被拉高；第二PMOS管<P2>的栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端，第二PMOS管<P2>基于读出位线SABL的预设电压导通后，第一信号端与互补读出位线SABLB电连接，互补读出位线SABLB在第一电平信号PCS的作用下被拉高。

读出位线SABL和互补读出位线SABLB的电平拉高后，第一PMOS管<P1>和第二PMOS管<P2>关断。但由于构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)，即由于外部因素或形成工艺的影响，导致第一PMOS管<P1>和第二PMOS管<P2>的阈值电压存在差异，即第一PMOS管<P1>和第二PMOS管<P2>基于预设电压导通后的导通能力不同，第一PMOS管<P1>和第二PMOS管<P2>导通后，读出位线SABL和互补读出位线SABLB的电平存在差异，即第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声，由于第一隔离单元和第二隔离单元的连接方式，在偏移消除过程中，第一隔离单元和第二隔离单元不导通，此时，读出位线SABL的电平并不同步至位线BL，互补读出位线SABLB的电平并不同步至互补位线BLB。

读出位线SABL和互补读出位线SABLB的电平拉高后，由于第一NMOS管<N1>的栅极连接至互补读出位线SABLB，漏极连接位线BL，源极连接第二信号端，第一NMOS管<N1>基于拉高后的互补读出位线SABLB导通，第一NMOS管<N1>导通后位线BL与第二信号端电连接，位线BL在第一电平信号PCS的作用下被拉高；由于第二NMOS管<N2>的栅极连接至读出位线SABL，漏极互补位线BLB，源极连接第二信号端，第二NMOS管<N2>基于拉高后的读出位线SABL导通，第二NMOS管<N2>导通后互补位线BLB与第二信号端电连接，互补位线BLB在第一电平信号PCS的作用下被拉高。

由于构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)，即由于外部因素或形成工艺的影响，导致第一NMOS管<N1>和第二NMOS管<N2>的阈值电压存在差异，即第一NMOS管<N1>和第二NMOS管<N2>基于预设电压导通后的导通能力不同，第一NMOS管<N1>和第二NMOS管<N2>导通后，位线BL和互补位线BLB的电平存在差异，且第一NMOS管<N1>和第二NMOS管<N2>的导通电压中包括第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声，此时位线BL和互补位线BLB的电平差异包括第一PMOS管<P1>和第二PMOS管<P2>的偏移噪声以及第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声。

假设以第一PMOS管<P1>和第一NMOS管<N1>为标准，第二PMOS管<P2>和第二NMOS管<N2>的阈值电压皆小于第一PMOS管<P1>和第一NMOS管<N1>，偏移消除后基于上述论述可知，位线BL的电压小于互补位线BLB的电压。

在一个例子中，第一读出阶段还包括：提供均衡信号，将读出位线SABL连接至互补读出位线SABLB，由于在偏移消除过程中，位线BL和读出位线BLB的电平仅受第一NMOS管<N1>和第二NMOS管<N2>的影响，即在偏移消除过程中，还可以提供均衡信号EQ以导通均衡单元，从而使读出位线SABL与互补读出位线SABLB电连接，以忽略第一PMOS管<P1>和第二PMOS管<P2>的偏移影响，从而更加准确地消除第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声。

参考图2、图6以及图3中t2～t3部分，在数据共享阶段，导通目标存储单元<01>所连接的字线WL，以将目标存储单元<01>的电压读出至位线BL。本实施例以目标存储单元<01>中存储的电平为低电平为例进行详细说明，具体如下：

由于偏移消除后，位线BL和互补位线BLB的电压皆有增加，但位线BL的电压变化量小于互补位线BLBL上的电压变化量，在数据共享阶段，将目标存储单元的电压分享至位线BL上，位线BL的电压被拉低，此时，由于偏移消除过程的执行，位线BL的实际电压大于理论电压。

同理，上述描述同样适用于目标存储单元<01>中存储的电平为高电平；另外，在其他实施例中，还可以采用导通互补字线WLB，将互补目标存储单元<02>的电压分享至互补位线BLB上，以实现数据的共享；还需要说明的是，在其他实施例中，在导通字线WL，将目标存储单元<01>的电压分享至位线BL上的同时，还导通互补字线WLB，将互补目标存储单元<02>的电压分享至互补位线BLB上，其中，目标存储单元<01>和互补目标存储单元<02>用于存储相反数据，以保证后续数据读出的准确性。

参考图2、图7以及图3中t3～t5部分，在第二读出阶段，提供隔离信号ISO，将位线BL连接至读出位线SABL，并将互补位线BLB连接至互补读出位线SABLB，向第一信号端提供第一电平信号PCS，向第二信号端提供第二电平信号NCS。

具体地，提供隔离信号ISO，将位线BL连接至读出位线SABL，并将互补位线BLB连接至互补读出位线SABLB；提供隔离信号ISO的过程中，向第一信号端提供第一电平信号PCS，向第二信号端提供第二电平信号NCS。

具体地，由于偏移消除后，位线BL和互补位线BLB的电压皆有增大，且互补位线BLB的电压增大量大于位线BL的电压增大量，将位线BL连接至读出位线SABL，并将互补位线BLB连接至互补读出位线SABLB后，实际互补读出位线SABLB的电压大于读出位线SABL的电压，以通过读出位线SABL和互补读出位线SABLB的电压差异补偿第一PMOS管<P1>和第二PMOS管<P2>、以及第一NMOS管<N1>和第二NMOS管<N2>的偏移噪声，以保证第一PMOS管<P1>和第二PMOS管<P2>的导通状态一致，第一NMOS管<N1>和第二NMOS管<N2>的导通状态一致。

对于第一PMOS管<P1>和第一NMOS管<N1>，由于第一PMOS管<P1>栅极和第一NMOS管<N1>栅极的连接关系相同，即基于互补读出位线SABLB的不同电平，第一PMOS管<P1>或第一NMOS管<N1>导通时，第一PMOS管<P1>和第一NMOS管<N1>中仅存在一个导通能力较强的MOS管；对于第二PMOS管<P2>和第二NMOS管<N2>，由于第二PMOS管<P2>栅极和第二NMOS管<N2>栅极的连接关系相同，即基于读出位线SABL的不同电平，第二PMOS管<P2>或第二NMOS管<N2>导通时，第二PMOS管<P2>和第二NMOS管<N2>中仅存在一个导通能力较强的MOS管。

具体地，当第一PMOS管<P1>导通能力较强，第一信号端与第一读出位线SABL连通，从而将第一读出位线SABL拉高至第一电平信号PCS，进而将初始位线BL拉高至第一电平信号PCS，从而使存储器通过初始位线BL读出的数据为第一电平信号PCS对应逻辑“1”的高电平；当第一NMOS管<N1>导通能力较强，第二信号端与位线BL连通，从而将位线BL拉低至第二电平信号NCS，从而使存储器通过初始位线BL读出的数据为第二电平信号NCS对应逻辑“0”的低电平；当第二PMOS管<P2>导通能力较强，第一信号端与互补读出位线SABLB连通，从而将互补读出位线SABLB拉高至第一电平信号PCS，进而将初始互补位线BLB拉高至第一电平信号PCS，从而使存储器通过初始互补位线BLB读出的数据为第一电平信号PCS对应逻辑“1”的高电平；当第二NMOS管<N2>导通能力较强，第二信号端互补位线BLB连通，从而将互补位线BLB拉低至第二电平信号NCS，从而使存储器通过初始互补位线BLB读出的数据为第二电平信号NCS对应逻辑“0”的低电平。

基于上述论述可知，在第二读出阶段，由于目标存储单元<01>电荷分享后的下拉，使得位线BL电压小于互补位线BLB电压，即读出位线SABL的电压小于互补读出位线SABLB的电压，此时，第二NMOS管<N2>的导通能力小于第一NMOS管<N1>的导通能力，第一PMOS管<P1>的导通能力大于第二PMOS管<P2>，从而将读出位线SABL的电压下拉至第二电平信号NCS的相同电压，将互补读出位线SABLB的电压上拉至第一电平信号PCS的相同电压。

即位线BL的电平同读出位线SABL被下拉至低电位，互补位线BLB的电平同互补读出位线SABLB被上拉至高电位，且此时字线WL依然导通，目标存储单元<01>中存储的电平同位线BL被下拉至低电位，从而完成目标存储单元<01>的电荷回复，而位线BL的电平通过列选通单元导通后，实现存储器的数据读出。

由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。

上面各读出阶段划分，只是为了描述清楚，实现时可以合并为一个读出阶段或者对某些读出阶段进行拆分，分解为多个读出阶段，只要控制信号的时序变化时刻相同，都在本专利的保护范围内；对读出阶段中添加无关紧要的修改或者引入无关紧要的设计，但不改变读出阶段的核心设计都在该专利的保护范围内；本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

另外，本申请又一实施例还提供一种存储器，包括存储单元和互补存储单元，包括上述实施例提供的读出电路，其中，存储单元通过位线连接读出电路，互补存储单元通过互补位线连接读出电路；从而在不多引入偏移消除MOS管的前提下，以消除读出电路中的偏移噪声，有利于DRAM集成度的提高。

由于上述实施例与本实施例相互对应，因此上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。

本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (15)

1.一种读出电路，其特征在于，包括：

第一隔离单元，被配置为，基于隔离信号，将位线连接至读出位线；

第二隔离单元，被配置为，基于所述隔离信号，将互补位线连接至互补读出位线；

第一PMOS管，连接在第一信号端和所述读出位线之间，且具有连接到所述互补读出位线的控制端子；

第二PMOS管，连接在所述第一信号端和所述互补读出位线之间，且具有连接到所述读出位线的控制端子；

第一NMOS管，连接在第二信号端和所述位线之间，且具有连接到所述互补读出位线的控制端子；

第二NMOS管，连接在第二信号端和所述互补位线之间，且具有连接到所述读出位线的控制端子；

其中，所述第一信号端用于接收第一电平信号，所述第二信号端用于接收所述第一电平信号或第二电平信号，所述第一电平信号的电压大于所述第二电平信号的电压。

2.根据权利要求1所述的读出电路，其特征在于，还包括：预充电模块，被配置为，基于预充电信号，将所述位线、所述读出位线、所述互补位线和所述互补读出位线预充电至预设电压。

3.根据权利要求2所述的读出电路，其特征在于，所述预充电模块包括：

第一预充电单元，被配置为，基于所述预充电信号预充所述位线和所述互补位线至所述预设电压；

第二预充电单元，被配置为，基于所述预充电信号预充所述读出位线或所述互补读出位线至所述预设电压。

4.根据权利要求3所述的读出电路，其特征在于，还包括：均衡单元，被配置为基于均衡信号，将所述读出位线连接至所述互补读出位线。

5.根据权利要求3所述的读出电路，其特征在于，所述第一预充电单元包括：

第一预充电MOS管，一端子连接所述位线，另一端子用于接收所述预设电压，控制端子用于接收所述预充电信号，所述第一预充电MOS管被配置为基于所述预充电信号导通；

第二预充电MOS管，一端子连接所述互补位线，另一端子用于接收所述预设电压，控制端子用于接收所述预充电信号，所述第二预充电MOS管被配置为基于所述预充电信号导通。

6.根据权利要求5所述的读出电路，其特征在于，所述第一预充电MOS管用于接收所述预设电压的端子与所述第二预充电MOS管用于接收所述预设电压的端子相连接，且所述第一预充电MOS管和所述第二预充电MOS管设置在同一有源区中。

7.根据权利要求5所述的读出电路，其特征在于，所述第一预充电MOS管的控制端子与所述第二预充电MOS管的控制端子相连接。

8.根据权利要求4所述的读出电路，其特征在于，所述第二预充电单元包括第三预充电MOS管，所述均衡单元包括均衡MOS管；

所述第三预充电MOS管，一端子连接所述读出位线或所述互补读出位线，另一端子用于接收所述预设电压，控制端子用于接收所述预充电信号，所述第三预充电MOS管被配置为基于所述预充电信号导通；

所述均衡MOS管，连接在所述读出位线和所述互补读出位线之间，且具有接收所述均衡信号的控制端子。

9.根据权利要求3所述的读出电路，其特征在于，所述预充电信号包括第一预充电信号和第二预充电信号，其中，

所述第一预充电单元，被配置为，基于所述第一预充电信号预充所述位线和所述互补位线至所述预设电压；

所述第二预充电单元，被配置为，基于所述第二预充电信号预充所述读出位线或所述互补读出位线至所述预设电压。

10.根据权利要求9所述的读出电路，其特征在于，所述预设电压包括第一预设电压和第二预设电压，其中，

所述第一预充电单元，被配置为，基于所述第一预充电信号预充所述位线和所述互补位线至所述第一预设电压；

所述第二预充电单元，被配置为，基于所述第二预充电信号预充所述读出位线或所述互补读出位线至所述第二预设电压。

11.一种数据读出方法，其特征在于，包括依次执行的第一读出阶段、数据共享阶段和第二读出阶段，其中，

在所述第一读出阶段，向第一PMOS管和第二PMOS管所连接的第一信号端提供第一电平信号，向第一PMOS管和第二PMOS管所连接的第二信号端提供所述第一电平信号；

在所述数据共享阶段，导通目标存储单元所连接的字线；

在所述第二读出阶段，提供隔离信号，并向所述第一信号端提供所述第一电平信号，向所述第二信号端提供第二电平信号，所述第一电平信号的电压大于所述第二电平信号的电压。

12.根据权利要求11所述的数据读出方法，其特征在于，在所述第一读出阶段之前，还包括：

预充电阶段，其中，在所述预充电阶段，提供预充电信号，对所述位线、所述读出位线、所述互补位线和所述互补读出位线预充电至预设电压。

13.根据权利要求12所述的数据读出方法，其特征在于，所述预充电阶段包括：

提供隔离信号，通过第一隔离单元将所述位线连接至所述读出位线，通过第二隔离单元将所述互补位线连接至所述互补读出位线；

提供均衡信号，通过均衡单元将所述读出位线连接至所述互补读出位线；

提供预充电信号，通过第一预充电单元和/或第二预充电单元，对所述位线、所述读出位线、所述互补位线和所述互补读出位线预充电。

14.根据权利要求12所述的数据读出方法，其特征在于，所述第一读出阶段还包括：提供均衡信号，将所述读出位线连接至所述互补读出位线。

15.一种存储器，包括存储单元和互补存储单元，其特征在于，应用权利要求1～10任一项读出电路，其中，所述存储单元通过位线连接所述读出电路，所述互补存储单元通过互补位线连接所述读出电路。

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