WO2023168806A1 - 存储器失效测试方法及装置、存储介质及电子设备 - Google Patents
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Abstract
一种存储器失效测试方法、存储器失效测试装置、计算机可读存储介质及电子设备。该存储器失效测试方法，包括：在存储器的存储阵列中写入预设存储数据（S310）；升高位线电压，控制存储阵列的部分字线进入测试模式（S320）；等待预设时间后退出测试模式（S330）；关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据（S340）；将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果（S350）；根据比较结果对存储器的失效状态进行判定（S360）。可以提高存储器失效状态的测试效率和测试准确性。
Description
相关申请的交叉引用
本公开要求于2022年03月09日提交的申请号为202210225517.5名称为“存储器失效测试方法及装置、存储介质及电子设备”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
本公开涉及数据处理技术领域，尤其涉及一种存储器失效测试方法、存储器失效测试装置、计算机可读存储介质及电子设备。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。
在DRAM产品存储阵列单元之间的漏电测试(cell to cell测试)中，可以借助电位压差来测试cell漏电，以检测出具有潜在风险的芯片。
然而，现有的测试方法需要不断逐步刷新阵列单元之间的电位压差，导致测试过程耗时较长，测试准确性不高。
发明内容
根据本公开的一方面，提供一种存储器失效测试方法，包括：在所述存储器的存储阵列中写入预设存储数据；升高位线电压，控制所述存储阵列的部分字线进入测试模式；等待预设时间后退出所述测试模式；关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；将读取的所述剩余部分位线的数据与所述预设存储数据进行比较，获得比较结果；根据所述比较结果对所述存储器的失效状态进行判定。
根据本公开的一方面，提供一种存储器失效测试装置，包括：数据写入模块，用于在所述存储器的存储阵列中写入预设存储数据；测试模块，用于升高位线电压，控制所述存储阵列的部分字线进入测试模式，等待预设时间后退出所述测试模式；数据读取模块，用于关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；比较模块，用于将读取的所述剩余部分位线的数据与预设存储数据进行比较，获得比较结果；判定模块，用于根据所述比较结果对所述存储器的失效状态进行判定。
根据本公开的一方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的存储器失效测试方法。
根据本公开的一方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的 存储器失效测试方法。
本公开提供的技术方案可以包括以下有益效果：
综上，本公开示例性实施方式中，一方面，通过在存储器的存储阵列中写入预设存储数据，并升高位线电压，在存储阵列的部分字线进入测试模式时，可以保持这些部分字线对应的存储单元中的数据一直是“1”，即高电位，从而确保与相邻的存储数据为“0”的存储单元之间存在电位差；另外，通过关闭预设部分位线的灵敏放大器，只对剩余部分位线的数据进行读取，并将读取的数据与预设存储数据进行比较，根据比较结果就可以达到对存储器的失效状态进行判定的目的；另一方面，由于本公开实施例通过升高位线电压，并控制部分字线进入测试模式，通过保持部分字线对应的存储单元中的数据为“1”，可以持续提供一种存在电位差的状态，无需不断逐步刷新阵列单元，从而减少了测试过程的总耗时，提高了测试效率。并且，预设存储数据为“0”的待测存储单元的周围其他相邻存储单元中的数据始终保持为“1”，通过获取待测存储单元中的数据，即可快速准确判断该待测存储单元是否失效。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了根据本公开的示例性实施例的一种DRAM中存储单元的结构示意图；
图2示意性示出了根据本公开的示例性实施例的一种DRAM中存储阵列的结构示意图；
图3示意性示出了根据本公开的示例性实施例的一种存储器失效测试方法的流程图；
图4示意性示出了根据本公开的示例性实施例的存储器失效测试方法的流程示意框图；
图5示意性示出了根据本公开的示例性实施例的一种存储器失效测试装置的方框图；
图6示意性示出了根据本公开的示例性实施例的一种电子设备的模块示意图。
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施， 且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储单元，每个存储单元存储信息的至少一位。DRAM为这种半导体存储器的实例。本方案优选地用于DRAM中。因此，接下来的实施例描述是参考作为非限制性示例的DRAM进行的。
在DRAM集成电路设备中，存储单元阵列典型地以行和列布置，使得特定的存储单元可以通过指定其阵列的行和列来寻址。在读取操作中，选择对应的感应放大器实现存储单元中的数据的输出。
参照图1，DRAM中的每个存储单元100通常包括电容器110、晶体管120、字线(Word Line，WL)130和位线(Bit Line，BL)140，晶体管120的栅极与字线130相连、晶体管120的漏极与位线140相连、晶体管120的源极与电容器110相连，字线130上的电压信号能够控制晶体管120的打开或关闭，进而通过位线140读取存储在电容器110中的数据信息，或者通过位线140将数据信息写入到电容器110中进行存储。
对于存储阵列而言，通常由多个存储单元所组成，参照图2所示，一条位线BL对应多条间隔排列的字线WL。字线WL可以控制相应晶体管120的开断。当由字线130、位线140及晶体管120组成的存储单元cell存在漏电情况时，cell中存的电子会通过漏电点(Weak Point)漏出，导致存储在cell中的电位失真。
因此，对存储器进行失效测试，以判定出存储器的失效状态具有重要意义。
本公开示例性实施方式提供的存储器失效测试方法，参照图3，可以包括以下步骤：
步骤S310、在存储器的存储阵列中写入预设存储数据；
步骤S320、升高位线电压，控制存储阵列的部分字线进入测试模式；
步骤S330、等待预设时间后退出测试模式；
步骤S340、关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；
步骤S350、将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果；
步骤S360、根据比较结果对存储器的失效状态进行判定。
本公开示例性实施方式提供的存储器失效测试方法中，一方面，通过在存储器的存储阵列中写入预设存储数据，并升高位线电压，在存储阵列的部分字线进入测试模式时，可以保持这些部分字线对应的存储单元中的数据一直是“1”，即高电位，从而确保与相邻的数据为“0”的存储单元之间存在电位差；另外，通过关闭预设部分位线的灵敏放大器，只对剩余部分位线的数据进行读取，并将读取的数据与预设存储数据进行比较，根据比较结果就可以达到对存储器的失效状态进行判定的目的；另一方面，由于本公开实施例通过升高位线电压，并控制部分字线进入测试模式，通过保持部分字线对应的存储单元中的数据为“1”，可以持续提供一种存在电位差的状态，无需不断刷新阵列单元，从而减少了测试过程的总耗时，提高了测试效率。并且，预设存储数据为“0”的待测存储单元的周围其他相邻存储单元中的数据始终保持为“1”，通过获取待测存储单元中的数据，即可快速准确判断该待测存储单元是否失效。
下面，结合不同的预设存储数据，对本公开示例性实施方式提供的存储器失效测试方法进行详细说明：
在实际应用中，预设存储数据可以包括第一拓扑数据、第二拓扑数据、第三拓扑数据或第四拓扑数据，不同的拓扑数据用于测试的存储单元cell不同。
参照表1，示出了第一拓扑数据SUR1_0的分布结构，存储器在写入第一拓扑数据之后，存储器中奇数行字线(WL1、WL3、WL5、WL7……)所对应的存储单元和奇数列位线(BL1、BL3、BL5、BL7……)所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
表1
| SUR1_0 | WL0 | WL1 | WL2 | WL3 | WL4 | WL5 | WL6 | WL7 |
| BL0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL2 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL3 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL4 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL5 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL6 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL7 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
本公开示例性实施方式中，在存储器的存储阵列中写入第一拓扑数据后，升高位线BL电压，也就是将位线BL的电压从预充电电压升高到工作电压，相当于打开位线BL，位线BL上的电压会变为1V，如图2所示。
接着，控制存储阵列的部分字线进入测试模式，相当于开启整个存储阵列中的部分字线WL，以使位线BL上的电荷可以共享到部分字线WL对应的晶体管电容上，使得部分字线WL对应的电容中存储的数据保持为“1”。
对于上述的第一拓扑数据、第二拓扑数据、第三拓扑数据和第四拓扑数据，控制存储阵列的部分字线进入测试模式，包括控制存储阵列的奇数行字线或偶数行字线进行上电，以进入测试模式。具体的，对于第一拓扑数据而言，主要是控制存储阵列的奇数行字线进行上电，进入测试模式，也即保持奇数行字线上的电位为高电位，参照图2。
本公开示例性实施方式中，等待预设时间后退出测试模式，所等待的预设时间指的是字线WL从激活到预充电的时间，也就是字线WL的打开时间。在该时间段内，可以一直保持部分字线上的电压1V。
需要说明的是，本公开实施例提供的存储器失效测试方法，在升高位线电压之前，还可以关闭所有的灵敏放大器(SA,Sense Amplifier)，从而关闭对数据的读取功能，在整个测试模式下不对数据进行读取。
在退出测试模式后，可以关闭预设部分位线的灵敏放大器，而读取剩余部分位线的数据，对于表1所示的第一拓扑数据，可以是关闭奇数列位线的灵敏放大器SA，读取偶数列位线的数据。从表1可以看出，奇数列位线上的数据都是“1”，只有偶数列位线的数据中包含数据“0”，这些数据为“0”的存储单元就是待测存储单元，读取剩余部分位线的数据相当于获取待测存储单元的测试数据。
最后，可以将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果，其中主要是待测存储单元中的测试数据与预设存储数据进行比较。并且可以根据比较结果对存储器的失效状态进行判定。
具体的，上述的预设存储数据可以包括在待测存储单元中写入预设数据，对比较结果进行判定可以包括：判断待测存储单元中的测试数据与预设数据是否相同。
本公开的示例性实施方式中，上述的预设数据为“0”，若测试数据为非“0”，则可以判定待测存储单元的数据失真，待测存储单元失效。
本公开示例性实施方式中，通过将第一拓扑数据作为预设存储数据写入到存储阵列中，可以测试存储器中偶数列位线的数据中包含数据“0”的待测存储单元的失效状态。
参照表2，示出了第二拓扑数据SUR1_1的分布结构，存储器在写入第二拓扑数据之后，存储器中奇数行字线(WL1、WL3、WL5、WL7……)所对应的存储单元和偶数列位线(BL0、BL2、BL4、BL8……)所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
表2
| SUR1_1 | WL0 | WL1 | WL2 | WL3 | WL4 | WL5 | WL6 | WL7 |
| BL0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL2 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL3 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL4 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL5 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| BL6 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL7 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
本公开示例性实施方式中，在存储器的存储阵列中写入第二拓扑数据后，升高位线BL电压，也就是将位线BL的电压从预充电电压升高到工作电压，相当于打开位线BL，位线BL上的电压会变为1V。
接着，控制存储阵列的部分字线进入测试模式，相当于开启整个存储阵列中的部分字线WL，以使位线BL上的电荷可以共享到部分字线WL对应的晶体管电容上，使得部分字线WL对应的电容中存储的数据保持为“1”。
对于第二拓扑数据而言，控制存储阵列的部分字线进入测试模式，主要是控制存储阵列的奇数行字线进行上电，进入测试模式，也即保持奇数行字线上的电位为高电位。
本公开示例性实施方式中，等待预设时间后退出测试模式，所等待的预设时间指的是字线WL从激活到预充电的时间，也就是字线WL的打开时间。在该时间段内，可以一直保持部分字线上的电压为1V。
需要说明的是，本公开实施例提供的存储器失效测试方法，在升高位线电压之前，还可以关闭所有的灵敏放大器(SA,Sense Amplifier)，从而关闭对数据的读取功能，在整个测试模式下不对数据进行读取。
在退出测试模式后，可以关闭预设部分位线的灵敏放大器，而读取剩余部分位线的数据，对于表2所示的第二拓扑数据，可以是关闭偶数列位线的灵敏放大器SA，读取奇数列位线的数据。从表2可以看出，偶数列位线上的数据都是“1”，只有奇数列位线的数据中包含数据“0”，这些数据为“0”的存储单元就是待测存储单元，读取剩余部分位线的数据相当于获取待测存储单元的测试数据。
最后，可以将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果，其中主要是待测存储单元中的测试数据与预设存储数据进行比较。并且可以根据比较结果对存储器的失效状态进行判定。
具体的，上述的预设存储数据可以包括在待测存储单元中写入预设数据，对比较结果进行判定可以包括：判断待测存储单元中的测试数据与预设数据是否相同。
本公开的示例性实施方式中，上述的预设数据为“0”，若测试数据为非“0”，则可以判定待测存储单元的数据失真，待测存储单元失效。
本公开示例性实施方式中，通过将第二拓扑数据作为预设存储数据写入到存储阵列中，可以测试存储器中奇数列位线的数据中包含数据“0”的待测存储单元的失效状态。
参照表3，示出了第三拓扑数据SUR1_2的分布结构，存储器在写入第二拓扑数据之后，存储器中偶数行字线(WL0、WL2、WL4、WL6……)所对应的存储单元和奇数列位线(BL1、BL3、BL5、BL7……)所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
表3
| SUR1_2 | WL0 | WL1 | WL2 | WL3 | WL4 | WL5 | WL6 | WL7 |
| BL0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL2 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL3 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL4 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL5 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL6 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL7 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
本公开示例性实施方式中，在存储器的存储阵列中写入第三拓扑数据后，升高位线BL电压，也就是将位线BL的电压从预充电电压升高到工作电压，相当于打开位线BL，位线BL上的电压会变为1V。
接着，控制存储阵列的部分字线进入测试模式，相当于开启整个存储阵列中的部分字线WL，以使位线BL上的电荷可以共享到部分字线WL对应的晶体管电容上，使得部分字线WL对应的电容中存储的数据保持为“1”。
对于第三拓扑数据而言，控制存储阵列的部分字线进入测试模式，主要是控制存储阵列的偶数行字线进行上电，进入测试模式，也即保持偶数行字线上的电位为高电位。
本公开示例性实施方式中，等待预设时间后退出测试模式，所等待的预设时间指的是字线WL从激活到预充电的时间，也就是字线WL的打开时间。在该时间段内，可以一直保持部分字线上的电压为1V。
需要说明的是，本公开实施例提供的存储器失效测试方法，在升高位线电压之前，还可以关闭所有的灵敏放大器(SA,Sense Amplifier)，从而关闭对数据的读取功能，在整个测试模式下不对数据进行读取。
在退出测试模式后，可以关闭预设部分位线的灵敏放大器，而读取剩余部分位线的数据，对于表3所示的第三拓扑数据，可以是关闭奇数列位线的灵敏放大器SA，读取偶数列位线的数据。从表3可以看出，奇数列位线上的数据都是“1”，只有偶数列位线的数 据中包含数据“0”，这些数据为“0”的存储单元就是待测存储单元，读取剩余部分位线的数据相当于获取待测存储单元的测试数据。
最后，可以将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果，其中主要是待测存储单元中的测试数据与预设存储数据进行比较。并且可以根据比较结果对存储器的失效状态进行判定。
具体的，上述的预设存储数据可以包括在待测存储单元中写入预设数据，对比较结果进行判定可以包括：判断待测存储单元中的测试数据与预设数据是否相同。
本公开的示例性实施方式中，上述的预设数据为“0”，若测试数据为非“0”，则可以判定待测存储单元的数据失真，待测存储单元失效。
本公开示例性实施方式中，通过将第三拓扑数据作为预设存储数据写入到存储阵列中，可以测试存储器中偶数列位线的数据中包含数据“0”的待测存储单元的失效状态。并且，第三拓扑数据所测试的存储单元正好是第一拓扑数据未测试的偶数列位线上的存储单元。
参照表4，示出了第四拓扑数据SUR1_3的分布结构，存储器在写入第四拓扑数据之后，存储器中偶数行字线(WL0、WL2、WL4、WL6……)所对应的存储单元和偶数列位线(BL1、BL3、BL5、BL7……)所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
表4
| SUR1_3 | WL0 | WL1 | WL2 | WL3 | WL4 | WL5 | WL6 | WL7 |
| BL0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL1 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL2 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL3 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL4 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL5 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
| BL6 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| BL7 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 |
本公开示例性实施方式中，在存储器的存储阵列中写入第四拓扑数据后，升高位线BL电压，也就是将位线BL的电压从预充电电压升高到工作电压，相当于打开位线BL，位线BL上的电压会变为1V。
接着，控制存储阵列的部分字线进入测试模式，相当于开启整个存储阵列中的部分字线WL，以使位线BL上的电荷可以共享到部分字线WL对应的晶体管电容上，使得部分字线WL对应的电容中存储的数据保持为“1”。
对于第四拓扑数据而言，控制存储阵列的部分字线进入测试模式，主要是控制存储阵列的偶数行字线进行上电，进入测试模式，也即保持偶数行字线上的电位为高电位。
本公开示例性实施方式中，等待预设时间后退出测试模式，所等待的预设时间指的是字线WL从激活到预充电的时间，也就是字线WL的打开时间。在该时间段内，可以一直保持部分字线上的电压为1V。
需要说明的是，本公开实施例提供的存储器失效测试方法，在升高位线电压之前，还可以关闭所有的灵敏放大器(SA,Sense Amplifier)，从而关闭对数据的读取功能，在整个测试模式下不对数据进行读取。
在退出测试模式后，可以关闭预设部分位线的灵敏放大器，而读取剩余部分位线的数据，对于表4所示的第四拓扑数据，可以是关闭偶数列位线的灵敏放大器SA，读取奇数列位线的数据。从表4可以看出，偶数列位线上的数据都是“1”，只有奇数列位线的数据中包含数据“0”，这些数据为“0”的存储单元就是待测存储单元，读取剩余部分位线的数据相当于获取待测存储单元的测试数据。
最后，可以将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果，其中主要是待测存储单元中的测试数据与预设存储数据进行比较。并且可以根据比较结果对存储器的失效状态进行判定。
具体的，上述的预设存储数据可以包括在待测存储单元中写入预设数据，对比较结果进行判定可以包括：判断待测存储单元中的测试数据与预设数据是否相同。
本公开的示例性实施方式中，上述的预设数据为“0”，若测试数据为非“0”，则可以判定待测存储单元的数据失真，待测存储单元失效。
本公开示例性实施方式中，通过将第四拓扑数据作为预设存储数据写入到存储阵列中，可以测试存储器中奇数列位线的数据中包含数据“0”的待测存储单元的失效状态。并且，第四拓扑数据所测试的存储单元正好是第二拓扑数据未测试的奇数列位线上的存储单元。
在实际应用中，可以选择第一拓扑数据、第二拓扑数据、第三拓扑数据或第四拓扑数据中的任一个或多个作为预设存储数据，以对存储器中的部分存储单元进行失效判定；也可以将第一拓扑数据、第二拓扑数据、第三拓扑数据和第四拓扑数据四个拓扑数据结合起来，以完成对存储器中所有存储单元的失效判定。具体在结合过程中，依然是四个拓扑数据分别进行上述的失效判定，此处不再赘述。
虽然四个拓扑数据具体所打开或关闭的位线或字线是不同的，但对于四个拓扑数据，存储器失效测试方法的流程是相同的。参照图4，示出了本公开实施例的存储器失效测试方法的流程示意框图。首先，在存储器的存储阵列中写入预设存储数据，具体写入是沿字线方向写入的；接着，升高位线电压；其次，进入测试模式，并控制存储阵列的奇数列字线或偶数列字线进行上电，然后，等待预设时间后退出测试模式；再者，关闭奇数列位线或偶数列位线的灵敏放大器，读取偶数列位线或奇数列位线的数据；最后，得到比较结果，并进行失效判定。
综上所述，本公开示例性实施方式提供的存储器失效测试方法，通过升高位线电压，并控制奇数列字线或偶数列字线进行上电，可以保持奇数列字线或偶数列字线处于高电位， 从而保持了存储单元之间的电位差，从而实现对待测存储单元的测试。
需要说明的是，尽管在附图中以特定顺序描述了本发明中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
此外，在本示例实施例中，还提供了一种存储器失效测试装置。参照图5，该存储器失效测试装置500可以包括：数据写入模块510、测试模块520、数据读取模块530、比较模块540和判定模块550，其中：
数据写入模块510，可以用于在存储器的存储阵列中写入预设存储数据；
测试模块520，可以用于升高位线电压，控制存储阵列的部分字线进入测试模式，等待预设时间后退出测试模式；
数据读取模块530，可以用于关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；
比较模块540，可以用于将读取的剩余部分位线的数据与预设存储数据进行比较，获得比较结果；
判定模块550，可以用于根据比较结果对存储器的失效状态进行判定。
在本公开的一种示例性实施方式中，测试模块520，还可以用于将位线的电压从预充电电压升高到工作电压。
在本公开的一种示例性实施方式中，预设时间为字线从激活到预充电的时间。
在本公开的一种示例性实施方式中，数据读取模块530，可以用于获取待测存储单元的测试数据。
在本公开的一种示例性实施方式中，判定模块550，可以用于预设存储数据包括在待测存储单元中写入预设数据，判断测试数据与预设数据是否相同。
在本公开的一种示例性实施方式中，预设数据为“0”，判定模块550，可以用于若测试数据为非“0”，则判定待测存储单元的数据失真，待测存储单元失效。
在本公开的一种示例性实施方式中，测试模块520，可以用于控制存储阵列的奇数行字线或偶数行字线进行上电，进入测试模式。
在本公开的一种示例性实施方式中，预设存储数据包括第一拓扑数据，存储器写入第一拓扑数据后，存储器中奇数行字线所对应的存储单元和奇数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
在本公开的一种示例性实施方式中，在写入第一拓扑数据时，测试模块520，可以用于控制存储阵列的奇数行字线进行上电；数据读取模块530，可以用于关闭奇数列位线的灵敏放大器，读取偶数列位线的数据。
在本公开的一种示例性实施方式中，预设存储数据包括第二拓扑数据，存储器写入第二拓扑数据后，存储器中奇数行字线所对应的存储单元和偶数列位线所对应的存储单元中 均写入“1”，其余存储单元中均写入“0”。
在本公开的一种示例性实施方式中，在写入第二拓扑数据时，测试模块520，可以用于控制存储阵列的奇数行字线进行上电；数据读取模块530，可以用于关闭偶数列位线的灵敏放大器，读取奇数列位线的数据。
在本公开的一种示例性实施方式中，预设存储数据包括第三拓扑数据，存储器写入第三拓扑数据后，存储器中偶数行字线所对应的存储单元和奇数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
在本公开的一种示例性实施方式中，在写入第三拓扑数据时，测试模块520，可以用于控制存储阵列的偶数行字线进行上电；数据读取模块530，可以用于关闭奇数列位线的灵敏放大器，读取偶数列位线的数据。
在本公开的一种示例性实施方式中，预设存储数据包括第四拓扑数据，存储器写入第四拓扑数据后，存储器中偶数行字线所对应的存储单元和偶数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
在本公开的一种示例性实施方式中，在写入第四拓扑数据时，测试模块520，可以用于控制存储阵列的偶数行字线进行上电；数据读取模块530，可以用于关闭偶数列位线的灵敏放大器，读取奇数列位线的数据。
上述中各存储器失效测试装置的虚拟模块的具体细节已经在对应的存储器失效测试方法中进行了详细的描述，因此，此处不再赘述。
应当注意，尽管在上文详细描述中提及了存储器失效测试装置的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图6来描述根据本发明的这种实施方式的电子设备600。图6显示的电子设备600仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图6所示，电子设备600以通用计算设备的形式表现。电子设备600的组件可以包括但不限于：上述至少一个处理单元610、上述至少一个存储单元620、连接不同系统组件(包括存储单元620和处理单元610)的总线630、显示单元640。
其中，所述存储单元620存储有程序代码，所述程序代码可以被所述处理单元610执行，使得所述处理单元610执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元610可以执行如图3中所示的步骤。
存储单元620可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)6201和/或高速缓存存储单元6202，还可以进一步包括只读存储单元(ROM)6203。
存储单元620还可以包括具有一组(至少一个)程序模块6205的程序/实用工具6204，这样的程序模块6205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线630可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备600也可以与一个或多个外部设备670(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备600交互的设备通信，和/或与使得该电子设备600能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口650进行。并且，电子设备600还可以通过网络适配器660与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器660通过总线630与电子设备600的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备600使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
根据本发明的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或 半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。
Claims (18)
- 一种存储器失效测试方法，包括：在所述存储器的存储阵列中写入预设存储数据；升高位线电压，控制所述存储阵列的部分字线进入测试模式；等待预设时间后退出所述测试模式；关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；将读取的所述剩余部分位线的数据与所述预设存储数据进行比较，获得比较结果；根据所述比较结果对所述存储器的失效状态进行判定。
- 根据权利要求1所述的存储器失效测试方法，其中，所述升高位线电压包括：将所述位线的电压从预充电电压升高到工作电压。
- 根据权利要求1所述的存储器失效测试方法，其中，所述预设时间为所述字线从激活到预充电的时间。
- 根据权利要求1所述的存储器失效测试方法，其中，所述读取剩余部分位线的数据包括：获取待测存储单元的测试数据。
- 根据权利要求4所述的存储器失效测试方法，其中，根据所述比较结果对所述存储器的失效状态进行判定，包括：所述预设存储数据包括在待测存储单元中写入预设数据，判断所述测试数据与所述预设数据是否相同。
- 根据权利要求5所述的存储器失效测试方法，其中，所述预设数据为“0”，若所述测试数据为非“0”，则判定所述待测存储单元的数据失真，所述待测存储单元失效。
- 根据权利要求1-6中任一项所述的存储器失效测试方法，其中，控制所述存储阵列的部分字线进入测试模式，包括：控制所述存储阵列的奇数行字线或偶数行字线进行上电，进入所述测试模式。
- 根据权利要求7所述的存储器失效测试方法，其中，所述预设存储数据包括第一拓扑数据，所述存储器写入所述第一拓扑数据后，所述存储器中奇数行字线所对应的存储单元和奇数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
- 根据权利要求8所述的存储器失效测试方法，其中，所述方法还包括：在写入所述第一拓扑数据时，控制所述存储阵列的奇数行字线进行上电；关闭奇数列位线的所述灵敏放大器，读取偶数列位线的数据。
- 根据权利要求7所述的存储器失效测试方法，其中，所述预设存储数据 包括第二拓扑数据，所述存储器写入所述第二拓扑数据后，所述存储器中奇数行字线所对应的存储单元和偶数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
- 根据权利要求10所述的存储器失效测试方法，其中，所述方法还包括：在写入所述第二拓扑数据时，控制所述存储阵列的奇数行字线进行上电；关闭偶数列位线的所述灵敏放大器，读取奇数列位线的数据。
- 根据权利要求7所述的存储器失效测试方法，其中，所述预设存储数据包括第三拓扑数据，所述存储器写入所述第三拓扑数据后，所述存储器中偶数行字线所对应的存储单元和奇数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
- 根据权利要求12所述的存储器失效测试方法，其中，所述方法还包括：在写入所述第三拓扑数据时，控制所述存储阵列的偶数行字线进行上电；关闭奇数列位线的所述灵敏放大器，读取偶数列位线的数据。
- 根据权利要求7所述的存储器失效测试方法，其中，所述预设存储数据包括第四拓扑数据，所述存储器写入所述第四拓扑数据后，所述存储器中偶数行字线所对应的存储单元和偶数列位线所对应的存储单元中均写入“1”，其余存储单元中均写入“0”。
- 根据权利要求14所述的存储器失效测试方法，其中，所述方法还包括：在写入所述第四拓扑数据时，控制所述存储阵列的偶数行字线进行上电；关闭偶数列位线的所述灵敏放大器，读取奇数列位线的数据。
- 一种存储器失效测试装置，包括：数据写入模块，用于在所述存储器的存储阵列中写入预设存储数据；测试模块，用于升高位线电压，控制所述存储阵列的部分字线进入测试模式，等待预设时间后退出所述测试模式；数据读取模块，用于关闭预设部分位线的灵敏放大器，读取剩余部分位线的数据；比较模块，用于将读取的所述剩余部分位线的数据与预设存储数据进行比较，获得比较结果；判定模块，用于根据所述比较结果对所述存储器的失效状态进行判定。
- 一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现权利要求1-15中任意一项所述的存储器失效测试方法。
- 一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来实现权利要求1-15中任意一项所述的存储器失效测试方法。
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