CN114093410A - 字线驱动电路缺陷测试方法与装置 - Google Patents

Abstract

本公开提供一种字线驱动电路缺陷测试方法与装置。方法包括：在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条待测字线中的一条设置为第一字线，将其余m‑1条设置为第二字线，其中，m条待测字线分别对应连接不同的m个字线驱动电路；对m条待测字线控对应连接的存储单元写入第一电位；对第一字线对应连接的存储单元写入第二电位；依次读取各第二字线对应连接的存储单元的实时电位，在一个目标存储单元的实时电位与第一电位的差值大于第一预设值时，判断该目标存储单元对应的第二字线连接的字线驱动电路具有缺陷；其中，第一电位与第二电位的差值大于等于0.6V。本公开实施例可以测试字线驱动电路是否存在栅极缺陷。

Description

字线驱动电路缺陷测试方法与装置

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种字线驱动电路缺陷测试方法与装置。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)中，由于栅极特征尺寸小，容易产生栅极缺陷(Poly-Gate necking)，在字线驱动电路中，这种栅极缺陷会导致电阻升高、存储信号变弱或失真，在老化工艺后，栅极缺陷会被进一步放大(电阻进一步升高或产生断路)，从而导致芯片良品率下降。因此，亟需一种能够检测字线驱动电路中栅极缺陷的方法。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种字线驱动电路缺陷测试方法与字线驱动电路缺陷测试装置，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的字线驱动电路缺陷无法测试的问题。

根据本公开实施例的第一方面，提供一种字线驱动电路缺陷测试方法，包括：在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条所述待测字线中的一条设置为第一字线，将其余m-1条设置为第二字线，其中，m条所述待测字线分别对应连接不同的m个字线驱动电路，m为大于1的整数；第一写入操作：对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位；第二写入操作：对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位；读取判断操作：依次读取各所述第二字线控制的全部晶体管对应连接的存储单元的实时电位，在读取到的一个目标存储单元的实时电位与所述第一电位的差值大于第一预设值时，判断所述目标存储单元对应连接的晶体管对应连接的第二字线连接的字线驱动电路具有缺陷；其中，所述第一电位与所述第二电位的差值大于等于0.6V。

在本公开的一种示例性实施例中，所述字线驱动电路阵列位于所述存储单元阵列的两侧，位于所述存储单元阵列中的多条所述字线呈叉状平行交错排列，相邻的所述字线对应连接的所述字线驱动电路分别位于不同侧的所述字线驱动电路阵列中。

在本公开的一种示例性实施例中，所述m条所述待测字线对应连接的m个字线驱动电路位于同一侧的所述字线驱动电路阵列中。

在本公开的一种示例性实施例中，所述选取m条字线作为待测字线包括：在所述存储单元阵列中，依次间隔2n-1条所述字线选取出所述m条待测字线，其中n为一个所述字线驱动电路连接的所述字线的数量，n为正整数。

在本公开的一种示例性实施例中，所述对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位包括：将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第一电位；打开所述m条待测字线控制的全部晶体管，以使所述m条待测字线控制的全部晶体管对应连接的所述存储单元写入所述第一电位。

在本公开的一种示例性实施例中，所述对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位包括：关闭所述m条待测字线控制的全部晶体管；将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第二电位；打开所述第一字线控制的全部晶体管，以使所述第一字线控制的全部晶体管对应连接的所述存储单元写入所述第二电位；关闭所述第一字线控制的全部晶体管。

在本公开的一种示例性实施例中，所述第一电位为-0.1～0.2V,所述第二电位为0.8～1.1V；或，所述第一电位为0.8～1.1V,所述第二电位为-0.1～0.2V，所述第一预设值等于0.5V。

在本公开的一种示例性实施例中，还包括：在所述存储单元阵列中，选取连续排列的2mn条字线作为一个测试模块，对所述测试模块进行测试，包括：在所述测试模块中按所述字线的排列顺序依次选取出m条所述待测字线，按所述字线的排列顺序依次设置所述第一字线，再执行所述第一写入操作、所述第二写入操作和所述读取判断操作，直至所述2mn条所述字线均已被设置为所述第一字线。

在本公开的一种示例性实施例中，还包括：在所述存储单元阵列中，按所述字线排列顺序依次选取每连续排列的2mn条字线作为一个所述测试模块，再对所述测试模块进行所述测试，直至所述存储单元阵列中的全部所述字线均已被选取作为所述测试模块。

在本公开的一种示例性实施例中，被选取的所述待测字线的数量m为16，每个所述字线驱动电路对应连接的字线数量n为4。

根据本公开的第二方面，提供一种字线驱动电路缺陷测试装置，包括：存储器；以及耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行如上任一项所述的字线驱动电路缺陷测试方法。

本公开实施例通过选取分别对应m个字线驱动电路的m条待测字线，首先对m条待测字线对应的存储单元均写入第一电位，然后对其中一条待测字线对应的存储单元写入第二电位，可以使存在缺陷的字线驱动电路对应的待测字线对应的存储单元产生介于第一电位和第二电位之间的实时电位，进而通过读取其余待测字线对应的存储单元的实时电位识别出存在缺陷的字线驱动单元。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A是字线驱动电路的示意图。

图1B是字线驱动电路中反向器的电路示意图。

图1C是图1A和图1B中位置A的栅极缺陷照片。

图2是存储单元阵列及其对应的字线驱动电路的示意图。

图3是存储单元与字线驱动电路关系的示意图。

图4是本公开示例性实施例中字线驱动电路缺陷测试方法的流程图。

图5是本公开示例性实施例中待测字线选取位置的示意图。

图6是一个实施例中步骤S2的子流程图。

图7是一个实施例中步骤S3的子流程图。

图8是本公开另一个实施例的流程示意图。

图9是本公开一个实施例中提供的字线驱动电路缺陷测试装置的方框图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1A～图1C是字线驱动电路的栅极缺陷示意图。

参考图1A，字线驱动电路1通过n个反向器电路11连接n条字线WL，每个反向器11中晶体管的栅极均连接到字线驱动电路1的控制节点M。每一个反向器11的电路如图1B所示。

当任一反向器11x(x为反向器序号或字线序号)对应的晶体管的栅极(图中A位置)出现如图1C所示的栅极缺陷(栅极细小或断开)时，反向器11x的电阻升高，此时读写控制器通过控制节点M输出的字线控制指令无法准确到达字线WLx，会造成对字线WLx的控制产生异常。

图2是存储单元阵列及其对应的字线驱动电路的示意图。

参考图2，存储单元阵列21位于中央，包括N1行N2列即N1*N2个存储单元(图中未示出)，每个存储单元位于一个字线驱动电路1连接的字线和一个感测放大器SA连接的位线的交叉点。

字线驱动电路阵列22分别位于存储单元阵列21的两侧，每个字线驱动电路阵列22分别包括多个字线驱动电路1，每个字线驱动电路1连接n条字线，位于存储单元阵列中的多条字线呈叉状平行交错排列，相邻字线对应连接的字线驱动电路1分别位于不同侧的字线驱动电路阵列22中。在一个实施例中，一侧的字线驱动电路阵列22共包括16个字线驱动电路1，每个字线驱动电路1对应4条字线。即，存储单元阵列21中共有16*2*4＝128条字线，即N2＝128。此时，每次选取的待测字线数量可以为一侧字线驱动电路的数量16，即m＝16。

可以理解的是，一个存储器包括多个存储单元阵列21及其对应的字线驱动电路阵列22，于此不再赘述。在一实施例中，存储器的一页包括8个存储单元阵列21，对应的字线数量共为2048条。

图3是存储单元与字线驱动电路关系的示意图。

参考图3，在存储单元阵列21中，相邻两条字线分别对应位于不同侧的字线驱动电路1。每条字线WLi均控制N1个晶体管M_ij，晶体管M_ij的第一端均连接一个存储单元C_ij，晶体管M_ij的第二端连接一条位线BLj，其中i是字线序号，j是位线序号。

为了测试如图1A～图1C所示的字线驱动电路的栅极缺陷，本公开提供了一种字线驱动电路缺陷测试方法。

图4是本公开示例性实施例中字线驱动电路缺陷测试方法的流程图。

参考图4，字线驱动电路缺陷测试方法100可以包括：

步骤S1，在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条所述待测字线中的一条设置为第一字线，将其余m-1条设置为第二字线，其中，m条所述待测字线分别对应连接不同的m个字线驱动电路，m为大于1的整数；

步骤S2，对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位；

步骤S3，对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位；

步骤S4，依次读取各所述第二字线控制的全部晶体管对应连接的存储单元的实时电位，在读取到的一个目标存储单元的实时电位与所述第一电位的差值大于第一预设值时，判断所述目标存储单元对应连接的晶体管对应连接的第二字线连接的字线驱动电路具有缺陷；其中，所述第一电位与所述第二电位的差值大于等于0.6V。

本公开实施例通过选取分别对应m个字线驱动电路的m条待测字线，首先对m条待测字线对应的存储单元均写入第一电位，然后对其中一条待测字线对应的存储单元写入第二电位，可以使存在缺陷的字线驱动电路对应的待测字线对应的存储单元产生介于第一电位和第二电位之间的实时电位，进而通过读取其余待测字线对应的存储单元的实时电位识别出存在缺陷的字线驱动单元。

下面，对字线驱动电路缺陷测试方法100的各步骤进行详细说明。

在步骤S1，在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条所述待测字线中的一条设置为第一字线，将其余m-1条设置为第二字线，其中，m条所述待测字线分别对应连接不同的m个字线驱动电路，m为大于1的整数。

首先，可以在一个待测存储单元21及其对应的字线驱动电路阵列22中选取m条字线作为待测字线。为了测试字线驱动电路的栅极缺陷，m条待测字线分别对应不同的m个字线驱动电路。

图5是本公开示例性实施例中待测字线选取位置的示意图。

参考图5，在一个实施例中，可以设置该m个字线驱动电路位于同一侧的字线驱动电路阵列22中。由于每个字线驱动电路连接n条字线，存储单元阵列21中相邻字线分别对应位于不同侧的字线驱动电路阵列22，因此，此时可以按照2n-1条字线的间距选取m条待测字线(图5中加粗字线)。

在步骤S2，对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位。

图6是一个实施例中步骤S2的子流程图。

参考图6，步骤S2可以包括：

步骤S21，将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第一电位；

步骤S22，打开所述m条待测字线控制的全部晶体管，以使所述m条待测字线控制的全部晶体管对应连接的所述存储单元写入所述第一电位。

其中，打开一条待测字线控制的全部晶体管即通过该待测字线对应的字线驱动电路对该待测字线输出第一存储控制指令，关闭一条待测字线控制的全部晶体管即通过该待测字线对应的字线驱动电路对该待测字线输出第二存储控制指令。

步骤S2的实施是为了控制全部待测字线对应的存储单元处于同一个初始电位中，为后续检测提供判断基础。

在步骤S3，对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位。

图7是一个实施例中步骤S3的子流程图。

参考图7，步骤S3可以包括：

步骤S31，关闭所述m条待测字线控制的全部晶体管；

步骤S32，将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第二电位；

步骤S33，打开所述第一字线控制的全部晶体管，以使所述第一字线控制的全部晶体管对应连接的所述存储单元写入所述第二电位；

步骤S34，关闭所述第一字线控制的全部晶体管。

如果一条第二字线对应一个存在栅极缺陷的字线驱动电路，由于该字线驱动电路中栅极缺陷的存在，控制该第二字线的第一存储控制指令和第二存储控制指令均会出现减弱或延迟，导致在进行步骤S32时，该第二字线控制的晶体管未能及时关闭，这些晶体管连接的存储单元受位线上的第二电位影响，存储状态介于第一电位和第二电位之间。

在步骤S4，依次读取各所述第二字线控制的全部晶体管对应连接的存储单元的实时电位，在读取到的一个目标存储单元的实时电位与所述第一电位的差值大于第一预设值时，判断所述目标存储单元对应连接的晶体管对应连接的第二字线连接的字线驱动电路具有缺陷，其中，所述第一电位与所述第二电位的差值大于等于0.6V。

为了增加检测成功的概率，提高存在栅极缺陷的字线驱动电路对应的存储单元产生存储状态异常的几率，控制第一电位与第二电位的差值大于等于0.6V。在一个实施例中，可以将第一电位设置为-0.1～0.2V,将第二电位设置为0.8～1.1V；或者，将第一电位设置为0.8～1.1V,将第二电位设置为-0.1～0.2V。在一个实施例中，第一预设值例如可以等于0.5V。

依次读取各第二字线控制的全部晶体管对应连接的存储单元的实时电位可以为：选取一条第二字线，读取其控制的全部晶体管对应连接的存储单元的实时电位并进行判断；继续选取第二字线，直至全部第二字线控制的全部晶体管对应连接的存储单元的实时电位均被读取并被判断。

如步骤S3所述，存在栅极缺陷的字线驱动电路对应的第二字线对应的存储单元，受存储控制指令减弱或延迟、位线为第二电位的影响，存储状态会介于第一电位和第二电位之间。此时可以通过判断该每个存储单元的实时电位是否与第一电位的差值大于第一预设值来判断该存储单元的存储状态是否异常，从而在目标存储单元的实时电位不接近第一电位时，判断该目标存储单元对应的第二字线对应的字线驱动电路存在栅极缺陷。

在另一些实施例中，也可以通过判断每个存储单元的实时电位与第二电位的差值是否小于第二预设值来判断该存储单元的存储状态是否异常。当一个存储单元的实时电位与第二电位的差值小于第二预设值即目标存储单元的实时电位更接近第二电位时，可以判断该目标存储单元对应的第二字线对应的字线驱动电路存在栅极缺陷。

上述第一预设值和第二预设值均可以由本领域技术人员根据第一电位和第二电位的差值进行自行设置，本公开对此不做特殊限制。

在步骤S4之后，可以通过设置循环测试来实现对全部字线的测试。

在一个实施例中，可以在存储单元阵列中，选取连续排列的2mn条字线作为一个测试模块，对测试模块进行测试，包括：在测试模块中按字线的排列顺序依次选取出m条待测字线，按字线的排列顺序依次设置第一字线，再执行第一写入操作(步骤S2)、第二写入操作(步骤S3)和读取判断操作(步骤S4)，直至2mn条字线均已被设置为第一字线。然后，在存储单元阵列中，按字线排列顺序依次选取每连续排列的2mn条字线作为一个测试模块，再对测试模块进行测试，直至存储单元阵列中的全部字线均已被选取作为测试模块。

例如，如果一个字线驱动电路i对应的字线j的编号为WLij，存储单元阵列两侧的字线驱动电路的序号分别为1、3、5、7和2、4、6、8，每个字线驱动电路均对应4条字线。则，首先可以在步骤S1中选取字线WL11、WL31、WL51、WL71作为待测字线，将WL11设置为第一字线，将WL31、WL51、WL71设置为第二字线，对WL11、WL31、WL51、WL71控制的全部晶体管连接的存储单元均写入第一电位后，对WL11控制的全部晶体管连接的存储单元均写入第二电位，顺次读取WL31、WL51、WL71控制的全部晶体管连接的存储单元的实时电位以判断字线驱动电路1、3、5、7是否存在栅极缺陷。

然后，执行以下选取顺序以实现循环测试：

选取WL21、WL41、WL61、WL81作为待测字线，将WL21设置为第一字线，将WL41、WL61、WL81设置为第二字线进行测试；

选取WL12、WL32、WL52、WL72作为待测字线，将WL12设置为第一字线，将WL32、WL52、WL72设置为第二字线进行测试；

选取WL22、WL42、WL62、WL82作为待测字线，将WL22设置为第一字线，将WL42、WL62、WL82设置为第二字线进行测试；

选取WL13、WL33、WL53、WL73作为待测字线，将WL13设置为第一字线，将WL33、WL53、WL73设置为第二字线进行测试；

选取WL23、WL43、WL63、WL83作为待测字线，将WL23设置为第一字线，将WL43、WL63、WL83设置为第二字线进行测试；

选取WL14、WL34、WL54、WL74作为待测字线，将WL14设置为第一字线，将WL34、WL54、WL74设置为第二字线进行测试；

选取WL24、WL44、WL64、WL84作为待测字线，将WL24设置为第一字线，将WL44、WL64、WL84设置为第二字线进行测试。

接下来，重复上次选取过程，顺次将WL31、WL41、WL32、WL42、WL33、WL43、WL34、WL44设置为第一字线进行测试。重复以上循环逻辑，直至每条待测位线均已被设置为第一字线参与测试。

在另一个实施例中，还可以设置其他循环方式来实现对存储单元阵列中全部字线的测试。

图8是本公开另一个实施例的流程示意图。

读完全部m-1条第二字线对应的存储单元后，即对本次选取的m条待测字线对应的m-1个字线驱动电路中的一个反向器进行了检测。此时，作为第一字线的待测字线对应的字线驱动电路还没有被检测。因此，参考图8，在一个实施例中，方法100还可以包括：

步骤S81，在m条所述待测字线中选取另一条待测字线作为第三字线；

步骤S82，对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位；

步骤S83，对所述第三字线控制的全部晶体管对应连接的存储单元写入所述第二电位；

步骤S84，读取所述第一字线控制的全部晶体管对应连接的存储单元的实时电位，在所述实时电位与所述第一电位的差值大于第一预设值时，判断所述第一字线连接的字线驱动电路具有缺陷。

通过选取第三字线，第一字线连接的晶体管的开关状态与第三字线连接的晶体管的开关状态相反，可以对第一字线连接的字线驱动电路进行测试，进而对本次选取的m条待测字线对应的m个字线驱动电路全部进行了测试。

在另一个实施例中，还可以顺次将本次选取的m条待测字线中的每一条均设置为第一字线进行测试，即对本组m条待测字线共测试m次，以提高筛选出各待测字线对应的字线驱动电路的栅极缺陷的概率。

测试完本次选取的m条待测字线之后，可以在存储单元阵列及其对应的字线驱动电路阵列中继续选取m条待测字线进行测试，直至待测存储单元中的全部字线均已被选取作为待测字线。

测试完当前的存储单元阵列及其对应的字线驱动电路阵列后，可以更换其他存储单元阵列及其对应的字线驱动电路阵列进行测试，直至完成对整个存储器中字线驱动电路的测试。

图9是本公开一个实施例中提供的字线驱动电路缺陷测试装置的方框图。

参考图9，字线驱动电路缺陷测试装置900可以包括：

存储器91；以及

耦合到存储器91的处理器92，处理器92被配置为基于存储在存储器91中的指令，执行如上任一项所述的字线驱动电路缺陷测试方法。

由于装置900执行的功能已在其对应的方法实施例中予以详细说明，本公开于此不再赘述。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (11)

1.一种字线驱动电路缺陷测试方法，其特征在于，包括：

在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条所述待测字线中的一条设置为第一字线，将其余m-1条设置为第二字线，其中，m条所述待测字线分别对应连接不同的m个字线驱动电路，m为大于1的整数；

第一写入操作：对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位；

第二写入操作：对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位；

读取判断操作：依次读取各所述第二字线控制的全部晶体管对应连接的存储单元的实时电位，在读取到的一个目标存储单元的实时电位与所述第一电位的差值大于第一预设值时，判断所述目标存储单元对应连接的晶体管对应连接的第二字线连接的字线驱动电路具有缺陷；

其中，所述第一电位与所述第二电位的差值大于等于0.6V。

2.如权利要求1所述的字线驱动电路缺陷测试方法，其特征在于，所述字线驱动电路阵列位于所述存储单元阵列的两侧，位于所述存储单元阵列中的多条所述字线呈叉状平行交错排列，相邻的所述字线对应连接的所述字线驱动电路分别位于不同侧的所述字线驱动电路阵列中。

3.如权利要求2所述的字线驱动电路缺陷测试方法，其特征在于，所述m条所述待测字线对应连接的m个字线驱动电路位于同一侧的所述字线驱动电路阵列中。

4.如权利要求3所述的字线驱动电路缺陷测试方法，其特征在于，所述选取m条字线作为待测字线包括：

在所述存储单元阵列中，依次间隔2n-1条所述字线选取出所述m条待测字线，其中n为一个所述字线驱动电路连接的所述字线的数量，n为正整数。

5.如权利要求1所述的字线驱动电路缺陷测试方法，其特征在于，所述对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位包括：

将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第一电位；

打开所述m条待测字线控制的全部晶体管，以使所述m条待测字线控制的全部晶体管对应连接的所述存储单元写入所述第一电位。

6.如权利要求5所述的字线驱动电路缺陷测试方法，其特征在于，所述对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位包括：

关闭所述m条待测字线控制的全部晶体管；

将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第二电位；

打开所述第一字线控制的全部晶体管，以使所述第一字线控制的全部晶体管对应连接的所述存储单元写入所述第二电位；

关闭所述第一字线控制的全部晶体管。

7.如权利要求1所述的字线驱动电路缺陷测试方法，其特征在于，所述第一电位为-0.1～0.2V,所述第二电位为0.8～1.1V；或，所述第一电位为0.8～1.1V,所述第二电位为-0.1～0.2V，所述第一预设值等于0.5V。

8.如权利要求4所述的字线驱动电路缺陷测试方法，其特征在于，还包括：

在所述存储单元阵列中，选取连续排列的2mn条字线作为一个测试模块，对所述测试模块进行测试，包括：在所述测试模块中按所述字线的排列顺序依次选取出m条所述待测字线，按所述字线的排列顺序依次设置所述第一字线，再执行所述第一写入操作、所述第二写入操作和所述读取判断操作，直至所述2mn条所述字线均已被设置为所述第一字线。

9.如权利要求8所述的字线驱动电路缺陷测试方法，其特征在于，还包括：

在所述存储单元阵列中，按所述字线排列顺序依次选取每连续排列的2mn条字线作为一个所述测试模块，再对所述测试模块进行所述测试，直至所述存储单元阵列中的全部所述字线均已被选取作为所述测试模块。

10.如权利要求4所述的字线驱动电路缺陷测试方法，其特征在于，被选取的所述待测字线的数量m为16，每个所述字线驱动电路对应连接的字线数量n为4。

11.一种字线驱动电路缺陷测试装置，其特征在于，包括：

存储器；以及

耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行如权利要求1-10任一项所述的字线驱动电路缺陷测试方法。

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