CN118038952A - 控制电路及存储器 - Google Patents

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CN118038952A CN202211385244.7A CN202211385244A CN118038952A CN 118038952 A CN118038952 A CN 118038952A CN 202211385244 A CN202211385244 A CN 202211385244A CN 118038952 A CN118038952 A CN 118038952A
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Abstract

本公开涉及一种控制电路及存储器。控制电路包括：时序控制模块，用于接收行控制命令和第一读/写操作指令，并响应于第一读/写操作指令，基于行控制命令对应的存储单元位置信息生成第二读/写操作指令；读写控制模块，用于接收模式信号、第一读/写操作指令和第二读/写操作指令，基于模式信号的控制选择第一读/写操作指令或第二读/写操作指令，并根据选择的第一读/写操作指令控制执行对应的第一读/写操作，或根据选择的第二读/写操作指令控制执行对应的第二读/写操作。本公开可以确保测试的准确性，在测试到有存储单元失效时，可以准确筛选出存在制造缺陷的位置。

Description

控制电路及存储器
技术领域
本公开涉及集成电路领域，特别是涉及一种控制电路、方法及存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由多个呈多行多列的存储单元及多个呈多行多列的灵敏放大器组成。现有的一种存储器如图1所示，若干行存储单元和一行灵敏放大器构成一个存储区域，存储器包括存储器阵列(未标示出)、行控制电路2’和列一码电路3’，存储器阵列包括多个存储区域1，行控制电路2’和列一码电路3’均与全部存储区域相连接。图1中以存储器中包括64各存储区域作为示例。
图1中行控制电路2’向各存储区域输出图2中的Array(存储器阵列)位置SA(灵敏放大器)开启时间信号以打开对应的灵敏放大器对存储单元的数据进行放大，由于行控制电路2’位于存储阵列的顶部附近，其产生的Array位置SA开启时间信号自存储器阵列的存储区域1向存储区域64方向传输(自上向下传输)，Array位置SA开启时间信号到达存储区域1的时间为图2中Array位置SA开启时间的t1’时刻，Array位置SA开启时间信号到达存储区域64的时间为图2中Array位置SA开启时间的t1”。列译码电路3’向各存储区域输出图2中的Array位置读/写信号以对执行数据放大操作的灵敏放大器执行读/写操作，Array位置读信号自存储器阵列的存储区域64向存储区域1方向传输(自下向上传输)，Array位置读信号到达存储区域1的时间为图2中的Array位置读信号的t2”，Array位置读信号到达存储区域64的时间为图2中的Array位置读/写信号的t2’。由此可知，Array位置SA开启时间信号到达存储区域64的路径相较于Array位置读信号到达存储区域64的路径多了63个存储区域的间距，从灵敏放大器开启到从灵敏放大器读/写数据的时间(t2’-t1”)过短，会导致存储区域64中的灵敏放大器还没有完全被放大，存储区域64中的存储单元通过灵敏放大器放大的数据就开始执行读操作，从而很容易导致读操作出现错误。
在对动态随机存储器进行测试的测试阶段，采用目前的测试电路进行测试存在在测试到有失效的存储单元时，无法确认测试到的失效是由于灵敏放大器未完全打开导致的失误，还是存储单元本身的失效而导致的测试失效，会导致测试失效误判断，不利于数据分析，不利于准确选出动态随机存储器中存在制造缺陷的点。
发明内容
基于此，有必要针对上述背景技术中的技术问题提供一种控制电路及存储器，能够在测试阶段，基于模式信号可以选择所需的读/写操作指令执行读/写操作，从而可以确保测试的准确性，能够在测试到失效时准确筛选出动态随机存储器中存在的制造缺陷点。
在第一方面，本公开提供一种控制电路，包括：
时序控制模块，用于接收行控制命令和第一读/写操作指令，并响应于所述第一读/写操作指令，基于所述行控制命令对应的存储单元位置信息生成第二读/写操作指令；
读写控制模块，用于接收所述模式信号、第一读/写操作指令和所述第二读/写操作指令，基于模式信号的控制选择所述第一读/写操作指令或所述第二读/写操作指令，并根据选取的所述第一读/写操作指令执行对应的第一读/写操作，或根据选取的所述第二读/写操作指令执行对应的第二读/写操作。
可选地，所述行控制命令包括灵敏放大器开启指令及对应的行地址，所述基于所述行控制命令对应的存储单元位置信息生成第二读/写操作指令，包括：基于所述行控制命令中的行地址对所述灵敏放大器开启指令进行时序偏差补偿，并基于时序偏差补偿调整后的灵敏放大器开启指令生成所述第二读/写操作指令。
可选地，所述第一读/写操作指令有效时，基于所述行控制命令对应的存储单元位置信息生成所述第二读/写操作指令，所述第一读/写操作指令无效时，不生成所述第二读/写操作指令。
可选地，所述行控制命令包括行控制逻辑指令及行地址，所述行控制逻辑指令包括灵敏放大器开启指令；所述时序控制模块包括：
接收模块，用于接收所述行控制命令及所述第一读/写操作指令，并根据所述第一读/写操作指令生成使能信号；
偏差调整模块，与所述接收模块相连接，用于接收所述使能信号，在所述使能信号的控制下，接收所述行控制命令，并根据所述行控制命令中的行地址对应的存储单元位置信息，对所述灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；
读写时序调整模块，与所述偏差调整模块连接，接收所述灵敏放大器开启调整信号，生成与所述灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号；
信号生成模块，与所述读写时序调整模块相连接，用于基于所述读/写时序控制信号生成所述第二读/写操作指令。
可选地，所述读写时序调整模块，还用于在外部测试信号的控制下，调整第一预设时间间隔的长度。
可选地，所述时序控制模块还用于接收所述第一读/写操作指令对应的列地址，在所述第一读/写操作指令的控制下，基于所述行地址和所述列地址对所述灵敏放大器开启指令进行时序偏差补偿。
可选地，所述时序控制模块包括：
接收模块，用于接收所述第一读/写操作指令，并根据所述第一读/写操作指令生成使能信号；
偏差调整模块，与所述接收模块相连接，接收所述使能信号，在所述使能信号的控制下，接收所述行控制命令及所述第一读/写操作指令对应的列地址，并基于所述行地址和所述列地址对应的存储单元位置信息，对所述灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；
读写时序调整模块，与所述偏差调整模块连接，接收所述灵敏放大器开启调整信号，生成与所述灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号；
信号生成模块，与所述读写时序调整模块相连接，用于基于所述读/写时序控制信号生成所述第二读/写操作指令。
可选地，所述读写时序调整模块，还用于在外部测试信号的控制下，调整第一预设时间间隔的长度。
可选地，所述读写控制模块包括：
选择单元，用于接收所述模式信号、所述第一读/写操作指令及所述第二读/写操作指令，并根据所述模式信号的控制，选择并输出所述第一读/写操作指令或所述第二读/写操作指令；
列地址锁存单元，用于锁存所述第一读/写操作指令对应的列地址；
读写控制单元，与所述选择单元和所述列地址锁存单元连接，用于根据从选择单元接收的所述第一读/写操作指令对接收到的所述列地址对应的存储单元执行第一读/写操作，或根据从选择单元接收的所述第二读/写操作指令对接收到的所述列地址对应的存储单元执行第二读/写操作；
比较单元，用于在测试模式下获取所述第一读/写操作指令和所述第二读写指令命令信号之间的时间差，并输出所述时间差。
可选地，所述读写控制单元基于所述第一读/写操作指令或所述第二读/写操作指令生成列控制逻辑指令，并基于所述列控制逻辑指令执行所述第一读/写操作指令或所述第二读/写操作；其中，所述列控制逻辑指令包括列地址译码控制信号、本地读写转换控制信号、第二级放大器控制信号以及写入驱动控制信号。
可选地，还包括：
列译码电路，与所述读写控制模块相连接，用于接收所述列地址译码控制信号和所述列地址，并根据所述列地址译码控制信号生成列选通信号，响应于所述列选通信号，控制所述列地址对应的灵敏放大器和本地数据线之间的数据传输；
读写转换电路，与所述读写控制模块相连接，用于接收所述本地读写转换控制信号，响应于所述本地读写转换控制信号，将本地数据线上的数据读出至全局数据线或者将全局数据线的数据写入至本地数据线；
读写电路，与所述读写控制模块相连接，用于接收所述第二级放大器控制信号和所述写入驱动控制信号，并根据所述第二级放大器控制信号执行数据读出操作以及根据所述写入驱动控制信号执行数据写入操作。
可选地，所述读写电路包括：
读放大电路，与所述读写控制模块相连接，响应于接收到的第二级放大器控制信号，将全局数据线中的数据放大并读出；
写驱动电路，与所述读写控制模块相连接，响应于接收到的写入驱动控制信号，将总线中的数据写入至全局数据线。
可选地，还包括：
行控制逻辑模块，用于接收激活操作命令和对应的行地址，并根据所述激活操作命令生成行控制逻辑指令，并基于所述行控制逻辑指令生成传输至所述时序控制模块的所述行控制命令，其中，所述行控制命令包括灵敏放大器开启调整信号和所述行地址。
可选地，所述行控制逻辑指令包括：行地址译码指令、预充电指令以及所述灵敏放大器开启指令。
可选地，还包括：
行控制电路，用于接收行控制逻辑指令和所述行地址，并根据所述行控制逻辑指令对所述行地址对应的存储单元执行对应的行操作。
可选地，所述行控制电路包括：
行译码电路，用于接收行译码指令和所述行地址，响应于所述行译码指令，控制所述行地址对应的字线打开；
灵敏放大器控制电路，用于接收灵敏放大器开启指令，响应于所述灵敏放大器开启指令，控制所述行地址对应的灵敏放大器执行感测放大操作。
可选地，所述行控制逻辑模块，还用于根据所述行地址，产生时序控制选择信号；
所述时序控制模块包括第一时序控制模块和第二时序控制模块，所述第一时序控制模块和所述第二时序控制模块均连接所述行控制逻辑模块，用于接收所述时序控制选择信号、行控制命令和所述第一读/写操作指令，并响应于所述时序控制选择信号，使能所述第一时序控制模块或所述第二时序控制模块，以生成第二读/写操作指令；
所述读写控制模块包括第一读写控制模块和第二读写控制模块，所述第一读写控制模块与所述第一时序控制模块连接，所述第二读写控制模块与所述第二时序控制模块连接，所述第一读写控制模块和所述第二读写控制模块分别用于控制不同的存储区域执行读/写操作。
可选地，所述控制电路还包括：
列译码电路，所述列译码电路包括第一列译码电路和第二列译码电路，所述第一列译码电路与所述第一读写控制模块连接，所述第二列译码电路与所述第二读写控制模块连接；
所述第一读写控制模块控制所述第一列译码电路对第一存储区域中的存储单元执行读/写操作，所述第二读写控制模块控制所述第二列译码电路对第一存储区域中的存储单元执行读/写操作。
在第二方面，本申请还提供一种存储器，包括如第一方案中所述的控制电路。
在第三方面，本申请还提供一种存储器，包括：
多个存储单元阵列，呈多行多列间隔排布；每个存储单元阵列均包括多个呈多行多列排布的存储单元；
多个灵敏放大器阵列，呈多行多列间隔排布；所述灵敏放大器阵列与所述存储单元阵列沿列方向交替间隔排布，所述灵敏放大器阵列与位于其两侧的所述存储单元阵列相连接；每个所述灵敏放大器阵列包括多个呈至少一行排布的灵敏放大器；
行控制电路，所述行控制电路经由字线与位于同一行的所述存储单元依次连接；
至少一个列译码电路，每个所述列译码电路经由列选通信号线与所述列译码电路对应的多个存储单元阵列中位于同一列的所述灵敏放大器依次连接；
如第一方面所述的控制电路；所述控制电路根据所述第一读/写操作指令或所述第二读/写操作指令控制所述列译码电路对所述存储单元阵列中的存储单元执行读/写操作。
可选地，存储器还包括：
多个读写转换电路，分别位于所述灵敏放大器阵列与所述行控制电路之间，与所述行控制电路相连接。
本公开的控制电路通过设置时序控制模块及读写控制模块，由于时序控制模块基于行控制命令对应的存储单元位置信息对第一读/写操作指令进行了时序调整而得到了第二读/写操作指令，当控制电路应用于存储器时，在对存储器进行测试时，可以基于模式信号在第一读/写操作指令和第二读/写操作指令二者中选择合适的读/写操作指令执行读/写操作，从而确保测试的准确性，在测试到有存储单元失效时，可以准确筛选出存在制造缺陷的位置。
附图说明
为了更清楚地说明本公开实施例技术中的技术方案，下面将对实施例技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的存储器的结构框图；
图2为现有技术中的存储器的正常读操作流程的时序图；
图3至图7为本公开的不同实施例中提供的控制电路的结构框图；
图8至图9为图1至图7中的时序控制模块及读写控制模块的结构框图；
图10至图12为本公开的不同实施例中提供的存储器的结构框图；
图13为图12中存储阵列区域的局部放大图；
图14为本公开的存储器的正常读操作流程及测试流程的时序图。
附图标记说明：
1’存储区域；2’行控制电路；3’列译码电路；10、时序控制模块；101、接收模块；102、偏差调整模块；103、读写时序调整模块；104、信号生成模块；105、第一时序控制模块；106、第二时序控制模块；20、读写控制模块；201、选择单元；2011、列地址锁存单元；202、读写控制单元；2021、解码器控制单元；2022、灵敏放大器读写控制单元；2023、读写驱动控制单元；203、比较单元；204、第一读写控制模块；205、第二读写控制模块；30、行控制逻辑模块；40、行控制电路；50、列译码电路；501、第一列译码电路；502、第二列译码电路；60、读写电路；7、存储阵列；70、存储单元阵列；80、灵敏放大器阵列；78、存储区域；801、灵敏放大器；90、读写转换电路。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图3，在本公开的一个实施例中，提供了一种控制电路，包括：时序控制模块10，时序控制模块10用于接收行控制命令和第一读/写操作指令，并响应于第一读/写操作指令，基于行控制命令对应的存储单元位置信息生成第二读/写操作指令；读写控制模块20，读写控制模块20用于接收模式信号、第一读/写操作指令和第二读/写操作指令，基于模式信号的控制选择第一读/写操作指令或第二读/写操作指令，并根据选取的第一读/写操作指令执行对应的第一读/写操作，或根据选取的第二读/写操作指令执行对应的第二读/写操作。具体的，读写控制模块20根据选取的第一读/写操作指令执行对应的第一读/写操作，或根据选取的第二读/写操作指令执行对应的第二读/写操作，以将数据从存储阵列7对应位置的存储单元中读出或写入。
本公开的控制电路通过设置时序控制模块10及读写控制模块20，由于时序控制模块10基于行控制命令对应的存储单元位置信息对对所述灵敏放大器开启指令进行时序偏差补偿，并基于时序偏差补偿调整后的灵敏放大器开启指令生成所述第二读/写操作指令，所述第二读/写操作指令与所述第一读/写操作指令时序不同，当控制电路应用于存储器时，在对存储器进行测试时，可以基于模式信号在第一读/写操作指令和第二读/写操作指令二者中选择合适的读/写操作指令执行读/写操作，并且在测试模式下调整所述第二读/写操作指令的时序，可以通过时序控制准确测量芯片每个存储位置的性能临界点，从而确保测试的准确性，在测试到有存储单元失效时，可以准确筛选出存在制造缺陷的位置。
作为示例，行控制命令包括灵敏放大器开启指令及对应的行地址，基于行控制命令对应的存储单元位置信息生成第二读/写操作指令，包括：基于行控制命令中的行地址对灵敏放大器开启指令进行时序偏差补偿，并基于时序偏差补偿调整后的灵敏放大器开启指令生成第二读/写操作指令。
作为示例，时序控制模块10在第一读/写操作指令有效时，基于行控制命令对应的存储单元位置信息生成第二读/写操作指令，在第一读/写操作指令无效时，不生成第二读/写操作指令。即在没有读/写操作指令时，时序控制模块可以不工作。
在一个可选的示例中，请参阅图8，时序控制模块10包括：接收模块101，接收模块101用于接收行第一读/写操作指令，并根据第一读/写操作指令生成使能信号；偏差调整模块102，偏差调整模块与接收模块101相连接，偏差调整模块102用于接收使能信号，在使能信号的控制下，接收行控制命令，并根据行控制命令中的行地址对应的存储单元位置信息，对灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；读写时序调整模块103，读写时序调整模块103与偏差调整模块102相连接，接收灵敏放大器开启调整信号，生成与灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号；信号生成模块104，信号生成模块104与读写时序调整模块103相连接，用于基于时读/写时序控制信号生成第二读/写操作指令。通过读写时序调整模块103生成与灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号后，再基于时读/写时序控制信号生成第二读/写操作指令，可以对第二读/写操作指令进行补偿，可以在测试模式下，确保每个灵敏放大器均已经完成存储数据的感测放大后才开始执行读/写操作。
作为示例，读写时序调整模块103还用于在外部测试信号的控制下，调整第一预设时间间隔的长度。在另一个可选的示例中，时序控制模块10还用于接收第一读/写操作指令对应的列地址，在第一读/写操作指令的控制下，基于行地址和所述列地址对灵敏放大器开启指令进行时序偏差补偿。
作为示例，请参阅图9，时序控制模块10包括：接收模块101，接收模块101用于接收第一读/写操作指令，并根据第一读/写操作指令生成使能信号；偏差调整模块102，偏差调整模块102与接收模块101相连接，接收使能信号，在使能信号的控制下，接收行控制命令及第一读/写操作指令对应的列地址，并基于行地址和列地址对应的存储单元位置信息，对灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；读写时序调整模块103，读写时序调整模块103与偏差调整模块102连接，接收灵敏放大器开启调整信号，生成与灵敏放大器开启指令具有第一预设时间间隔的读/写时序控制信号；信号生成模块104，信号生成模块104与读写时序调整模块103相连接，用于基于读/写时序控制信号生成所述第二读/写操作指令。
作为示例，读写时序调整模块103还用于在外部测试信号的控制下，调整第一预设时间的长度。
需要说明的是，外部测试信号，在测试模式下由机台发送的信号，或者是模式寄存器中参数生成的调整信号，外部测试信号的作用是为了测试存储单元的性能(tRCD)是否符合标准的设计规范以及定位和分析存在缺陷的存储单元。
作为示例，通过命令解码器对外部读/写命令解码产生第一读/写操作指令；通过地址解码器对外部地址信号解码产生行地址/列地址。
作为示例，接收模块101接收第一读/写操作指令，根据第一读/写操作指令生成使能信号并输出给偏差调整模块102之后，偏差调整模块102根据行地址知道要访问的位置，根据行地址及列地址对灵敏放大器开启指令进行时序偏差进行补偿调整，生成并输出经过时序调整的灵敏放大器启动控制信号，以保证对于访问的位置，行控制的灵敏放大器开启的时间路径与读/写操作时间路径比较匹配，没有太大的误差。读写时序调整模块103使用测试模式控制灵敏放大器开启后多长时间开始启动读操作。信号生成模块104作为内部脉冲产生电路，用于基于读写时序控制信号生成第二读/写操作指令。
在一个可选的示例中，请继续参阅图8，读写控制模块包括：选择单元201，选择单元201用于接收模式信号及第二读/写操作指令，并根据模式信号的控制，选择并输出第一读/写操作指令或第二读/写操作指令；列地址锁存单元2011，列地址锁存单元2011用于锁存第一读/写操作指令对应的列地址；读写控制单元202，读写控制单元202与选择单元201和列地址锁存单元连接，读写控制模块202用于根据从选择单元201接收的第一读/写操作指令对接收到的列地址对应的存储单元执行第一读/写操作，或根据从选择单元201接收的第二读/写操作指令对接收到的列地址对应的存储单元执行第二读/写操作；比较单元203，比较单元203用于在测试模式下获取第一读/写操作指令和第二读写指令命令信号之间的时间差，并输出时间差。需要说明的是，这里比较单元203输出的时间差与时序偏差补偿时间值(行地址和/或列地址)和第一预设时间间隔值(外部测试信号输入的调整值)之和有关。
具体的，选择单元201在正常工作时，选择模式信号中的第一读/写操作指令，完成读的一系列操作步骤；在测试模式下，选择第二读/写操作指令完成读/写操作。比较单元203比较第一读/写操作指令和第二读写指令命令信号之间的时间差，并输出所述时间差。
作为示例，读写控制单元202，在非测试模式下，基于第一读/写操作指令生成列控制逻辑指令，并基于列控制逻辑指令执行第一读/写操作指令，并在测试模式下，基于第二读/写操作指令生成列控制逻辑指令，并基于列控制逻辑指令执行第二读/写操作指令；其中，列控制逻辑指令包括列地址译码控制信号、本地读写转换控制信号、第二级放大器控制信号以及写入驱动控制信号。
在一个示例中，如图8所示，读写控制单元202可以包括解码器控制单元2021、灵敏放大器读写控制单元2022及读写驱动控制单元2023，解码器控制单元2021、灵敏放大器读写控制单元2022及读写驱动控制单元2023均与选择单元201相连接。
可选地，执行第一读/写操作或第二读/写操作时，生成列地址译码控制信号、本地读写转换控制信号及第二级放大器驱动控制信号，基于列地址译码控制信号、本地读写转换控制信号及第二级放大器驱动控制信号执行第一读/写操作或第二读/写操作；由于第二读/写操作指令信号是基于灵敏放大信号经过时序偏差调整并且进行第一预设时间间隔的延迟后产生的读/写操作指令信号，与第一读/写操作指令在时序上没有直接的关联性，其存在一定的相位差，因此，基于第二读/写操作指令信号产生的列控制逻辑指令，与基于第一读/写操作指令信号产生的列控制逻辑指令，也存在相同的相位差，即在存储单元对应的行控制逻辑时序没有改变的前提下，基于行地址和/或列地址对应的存储单元的读/写操作时序被调整，从而实现根据行地址和列地址实现对应存储单元读/写操作的时序偏差补偿。
在一个可选的示例中，请继续参阅图4至图7、图10至图12及图13，控制电路还包括：列译码电路50，列译码电路50与读写控制模块20相连接，用于接收列地址译码控制信号和列地址，并根据列地址译码控制信号生成列选通信号，响应于列选通信号，控制列地址对应的灵敏放大器和本地数据线之间的数据传输；
读写转换电路90，读写转换电路90与读写控制模块20相连接，用于接收本地读写转换控制信号，响应于本地读写转换控制信号，将本地数据线上的数据读出至全局数据线或者将全局数据线的数据写入至本地数据线；
读写电路60，读写电路60与读写控制模块20相连接，用于接收第二级放大器控制信号和写入驱动控制信号，并根据第二级放大器控制信号执行数据读出操作以及根据写入驱动控制信号执行数据写入操作。
需要说明的是，图13中的读写转换电路90为图10至图12中的行控制电路40的一部分，图13中的其他结构均为存储阵列7中的结构。
可选地，读写电路60可以包括：读放大电路(未示出)，读放大电路与读写控制模块20相连接，读放大电路响应于接收到的第二级放大器控制信号，将全局数据线中的数据放大并读出；写驱动电路(未示出)，写驱动电路与读写控制模块20相连接，响应于接收到的写入驱动控制信号，将总线中的数据写入至全局数据线。
在一个可选的示例中，请继续参阅图3，控制电路还包括：行控制逻辑模块30，行控制逻辑模块30用于接收激活操作命令和对应的行地址，并根据激活操作命令生成行控制逻辑指令，并基于行控制逻辑指令生成传输至时序控制模块的行控制命令，其中，行控制命令包括灵敏放大器开启调整信号和所述行地址。
可选地，行控制逻辑指令可以包括：行地址译码指令、预充电指令以及灵敏放大器开启指令。
由于存储器中存储单元阵列的结构差异，以及行控制逻辑模块30位置分布的差异，会使得行控制命令中的灵敏放大器开启调整信号到达存储阵列7中的各行灵敏放大器的路径与读/写指令到达对应各行存储器单元的路径存在较大的差异，甚至是反向在行进，这样如果在同一个共用的行控制逻辑模块30和读写控制模块20的控制下，灵敏放大器开启调整信号到达存储阵列7中的各行灵敏放大器的时间与读/写指令到达对应各行存储器单元的时间(即对应各行存储器单元阵列接收到列选通信号的时间)会存在较大的时间差，譬如，请参阅图10及图11，图10中的行控制逻辑模块30对应包括存储单元阵列70和灵敏放大器阵列80的存储阵列7的中心位置，灵敏放大器开启调整信号会自存储阵列7中的中心位置向上下传输，以存储阵列7包括64行灵敏放大器阵列80和64行存储单元阵列70(每个存储单元阵列70包括1行存储单元、每个灵敏放大器阵列80包括1行灵敏放大器)为例进行说明，灵敏放大器开启调整信号到达最上面一行的路径为跨过32行灵敏放大器阵列80的间距；而图9中列译码电路50位于存储阵列7的下方，读/写指令到达最上面一行所要走的路径为64行灵敏放大器阵列80的间距，二者路径有着明显的差异，各行灵敏放大器开启的时间与对应各行存储单元阵列的读写时间存在不同的时间差。而如果以图11中为例，行控制逻辑模块30和列译码电路50都位于存储阵列7的下方，灵敏放大器开启调整信号和读/写指令均从存储阵列7下方向上传送，灵敏放大器开启调整信号达到各行灵敏放大器阵列的路径与读/写指令到达各行存储单元阵列的路径几乎相同，二者几乎不存在路径差，各行灵敏放大器阵列开启的时间与对应各行存储单元阵列的读写时间几乎不存在时间差。各行灵敏放大器阵列70的开启时间与对应各行存储单元阵列的读写时间的时间差不能太短也不应太长，时间差太短，会使得在灵敏放大器没有完全打开时开始执行读写操作，会导致读写操作失真，时间差太长，又会使tRCD(内存行地址传输到列地址的延时时间)和tRAS(行有效至预充电命令间隔周期/行有效至将数据从存储单元读出/写入的时间)时间过长，导致读写效率太低。在对动态随机存储器进行测试的测试阶段，采用目前的测试电路进行测试可能在测试到有失效的存储单元时，无法确认测试到的失效是由于灵敏放大器打开时间不一致导致的失误，还是存储单元本身的失效而导致的测试失效，会导致测试失效误判断，不利于数据分析，不利于准确选出动态随机存储器中存在制造缺陷的点。而本公开的控制电路通过设置时序控制模块10及读写控制模块20，由于时序控制模块基于行控制命令中行地址对应的存储单元位置信息读/写操作时序进行了时序调整而得到了第二读/写操作指令(根据行地址，对灵敏放大器开启指令进行时序的偏差补偿，具体地，灵敏放大器开启指令从行控制逻辑模块传输至行地址对应的灵敏放大器的时间较长，而列选通控制指令从列控制逻辑模块传输至行地址对应的灵敏放大器的时间较短时，通过对灵敏放大器开启指令增加延迟进行时序补偿，反之，则通过对灵敏放大器开启指令缩短延迟进行时序补偿)，当控制电路应用于存储器时，在对存储器进行测试时，可以基于模式信号在第一读/写操作指令和第二读/写操作指令二者中选择合适的读/写操作指令执行读/写操作，从而确保测试的准确性，在测试到有存储单元失效时，可以准确筛选出存在制造缺陷的位置。
具体的，行地址对应的存储区域78到接收到灵敏放大器开启指令与接收到列选通信号之间的时间差值应该在一个合理的时间范围，必须要保证灵敏放大器已经完成存储数据的感测放大，确保灵敏放大器完全开启的时间与对存储单元进行读写操作的时间基本一致，与行控制逻辑模块、读写控制模块到行地址对应的存储区域78行控制逻辑模块的信号传输时间有关；具体的，行控制逻辑模块、读写控制模块到行地址对应的存储区域78的信号传输时间差越长，偏差调整模块调整延迟的时间越长，即行地址对应的存储区域78到行控制逻辑模块、读写控制模块的距离差越大，偏差调整模块调整延迟的时间越长。
需要说明的是，时序偏差补偿的定义，调整的是灵敏放大器开启指令到存储区域78的传输时长和列选通信号到存储区域78的传输时长之间的时序偏差补偿，与行控制逻辑模块和读写控制模块的位置，以及到行地址对应的具体存储区域78行控制逻辑模块的距离有关，具体地，在一个示例中，跟两个模块的布局位置和行地址有关；更为具体的，在另一个示例中，还可以跟两个模块的布局位置、行地址和列地址有关。
在一个可选的示例中，请继续参阅图3，控制电路还包括：行控制电路40，行控制电路40用于接收行控制逻辑指令和对应的行地址，并根据行控制逻辑指令对行地址对应的存储单元执行对应的行操作。
可选地，行控制电路可以包括：行译码电路(未示出)，行译码电路用于接收行译码指令和行地址，响应于行译码指令，控制行地址对应的字线打开；灵敏放大器控制电路(未示出)，灵敏放大器控制电路用于接收灵敏放大器开启指令，响应于灵敏放大器开启指令，控制行地址对应的灵敏放大器执行感测放大操作。
作为示例，行控制逻辑模块30用于根据行地址，产生时序控制选择信号。
在一个可选的示例中，请结合图3参阅图6，时序控制模块10可以包括第一时序控制模块105及第二时序控制模块106，时序控制模块10根据接收到的时序控制选择信号，使能第一时序控制模块105或第二时序控制模块106；第一时序控制模块105和第二时序控制模块106均连接行控制逻辑模块30，用于接收行控制命令和第一读/写操作指令，并生成第二读/写操作指令；读写控制模块20可以包括第一读写控制模块204及第二读写控制模块205，第一读写控制模块204与第一时序控制模块105相连接，第二读写控制模块205与第二时序控制模块106相连接；第一读写控制模块204和第二读写控制模块205分别用于控制不同的存储区域78执行读/写操作。
作为示例，列译码电路50可以包括第一列译码电路501及第二列译码电路502，第一列译码电路501与第一读写控制模块204相连接，第二列译码电路502与第二读写控制模块205相连接；第一读写控制模块204控制第一列译码电路501对第一存储区域中的存储单元执行读/写操作，第二读写控制模块205控制第二列译码电路502对第一存储区域中的存储单元执行读/写操作。
在另一个实施例中，请继续参阅图3至图9，本申请还提供一种存储器，包括如图3至图9中所述的任一种控制电路。
在又一个实施例中，请结合图3至图9参阅图10至图13，本申请还提供一种存储器，存储器包括：多个存储单元阵列70，多个存储单元阵列70呈多行多列间隔排布；每个存储单元阵列70均包括多个呈多行多列排布的存储单元(未示出)；多个灵敏放大器阵列80，多个灵敏放大器阵列80呈多行多列间隔排布；灵敏放大器阵列80与存储单元阵列70沿列方向交替间隔排布，灵敏放大器阵列80与位于其两侧的存储单元阵列70相连接；每个灵敏放大器阵列80包括多个呈至少一行排布的灵敏放大器801；行控制电路40，行控制电路经由字线与同一行的存储单元依次连接；至少一个列译码电路50，每个列译码电路50经由列选通信号线(图10至图12中的CSL)与列译码电路对应的多个存储单元阵列中位于同一列的灵敏放大器依次连接；如图3至图9中所述的任意一种控制电路，控制电路根据第一读/写操作指令或第二读/写操作指令控制列译码电路50对存储单元阵列80执行读/写操作。
需要说明的是，当列译码电路50如图12所示包括第一列译码电路501及第二列译码电路502时，第一列译码电路501及第二列译码电路502均经由列选择信号线CLS与位于同一列的存储单元阵列对应的灵敏放大器801依次串接。
需要说明的是，图10中的控制电路以图5中的控制电路作为示例，在其他实施例中，图10中的控制电路还可以更换为图3中的控制电路。图12中的控制电路以图7中的控制电路作为示例，在其他实施例中，图12中的控制电路还可以更换为图6中的控制电路。
在一个可选的示例中，如图13所示，存储器还包括：多个读写转换电路90，多个读写转换电路90分别位于各灵敏放大器阵列80与行控制电路40之间，读写转换电路90与行控制电路40相连接。具体的，读写转换电路90经由第一数据线Ldat及第一互补数据线Ldat#将位于同一行的灵敏放大器801依次串接。
需要说明的是，当数据传送电路包括读写电路60时，读写电路60经由第二数据线Gdat及第二互补数据线Gdat#将多个读写转换电路90依次串接。
需要进一步说明的是，位线BL还与位于其两侧的灵敏放大器801相连接。当行控制电路40选中一根字线WL后，数据会经由位线BL传输至其两侧的灵敏放大器801，经过灵敏放大器801放大后，再回写至位线BL上连接的存储器单元。数据需要更改重新写入时，列译码电路50选中响应的灵敏放大器801，数据由第二数据线Gdat及第二互补数据线Gdat#经过读写转换电路90传输到一组第一数据线Ldat及第一互补数据线Ldat#上，再经由第一数据线Ldat及第一互补数据线Ldat#写入对应的灵敏放大器801及连接的存储器单元。
本公开的存储器的正常读操作流程及测试流程的时序图如图14所示。图14中，T1和T2为行控制逻辑模块中预先设置的固定时间，tRCD为激活操作命令到读指令的延迟时间(标准规定好的，可以理解为固定时间)，T3为行控制指令(具体到，可以为灵敏放大器开启指令)到具体行地址对应的灵敏放大器阵列的最小传输路径延迟，T4为列控制指令(具体地，可以为列选通信号)到具体行地址对应的灵敏放大器阵列的最小传输路径延迟，存储阵列中不同行的存储区域78对应的传输路径延迟不同，t1为不同行地址对应的行控制指令传输延迟的可变范围，t2/t3(在一种实施方式中，t2与t3相同)为不同行地址对应的列控制指令传输延迟的可变范围，即T3+t1为不同行地址对应的行控制指令传输路径延迟的最大值,T4+t2/t3为不同行地址对应的列控制指令传输路径延迟的最大值；行地址对应的存储区域78接收到灵敏放大器开启指令与接收到列选通信号之间的时间差值应该在一个合理的时间范围，时间过短，SA可能未正确放大数据，时间过长，增大数据读写延迟，影响性能。请结合图12参阅图14，图12中以存储阵列7包括64行灵敏放大器阵列80和64行存储单元阵列70，一行灵敏放大器阵列80和相邻的一行存储单元阵列70组成一个存储区域78为例进行说明，由于行控制逻辑模块30位于存储阵列70的一侧中部，灵敏放大器开启调整信号(即图14中的存储阵列位置灵敏放大器开启时间)到达第一行(图12中的最上面一行)存储区域78的时间为图14中的存储阵列位置灵敏放大器开启时间的t1”'时刻。由于第一列译码电路501位于存储阵列7中第一行存储区域78的外侧，第一读操作指令(即图14中的基于第一读写命令的存储阵列位置读)到达第一行存储区域78的时间为图14中的基于第一读写命令的存储阵列位置读的t2”'时刻。此时，如果基于第一读操作指令对第一行存储区域78进行读操作，就会存在第一行存储区域78中的灵敏放大器阵列80还没有完全打开，第一读操作指令就已经开始对第一行存储区域78开始执行读操作，从而会导致读操作出现错误的问题。本申请通过时序控制模块(譬如，图12中的第一时序控制模块105和第二时序模块106)，可以根据行控制逻辑模块30和列译码电路(譬如，图12中的第一列译码电路501和第二列译码电路502)的位置，基于存储单元对应的行地址和/或列地址对如图14中的灵敏放大器开启指令对第一读操作指令进行时序调整(t2”'-t1”')，具体地，将灵敏放大器开启指令进行延迟(其中，延迟的时间可根据存储单元对应的行地址和/或列地址计算后设置，与存储单元对应的灵敏放大器收到的灵敏放大器开启指令和第一读/写指令之间的时间差有关，尽量使该时间差保持在合理范围，当该时间差较小时，如图12中存储区域1中的存储单元，应将灵敏放大器开启指令延迟较长时间，当该时间差较大时，如图12中存储区域32中的存储单元，可不延迟灵敏放大器开启指令或将灵敏放大器开启指令延迟较短时间)，并基于延迟之后灵敏放大器开启指令(即灵敏放大器开启调整信号)以生成对如图14中的第二读/写指令(具体地，可将灵敏放大器开启调整信号延迟第一预设时间间隔之后的信号作为第二读/写指令，第一预设时间间隔可通过外部测试信号调整或者模式寄存器中的配置参数进行配置，此处不作具体限定)，基于第二读/写指令(即图14中的基于第二读写命令的存储阵列位置读)对第一行存储区域78进行读操作，第二读操作指令(即图14中的基于第二读写命令的存储阵列位置读)到达第一行存储区域78的时间为基于第二读写命令的存储阵列位置读的t3时间段的t3”'，从而确保各行灵敏放大器阵列80完全打开的时刻与对应各行存储单元阵列70开始读操作的时刻基本一致。在对存储器进行测试流程时，相较于正常读操作流程，在收到读指令后，会有灵敏放大器控制读延迟，在延迟一定时间后再执行读指令；这样在测试到有存储单元失效时，可以准确筛选出存在制造缺陷的位置。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (21)

1.一种控制电路，其特征在于，包括：
时序控制模块，用于接收行控制命令和第一读/写操作指令，并响应于所述第一读/写操作指令，基于所述行控制命令对应的存储单元位置信息生成第二读/写操作指令；
读写控制模块，用于接收模式信号、所述第一读/写操作指令和所述第二读/写操作指令，基于所述模式信号选择所述第一读/写操作指令或所述第二读/写操作指令，并根据选择的所述第一读/写操作指令控制执行对应的第一读/写操作，或根据选择的所述第二读/写操作指令控制执行对应的第二读/写操作。
2.根据权利要求1所述的控制电路，其特征在于，所述行控制命令包括灵敏放大器开启指令及对应的行地址，所述基于所述行控制命令对应的存储单元位置信息生成第二读/写操作指令，包括：基于所述行控制命令中的行地址对所述灵敏放大器开启指令进行时序偏差补偿，并基于时序偏差补偿调整后的灵敏放大器开启指令生成所述第二读/写操作指令。
3.根据权利要求1所述的控制电路，其特征在于，所述第一读/写操作指令有效时，基于所述行控制命令对应的存储单元位置信息生成所述第二读/写操作指令，所述第一读/写操作指令无效时，不生成所述第二读/写操作指令。
4.根据权利要求2所述的控制电路，其特征在于，所述时序控制模块包括：
接收模块，用于接收所述第一读/写操作指令，并根据所述第一读/写操作指令生成使能信号；
偏差调整模块，与所述接收模块相连接，用于接收所述使能信号，在所述使能信号的控制下，接收所述行控制命令，并根据所述行控制命令中的行地址对应的存储单元位置信息，对所述灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；
读写时序调整模块，与所述偏差调整模块连接，接收所述灵敏放大器开启调整信号，生成与所述灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号；
信号生成模块，与所述读写时序调整模块相连接，用于基于所述读/写时序控制信号生成所述第二读/写操作指令。
5.根据权利要求4所述的控制电路，其特征在于，
所述读写时序调整模块，还用于在外部测试信号的控制下，调整第一预设时间间隔的长度。
6.根据权利要求2所述的控制电路，其特征在于，所述时序控制模块还用于接收所述第一读/写操作指令对应的列地址，在所述第一读/写操作指令的控制下，基于所述行地址和所述列地址对所述灵敏放大器开启指令进行时序偏差补偿。
7.根据权利要求6所述的控制电路，其特征在于，所述时序控制模块包括：
接收模块，用于接收所述第一读/写操作指令，并根据所述第一读/写操作指令生成使能信号；
偏差调整模块，与所述接收模块相连接，接收所述使能信号，在所述使能信号的控制下，接收所述行控制命令及所述第一读/写操作指令对应的列地址，并基于所述行地址和所述列地址对应的存储单元位置信息，对所述灵敏放大器开启指令进行时序偏差补偿，生成灵敏放大器开启调整信号；
读写时序调整模块，与所述偏差调整模块连接，接收所述灵敏放大器开启调整信号，生成与所述灵敏放大器开启调整信号具有第一预设时间间隔的读/写时序控制信号；
信号生成模块，与所述读写时序调整模块相连接，用于基于所述读/写时序控制信号生成所述第二读/写操作指令。
8.根据权利要求6所述的控制电路，其特征在于，
所述读写时序调整模块，还用于在外部测试信号的控制下，调整第一预设时间间隔的长度。
9.根据权利要求2所述的控制电路，其特征在于，所述读写控制模块包括：
选择单元，用于接收所述模式信号、所述第一读/写操作指令及所述第二读/写操作指令，并根据所述模式信号的控制，选择并输出所述第一读/写操作指令或所述第二读/写操作指令；
列地址锁存单元，用于接收并锁存所述第一读/写操作指令对应的列地址；
读写控制单元，与所述选择单元和所述列地址锁存单元连接，用于根据从选择单元接收的所述第一读/写操作指令对接收到的所述列地址对应的存储单元执行第一读/写操作，或根据从选择单元接收的所述第二读/写操作指令对接收到的所述列地址对应的存储单元执行第二读/写操作；
比较单元，用于在测试模式下获取所述第一读/写操作指令和所述第二读写指令命令信号之间的时间差，并输出所述时间差。
10.根据权利要求9所述的控制电路，其特征在于，
所述读写控制单元，基于所述第一读/写操作指令或所述第二读/写操作指令，生成列控制逻辑指令，并基于所述列控制逻辑指令控制执行所述第一读/写操作或所述第二读/写操作；其中，所述列控制逻辑指令包括列地址译码控制信号、本地读写转换控制信号、第二级放大器控制信号以及写入驱动控制信号。
11.根据权利要求10所述的控制电路，其特征在于，还包括：
列译码电路，与所述读写控制模块相连接，用于接收所述列地址译码控制信号和所述列地址，并根据所述列地址译码控制信号生成列选通信号，响应于所述列选通信号，控制所述列地址对应的灵敏放大器和本地数据线之间的数据传输；
读写转换电路，与所述读写控制模块相连接，用于接收所述本地读写转换控制信号，响应于所述本地读写转换控制信号，将本地数据线上的数据读出至全局数据线或者将全局数据线的数据写入至本地数据线；
读写电路，与所述读写控制模块相连接，用于接收所述第二级放大器控制信号和所述写入驱动控制信号，并根据所述第二级放大器控制信号执行数据读出操作以及根据所述写入驱动控制信号执行数据写入操作。
12.根据权利要求11所述的控制电路，其特征在于，所述读写电路包括：
读放大电路，与所述读写控制模块相连接，响应于接收到的第二级放大器控制信号，将全局数据线中的数据放大并读出；
写驱动电路，与所述读写控制模块相连接，响应于接收到的写入驱动控制信号，将总线中的数据写入至全局数据线。
13.根据权利要求2所述的控制电路，其特征在于，还包括：
行控制逻辑模块，用于接收激活操作命令和对应的行地址，并根据所述激活操作命令生成行控制逻辑指令，并基于所述行控制逻辑指令生成传输至所述时序控制模块的所述行控制命令，其中，所述行控制命令包括灵敏放大器开启调整信号和所述行地址。
14.根据权利要求13所述的控制电路，其特征在于，所述行控制逻辑指令包括：行地址译码指令、预充电指令以及所述灵敏放大器开启指令。
15.根据权利要求14所述的控制电路，其特征在于，还包括：
行控制电路，用于接收行控制逻辑指令和所述行地址，并根据所述行控制逻辑指令对所述行地址对应的存储单元执行对应的行操作。
16.根据权利要求15所述的控制电路，其特征在于，所述行控制电路包括：
行译码电路，用于接收行译码指令和所述行地址，响应于所述行译码指令，控制所述行地址对应的字线打开；
灵敏放大器控制电路，用于接收灵敏放大器开启指令，响应于所述灵敏放大器开启指令，控制所述行地址对应的灵敏放大器执行感测放大操作。
17.根据权利要求13所述的控制电路，其特征在于，
所述行控制逻辑模块，还用于根据所述行地址，产生时序控制选择信号；
所述时序控制模块包括第一时序控制模块和第二时序控制模块，所述第一时序控制模块和所述第二时序控制模块均连接所述行控制逻辑模块，用于接收所述时序控制选择信号、行控制命令和所述第一读/写操作指令，并响应于所述时序控制选择信号，使能所述第一时序控制模块或所述第二时序控制模块，以生成第二读/写操作指令；
所述读写控制模块包括第一读写控制模块和第二读写控制模块，所述第一读写控制模块与所述第一时序控制模块连接，所述第二读写控制模块与所述第二时序控制模块连接，所述第一读写控制模块和所述第二读写控制模块分别用于控制不同的存储区域执行读/写操作。
18.根据权利要求17所述的控制电路，其特征在于，所述控制电路还包括：
列译码电路，所述列译码电路包括第一列译码电路和第二列译码电路，所述第一列译码电路与所述第一读写控制模块连接，所述第二列译码电路与所述第二读写控制模块连接；
所述第一读写控制模块控制所述第一列译码电路对第一存储区域中的存储单元执行读/写操作，所述第二读写控制模块控制所述第二列译码电路对第一存储区域中的存储单元执行读/写操作。
19.一种存储器，其特征在于，包括如权利要求1至18中任一项所述的控制电路。
20.一种存储器，其特征在于，包括：
多个存储单元阵列，呈多行多列间隔排布；每个存储单元阵列均包括多个呈多行多列排布的存储单元；
多个灵敏放大器阵列，呈多行多列间隔排布；所述灵敏放大器阵列与所述存储单元阵列沿列方向交替间隔排布，所述灵敏放大器阵列与位于其两侧的所述存储单元阵列相连接；每个所述灵敏放大器阵列包括多个呈至少一行排布的灵敏放大器；
行控制电路，所述行控制电路经由字线与位于同一行的所述存储单元依次连接；
至少一个列译码电路，每个所述列译码电路经由列选通信号线与所述列译码电路对应的多个存储单元阵列中位于同一列的所述灵敏放大器依次连接；
如权利要求1至18中任一项所述的控制电路，所述控制电路根据所述第一读/写操作指令或所述第二读/写操作指令控制所述列译码电路对所述存储单元阵列中的存储单元执行读/写操作。
21.根据权利要求20所述的存储器，其特征在于，还包括：
多个读写转换电路，分别位于所述灵敏放大器阵列与所述行控制电路之间，与所述行控制电路相连接。
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