JP2727807B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JP2727807B2 JP2727807B2 JP3204154A JP20415491A JP2727807B2 JP 2727807 B2 JP2727807 B2 JP 2727807B2 JP 3204154 A JP3204154 A JP 3204154A JP 20415491 A JP20415491 A JP 20415491A JP 2727807 B2 JP2727807 B2 JP 2727807B2
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- JP
- Japan
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- level
- signal
- control signal
- test mode
- activation level
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭに関
し、特に複数のテストモードを有するダイナミックＲＡ
Ｍに関する。
し、特に複数のテストモードを有するダイナミックＲＡ
Ｍに関する。
【０００２】
【従来の技術】近年、ダイナミックＲＡＭは、大容量化
に伴い種々のテストモードを備えるようになってきた。
例えば、１６メガビットのダイナミックＲＡＭの場合、
機能試験を短縮するために１６ビットパラレルテストモ
ードが標準装備されているが、この外に複数のオプショ
ンテストモードを備えている。
に伴い種々のテストモードを備えるようになってきた。
例えば、１６メガビットのダイナミックＲＡＭの場合、
機能試験を短縮するために１６ビットパラレルテストモ
ードが標準装備されているが、この外に複数のオプショ
ンテストモードを備えている。
【０００３】図５は従来のダイナミックＲＡＭの一例を
示すブロック図である。
示すブロック図である。
【０００４】このダイナミックＲＡＭは、カラムアドレ
スストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥ
が低レベルの活性化レベルで、ローアドレスストローブ
信号ＲＡＳが活性化レベルになると活性化レベル（高レ
ベル）になるテストモード信号ＴＥＳＴを発生するテス
トモード判定回路２と、ローアドレスストローブ信号Ｒ
ＡＳが活性化レベルで、アドレス入力端子Ａ６，Ａ７に
印加される信号（ＴＳＣａ，ＴＳＣｂ）が通常の論理レ
ベルにより高いレベルのとき活性化レベルとなる内部制
御信号ＩＴＳＣａ，ＩＴＳＣｂを発生する高電圧検出回
路８ａと、テストモード信号ＴＥＳＴが活性化レベルで
内部制御信号ＩＴＳＣａ，ＩＴＳＣｂが低レベルの非活
性化レベルのとき、標準装備のパラレルテストモードの
テスト信号ＴＳＴを活性化レベルとし、内部制御信号Ｉ
ＴＳＣａ，ＩＴＳＣｂのうちに活性化レベルのものがあ
るときオプションテストモードの信号ＯＰＴ１〜ＯＰＴ
４のうちの一つを選択して活性化レベルとするテストモ
ードデコーダ６ｂとを有する構成となっている。
スストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥ
が低レベルの活性化レベルで、ローアドレスストローブ
信号ＲＡＳが活性化レベルになると活性化レベル（高レ
ベル）になるテストモード信号ＴＥＳＴを発生するテス
トモード判定回路２と、ローアドレスストローブ信号Ｒ
ＡＳが活性化レベルで、アドレス入力端子Ａ６，Ａ７に
印加される信号（ＴＳＣａ，ＴＳＣｂ）が通常の論理レ
ベルにより高いレベルのとき活性化レベルとなる内部制
御信号ＩＴＳＣａ，ＩＴＳＣｂを発生する高電圧検出回
路８ａと、テストモード信号ＴＥＳＴが活性化レベルで
内部制御信号ＩＴＳＣａ，ＩＴＳＣｂが低レベルの非活
性化レベルのとき、標準装備のパラレルテストモードの
テスト信号ＴＳＴを活性化レベルとし、内部制御信号Ｉ
ＴＳＣａ，ＩＴＳＣｂのうちに活性化レベルのものがあ
るときオプションテストモードの信号ＯＰＴ１〜ＯＰＴ
４のうちの一つを選択して活性化レベルとするテストモ
ードデコーダ６ｂとを有する構成となっている。
【０００５】図６にこのダイナミックＲＡＭのタイミン
グ図を示す。
グ図を示す。
【０００６】このダイナミックＲＡＭは、ローアドレス
ストローブ信号ＲＡＳが低レベルの活性化レベルになる
とき、カラムアドレスストローブ信号ＣＡＳ，ライトイ
ネールブ信号ＷＥが低レベルであるサイクルすなわちラ
イトカスビフォアラスリフレッシュサイクル（ＷＣＢ
Ｒ）のとき、テストモードに入ることになっている。
ストローブ信号ＲＡＳが低レベルの活性化レベルになる
とき、カラムアドレスストローブ信号ＣＡＳ，ライトイ
ネールブ信号ＷＥが低レベルであるサイクルすなわちラ
イトカスビフォアラスリフレッシュサイクル（ＷＣＢ
Ｒ）のとき、テストモードに入ることになっている。
【０００７】しかしながら１６メガビットダイナミック
ＲＡＭでは、パラレルテスト以外に、リダンダンシーセ
ルの使用の有無がわかるロールコールテストモードや、
内部電源電圧のレベルがわかるテストモード等のオプシ
ョンテストモードが装備されている。
ＲＡＭでは、パラレルテスト以外に、リダンダンシーセ
ルの使用の有無がわかるロールコールテストモードや、
内部電源電圧のレベルがわかるテストモード等のオプシ
ョンテストモードが装備されている。
【０００８】従来、標準装備以外のオプションテストモ
ードに入るためには、特定のアドレス入力端子に通常の
動作電源電圧範囲ＬＬ〜ＬＨ（０〜５Ｖ）外の電圧、例
えば７Ｖ以上の電圧をＷＣＢＲ期間に与えることにより
行っていた。
ードに入るためには、特定のアドレス入力端子に通常の
動作電源電圧範囲ＬＬ〜ＬＨ（０〜５Ｖ）外の電圧、例
えば７Ｖ以上の電圧をＷＣＢＲ期間に与えることにより
行っていた。
【０００９】一方、１６メガビットダイナミックＲＡＭ
では、微細化のためゲート酸化膜の耐電圧が限界に近ず
いており、アドレス入力端子に７Ｖ以上の電圧を印加す
るのは信頼性の低下をもたらす危険性がある。
では、微細化のためゲート酸化膜の耐電圧が限界に近ず
いており、アドレス入力端子に７Ｖ以上の電圧を印加す
るのは信頼性の低下をもたらす危険性がある。
【００１０】又、実使用状態のダイナミックＲＡＭにお
いて、電源電圧は５Ｖであるのに、テストのために７Ｖ
以上の電圧を印加することは難かしく、パラレルテスト
モード以外のオプションテストモードは、従来ユーザー
ではほとんど使われていない状態であった。
いて、電源電圧は５Ｖであるのに、テストのために７Ｖ
以上の電圧を印加することは難かしく、パラレルテスト
モード以外のオプションテストモードは、従来ユーザー
ではほとんど使われていない状態であった。
【００１１】
【発明が解決しようとする課題】上述した従来のダイナ
ミックＲＡＭは、オプションテストモードに入るとき、
通常の動作電源電圧範囲より高い電圧（７Ｖ以上）を特
定のアドレス入力端子に印加する必要があり、一方では
ゲート酸化膜の耐電圧が限界に近ずいているために動作
電源電圧範囲外の高い電圧をアドレス入力端子に印加す
ると、信頼性の低下をもたらす危険性があり、またテス
トのために通常の動作電源電圧範囲外の高い電圧を使用
することはシステム上使用が困難であり、オプションテ
ストモードの使用の妨げとなっていた。
ミックＲＡＭは、オプションテストモードに入るとき、
通常の動作電源電圧範囲より高い電圧（７Ｖ以上）を特
定のアドレス入力端子に印加する必要があり、一方では
ゲート酸化膜の耐電圧が限界に近ずいているために動作
電源電圧範囲外の高い電圧をアドレス入力端子に印加す
ると、信頼性の低下をもたらす危険性があり、またテス
トのために通常の動作電源電圧範囲外の高い電圧を使用
することはシステム上使用が困難であり、オプションテ
ストモードの使用の妨げとなっていた。
【００１２】本発明の目的は、信頼性を低下させること
なくオプションテストモードを有効に使用することがで
きるダイナミックＲＡＭを提供することにある。
なくオプションテストモードを有効に使用することがで
きるダイナミックＲＡＭを提供することにある。
【００１３】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭは、第１，第２，第３の外部制御信号が予め設定さ
れたレベル関係になったときテストモード信号を活性化
レベルとするテストモード判定回路と、前記第２の外部
制御信号と第４の外部制御信号が予め設定されたレベル
関係になったとき第１の内部制御信号を活性化レベルと
する内部制御信号発生回路と、前記第１の外部制御信号
及びテストモード信号が活性化レベルで前記第１の内部
制御信号が非活性化レベルのとき第１のレベル、活性化
レベルのとき第２のレベルとなる第２の内部制御信号を
発生する内部判定回路と、前記テストモード信号が活性
化レベルで前記第２の内部制御信号が第１のレベルのと
き標準テストモード信号を活性化レベルとし、第２のレ
ベルのとき第５の外部制御信号のレベルに応じて複数の
オプションテストモード信号のうちの一つを活性化レベ
ルとするテストモード選択回路とを有している。
ＡＭは、第１，第２，第３の外部制御信号が予め設定さ
れたレベル関係になったときテストモード信号を活性化
レベルとするテストモード判定回路と、前記第２の外部
制御信号と第４の外部制御信号が予め設定されたレベル
関係になったとき第１の内部制御信号を活性化レベルと
する内部制御信号発生回路と、前記第１の外部制御信号
及びテストモード信号が活性化レベルで前記第１の内部
制御信号が非活性化レベルのとき第１のレベル、活性化
レベルのとき第２のレベルとなる第２の内部制御信号を
発生する内部判定回路と、前記テストモード信号が活性
化レベルで前記第２の内部制御信号が第１のレベルのと
き標準テストモード信号を活性化レベルとし、第２のレ
ベルのとき第５の外部制御信号のレベルに応じて複数の
オプションテストモード信号のうちの一つを活性化レベ
ルとするテストモード選択回路とを有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例は、ローアドレスストローブ信
号ＲＡＳと同期して同一レベルに変化する内部ローアド
レスストローブ信号ＩＲＡＳを出力するＲＡＳ系制御回
路１と、カラムアドレスストローブ信号ＣＡＳ及びライ
トイネーブル信号ＷＥが低レベルの活性化レベルで、ロ
ーアドレスストローブ信号ＲＡＳが活性化レベルになる
と活性化レベル（高レベル）になるテストモード信号Ｔ
ＥＳＴを発生するテストモード判定回路２と、アウトプ
ットイネーブル信号ＯＥが低レベルの活性化レベルのと
きカラムアドレスストローブ信号ＣＡＳが高レベルから
低レベルになると高レベルの活性化レベルになるアウト
プット制御信号ＯＥＣを出力する内部制御信号発生回路
としての出力回路３と、内部ローアドレスストローブ信
号ＩＲＡＳ及びテストモード信号ＴＥＳＴが活性化レベ
ルでアウトプット制御信号ＯＥＣが非活性化レベル（低
レベル）のとき低のレベル、活性化レベルのとき高のレ
ベルとなる（第２の）内部制御信号ＣＣＭを発生するカ
ウンタチェック判定回路４と、ローアドレスストローブ
信号ＲＡＳが活性化レベルに変化するときアドレス入力
端子Ａ６，Ａ７に印加される通常の論理レベルの信号Ｔ
ＳＣ１，ＴＳＣ２のレベルを取込み内部テストモード選
択信号ＩＴＳＣ１，ＩＴＳＣ２として出力するローアド
レスバッファ回路５と、テストモード信号ＴＥＳＴが活
性化レベルで（第２の）内部制御信号ＣＣＭが低レベル
のとき標準テストモードのパラレルテストモード信号Ｔ
ＳＴを活性化レベルとし、高レベルのとき内部テストモ
ード選択信号ＩＴＳＣ１，ＩＴＳＣ２のレベルに応じて
複数のオプションテストモード信号ＯＰＴ１〜ＯＰＴ４
のうちの一つを活性化レベルとするテストモード選択回
路としてのテストモードデコーダ６とを有する構成とな
っている。
号ＲＡＳと同期して同一レベルに変化する内部ローアド
レスストローブ信号ＩＲＡＳを出力するＲＡＳ系制御回
路１と、カラムアドレスストローブ信号ＣＡＳ及びライ
トイネーブル信号ＷＥが低レベルの活性化レベルで、ロ
ーアドレスストローブ信号ＲＡＳが活性化レベルになる
と活性化レベル（高レベル）になるテストモード信号Ｔ
ＥＳＴを発生するテストモード判定回路２と、アウトプ
ットイネーブル信号ＯＥが低レベルの活性化レベルのと
きカラムアドレスストローブ信号ＣＡＳが高レベルから
低レベルになると高レベルの活性化レベルになるアウト
プット制御信号ＯＥＣを出力する内部制御信号発生回路
としての出力回路３と、内部ローアドレスストローブ信
号ＩＲＡＳ及びテストモード信号ＴＥＳＴが活性化レベ
ルでアウトプット制御信号ＯＥＣが非活性化レベル（低
レベル）のとき低のレベル、活性化レベルのとき高のレ
ベルとなる（第２の）内部制御信号ＣＣＭを発生するカ
ウンタチェック判定回路４と、ローアドレスストローブ
信号ＲＡＳが活性化レベルに変化するときアドレス入力
端子Ａ６，Ａ７に印加される通常の論理レベルの信号Ｔ
ＳＣ１，ＴＳＣ２のレベルを取込み内部テストモード選
択信号ＩＴＳＣ１，ＩＴＳＣ２として出力するローアド
レスバッファ回路５と、テストモード信号ＴＥＳＴが活
性化レベルで（第２の）内部制御信号ＣＣＭが低レベル
のとき標準テストモードのパラレルテストモード信号Ｔ
ＳＴを活性化レベルとし、高レベルのとき内部テストモ
ード選択信号ＩＴＳＣ１，ＩＴＳＣ２のレベルに応じて
複数のオプションテストモード信号ＯＰＴ１〜ＯＰＴ４
のうちの一つを活性化レベルとするテストモード選択回
路としてのテストモードデコーダ６とを有する構成とな
っている。
【００１７】次にこの実施例の動作にていつ説明する。
図２はこの実施例の動作を説明するための各部信号のダ
イミング波形図である。
図２はこの実施例の動作を説明するための各部信号のダ
イミング波形図である。
【００１８】ローアドレスストローブ信号ＲＡＳが立下
り時、カラムアドレスストローブ信号ＣＡＳ，ライトイ
ネーブル信号ＷＥが活性化レベルでテストモード信号Ｔ
ＥＳＴが活性化レベルとなったＷＣＢＲサイクル中に、
カラムアドレスストローブ信号ＣＡＳを高レベルから低
レベルにする。このときにアウトプットイネーブル信号
ＯＥを低レベルにすれば、データアウトバッファ回路７
からデータ出力端子にデータＤｏｕｔが出力される。こ
のときのデータＤｏｕｔは無視するとして、データ出力
のために内部で発生するアウトプット制御信号ＯＥＣと
ローアドレスストローブ信号ＲＡＳに同期してレベルが
動く内部ローアドレスストローブ信号ＩＲＡＳとテスト
モード信号ＴＥＳＴとをカウンタチェック判定回路４に
入力する。 ローアドレスストローブ信号ＲＡＳ立下げ
時にライトイネーブル信号ＷＥを高レベルにするふつう
のＣＢＲサイクルの場合、このカラムアドレスストロー
ブ信号ＣＡＳ立下げ動作によりＣＢＲアドレスカウンタ
のチェックができるので、カウンタチェック動作と呼ば
れている。
り時、カラムアドレスストローブ信号ＣＡＳ，ライトイ
ネーブル信号ＷＥが活性化レベルでテストモード信号Ｔ
ＥＳＴが活性化レベルとなったＷＣＢＲサイクル中に、
カラムアドレスストローブ信号ＣＡＳを高レベルから低
レベルにする。このときにアウトプットイネーブル信号
ＯＥを低レベルにすれば、データアウトバッファ回路７
からデータ出力端子にデータＤｏｕｔが出力される。こ
のときのデータＤｏｕｔは無視するとして、データ出力
のために内部で発生するアウトプット制御信号ＯＥＣと
ローアドレスストローブ信号ＲＡＳに同期してレベルが
動く内部ローアドレスストローブ信号ＩＲＡＳとテスト
モード信号ＴＥＳＴとをカウンタチェック判定回路４に
入力する。 ローアドレスストローブ信号ＲＡＳ立下げ
時にライトイネーブル信号ＷＥを高レベルにするふつう
のＣＢＲサイクルの場合、このカラムアドレスストロー
ブ信号ＣＡＳ立下げ動作によりＣＢＲアドレスカウンタ
のチェックができるので、カウンタチェック動作と呼ば
れている。
【００１９】カウンタチェック判定回路４により内部制
御信号ＣＣＭが活性化されると、パラレルテストモード
信号ＴＳＴの活性化が止められ、代りにオプションテス
トモード信号ＯＰＴ１〜ＯＰＴ４が活性化される。図２
の場合、ローアドレスストローブ信号ＲＡＳ立下り時に
とりこまれた内部テストモード選択信号ＩＴＳＣ１，Ｉ
ＴＳＣ２によりオプションテストモード信号ＯＰＴ４が
活性化されることを示している。
御信号ＣＣＭが活性化されると、パラレルテストモード
信号ＴＳＴの活性化が止められ、代りにオプションテス
トモード信号ＯＰＴ１〜ＯＰＴ４が活性化される。図２
の場合、ローアドレスストローブ信号ＲＡＳ立下り時に
とりこまれた内部テストモード選択信号ＩＴＳＣ１，Ｉ
ＴＳＣ２によりオプションテストモード信号ＯＰＴ４が
活性化されることを示している。
【００２０】なお、カウンタチェック判定回路４の具体
的な回路例を図３に示す。このようにＣＭＯＳ型の論理
ゲートを組合せることにより容易に構成できる。
的な回路例を図３に示す。このようにＣＭＯＳ型の論理
ゲートを組合せることにより容易に構成できる。
【００２１】以上のように、アドレス入力端子Ａ６，Ａ
７に通常の動作電源電圧範囲外の電圧を印加しなくても
オプションテストモードに入ることができるので、ゲー
ト酸化膜に対する信頼性の低下はなくなる。
７に通常の動作電源電圧範囲外の電圧を印加しなくても
オプションテストモードに入ることができるので、ゲー
ト酸化膜に対する信頼性の低下はなくなる。
【００２２】また、外部制御信号の特定のレベル関係を
検出して得た内部制御信号ＣＣＭにより容易にオプショ
ンテストモードに入ることができ、しかもこれらを、ア
ドレス入力端子Ａ６，Ａ７に印加される通常の論理レベ
ルの信号により選択することができる。
検出して得た内部制御信号ＣＣＭにより容易にオプショ
ンテストモードに入ることができ、しかもこれらを、ア
ドレス入力端子Ａ６，Ａ７に印加される通常の論理レベ
ルの信号により選択することができる。
【００２３】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２４】この実施例は、アドレス入力端子Ａ８に通
常動作電源電圧範囲外の高電圧が印加されたときのみ、
特定のテストモードのオプションテストモード信号ＯＰ
Ｔ５〜ＯＰＴ８を活性化するようにしたものである。
常動作電源電圧範囲外の高電圧が印加されたときのみ、
特定のテストモードのオプションテストモード信号ＯＰ
Ｔ５〜ＯＰＴ８を活性化するようにしたものである。
【００２５】ダイナミックＲＡＭには、メーカーとして
必要であるがユーザーとしては不要な、むしろユーザー
にはして欲しくないテストモードがある。例えば、セル
対極を電源電圧にするテストモードなどであり、これら
のテストモードに容易に入ってしまうとダイナミックＲ
ＡＭが破損する危険性がある。
必要であるがユーザーとしては不要な、むしろユーザー
にはして欲しくないテストモードがある。例えば、セル
対極を電源電圧にするテストモードなどであり、これら
のテストモードに容易に入ってしまうとダイナミックＲ
ＡＭが破損する危険性がある。
【００２６】そこで特定の評価のみに使うテストモード
は、信頼性上問題とならないように手順を定め、図４に
示すように、アドレス入力端子Ａ８が通常動作電源電圧
範囲外の高電圧にならないと使えないようにし、ユーザ
ー側では決してこれらテストモードに入らないようにし
ている。
は、信頼性上問題とならないように手順を定め、図４に
示すように、アドレス入力端子Ａ８が通常動作電源電圧
範囲外の高電圧にならないと使えないようにし、ユーザ
ー側では決してこれらテストモードに入らないようにし
ている。
【００２７】
【発明の効果】以上説明したように本発明は、通常の動
作電源電圧範囲内の外部制御信号の組合せでオプション
テストモードに入れる構成としたので、ゲート酸化膜に
高電圧が印加されないため、また通常の動作電源電圧範
囲外の電源を準備しなくて済むため、その信頼性を低下
させることなく容易かつ有効にオプションテストモード
を使用することができる効果がある。
作電源電圧範囲内の外部制御信号の組合せでオプション
テストモードに入れる構成としたので、ゲート酸化膜に
高電圧が印加されないため、また通常の動作電源電圧範
囲外の電源を準備しなくて済むため、その信頼性を低下
させることなく容易かつ有効にオプションテストモード
を使用することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図３】図１に示された実施例のカウンタチェック判定
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来のダイナミックＲＡＭの一例を示すブロッ
ク図である。
ク図である。
【図６】図５に示されたダイナミックＲＡＭの動作を説
明するための各部信号のタイミング波形図である。
明するための各部信号のタイミング波形図である。
１ ＲＡＳ系制御回路 ２ テストモード判定回路 ３ 出力制御回路 ４ カウンタチェック判定回路 ５ ローアドレスバッファ回路 ６，６ａ，６ｂ テストモードデコーダ ７ データアウトバッファ回路 ８，８ａ 高電圧検出回路
Claims (3)
- 【請求項１】 第１，第２，第３の外部制御信号が予め
設定されたレベル関係になったときテストモード信号を
活性化レベルとするテストモード判定回路と、前記第２
の外部制御信号と第４の外部制御信号が予め設定された
レベル関係になったとき第１の内部制御信号を活性化レ
ベルとする内部制御信号発生回路と、前記第１の外部制
御信号及びテストモード信号が活性化レベルで前記第１
の内部制御信号が非活性化レベルのとき第１のレベル、
活性化レベルのとき第２のレベルとなる第２の内部制御
信号を発生する内部判定回路と、前記テストモード信号
が活性化レベルで前記第２の内部制御信号が第１のレベ
ルのとき標準テストモード信号を活性化レベルとし、第
２のレベルのとき第５の外部制御信号のレベルに応じて
複数のオプションテストモード信号のうちの一つを活性
化レベルとするテストモード選択回路とを有することを
特徴とするダイナミックＲＡＭ。 - 【請求項２】 第１，第２，第３の外部制御信号がそれ
ぞれローアドレスストローブ信号，カラムアドレススト
ローブ信号，ライトイネーブル信号であり、前記カラム
アトレスストローブ信号及びライトイネーブル信号が活
性化レベルで前記ローアドレスストローブ信号が活性化
レベルになるとテストモード信号を活性化レベルとし、
第４の外部制御信号がアウトプットイネーブル信号であ
り、このアウトプットイネーブル信号が活性化レベルの
とき前記カラムアトレスストローブ信号が活性化レベル
になると第１の内部制御信号を活性化レベルとし、第５
の外部制御信号が特定のアドレス信号入力端子に供給さ
れる通常の論理レベルの信号である請求項１記載のダイ
ナミックＲＡＭ。 - 【請求項３】 第６の外部制御信号を入力する入力端子
に、通常の論理レベルの範囲外の電圧が印加されたこと
を検出して活性化レベルとなる第３の内部制御信号を発
生する電圧検出回路を設け、テストモード選択回路を、
前記第３の内部制御信号が活性化レベルのとき特定のオ
プションテストモード信号を活性化レベルにする回路と
した請求項１記載のダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204154A JP2727807B2 (ja) | 1991-08-14 | 1991-08-14 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204154A JP2727807B2 (ja) | 1991-08-14 | 1991-08-14 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547200A JPH0547200A (ja) | 1993-02-26 |
| JP2727807B2 true JP2727807B2 (ja) | 1998-03-18 |
Family
ID=16485732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204154A Expired - Lifetime JP2727807B2 (ja) | 1991-08-14 | 1991-08-14 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727807B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579271A (en) * | 1994-11-09 | 1996-11-26 | Hyundai Electronics Industries, Co. Ltd. | Automatic test circuit for a semiconductor memory device capable of generating internal ras and cas signals, and row and column address signals |
| JP2007018710A (ja) * | 2006-09-05 | 2007-01-25 | Fujitsu Ltd | 半導体装置及びその試験方法 |
-
1991
- 1991-08-14 JP JP3204154A patent/JP2727807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547200A (ja) | 1993-02-26 |
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