JP2014002456A - 入力信号処理装置 - Google Patents
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Abstract
【課題】発振回路により出力されるクロック信号に基づいて入力信号を処理する入力信号処理装置について、電力消費をより低減する。
【解決手段】発振制御回路5は、外部入力信号のレベル変化に応じて発振回路7に発振動作を開始させ、ノイズ除去回路2における外部入力信号に対する処理,具体的には外部入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去する処理が終了すると、発振動作を停止させるように制御する。具体的には、ワンショットパルス生成回路4は、外部入力信号のレベルが変化した状態が所定時間継続すると、発振回路7の発振動作を停止させる信号を出力し、オフタイマ回路9は、外部入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路7の発振動作を停止させる信号を出力する。
【選択図】図1
【解決手段】発振制御回路5は、外部入力信号のレベル変化に応じて発振回路7に発振動作を開始させ、ノイズ除去回路2における外部入力信号に対する処理,具体的には外部入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去する処理が終了すると、発振動作を停止させるように制御する。具体的には、ワンショットパルス生成回路4は、外部入力信号のレベルが変化した状態が所定時間継続すると、発振回路7の発振動作を停止させる信号を出力し、オフタイマ回路9は、外部入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路7の発振動作を停止させる信号を出力する。
【選択図】図1
Description
本発明は、入力信号のレベルが変化すると、発振回路により出力されるクロック信号に基づいて入力信号に対し所定の処理を行い、処理を施した信号を出力する入力信号処理装置に関する。
入力信号のレベルが変化すると、発振回路により出力されるクロック信号に基づき入力信号に対し所定の処理を行う信号処理装置の一例として、特許文献1に開示されているものがある。この従来技術では、信号の入力がないときはシステムクロックを停止させて電力消費の低減を図るようにしている。
しかしながら、特許文献1の構成では、外部信号がノイズではなく正規の信号と判定された後においても、発振回路の動作が所定時間継続する構成となっているため、電力消費の低減を十分に図ることができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、発振回路により出力されるクロック信号に基づき入力信号を処理するものについて、電力消費をより低減できる入力信号処理装置を提供することにある。
本発明は上記事情に鑑みてなされたものであり、その目的は、発振回路により出力されるクロック信号に基づき入力信号を処理するものについて、電力消費をより低減できる入力信号処理装置を提供することにある。
請求項1記載の入力信号処理装置によれば、制御回路は、入力信号のレベル変化に応じて発振回路に発振動作を開始させ、信号処理回路における入力信号に対する処理が終了すると発振動作を停止させるように制御する。すなわち、信号処理回路は、入力信号のレベルが変化したことに伴い所定の処理を行う構成であるから、発振回路が出力するクロック信号は、信号処理回路が上記処理を実行する期間のみ供給されていれば良い。したがって、制御回路が発振回路の発振動作を上記のように制御することで、電力消費をより低減することが可能となる。
請求項3記載の入力信号処理装置によれば、請求項2において、信号処理回路が、入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去するノイズ除去回路として構成される際に、制御回路を構成する第1停止信号出力回路は、入力信号についてレベルが変化した状態が所定時間継続すると、発振回路の発振動作を停止させる第1トリガ信号を出力する。また、第2停止信号出力回路は、上記入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路の発振動作を停止させる第2トリガ信号を出力する。
すなわち、ノイズが入力されるとそのレベルは極めて短時間内に変化するので、入力信号のレベルが変化した状態が所定時間継続すれば当該信号が正規の入力信号であると判定できる。そして、ノイズ除去回路は、入力信号のレベルが変化した際に含まれているノイズを除去した後は動作させる必要がないので、制御回路は、その時点で第1トリガ信号を出力して発振回路の発振動作を停止させる。
また、入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合は、正規の入力信号ではなくノイズが入力されたと判断できる。そこで、制御回路は、
前記所定時間以上のオフ時間が経過した後に発振回路の発振動作を停止させる第2トリガ信号を出力する。したがって、ノイズ除去回路がノイズを除去するために動作した後に、第2トリガ信号を出力して発振回路の発振動作を停止させることができる。
前記所定時間以上のオフ時間が経過した後に発振回路の発振動作を停止させる第2トリガ信号を出力する。したがって、ノイズ除去回路がノイズを除去するために動作した後に、第2トリガ信号を出力して発振回路の発振動作を停止させることができる。
(第1実施例)
図1において、入力端子1に与えられる外部からの入力信号は、ノイズ除去回路2(信号処理回路)及びON/OFF切替回路3(制御回路)に入力される。ノイズ除去回路2は、デジタルフィルタとして構成され、外部入力信号の立ち上がり期間,立ち下がり期間に重畳されるノイズを除去すると、除去後の信号(フィルタ出力信号)を外部に、或いは次段の回路に出力する。また、フィルタ出力信号は、ON/OFF切替回路3とワンショットパルス生成回路4(制御回路,第1停止信号出力回路)にも入力されている。
図1において、入力端子1に与えられる外部からの入力信号は、ノイズ除去回路2(信号処理回路)及びON/OFF切替回路3(制御回路)に入力される。ノイズ除去回路2は、デジタルフィルタとして構成され、外部入力信号の立ち上がり期間,立ち下がり期間に重畳されるノイズを除去すると、除去後の信号(フィルタ出力信号)を外部に、或いは次段の回路に出力する。また、フィルタ出力信号は、ON/OFF切替回路3とワンショットパルス生成回路4(制御回路,第1停止信号出力回路)にも入力されている。
ON/OFF切替回路3は、外部入力信号とフィルタ出力信号とに基づいて、発振制御回路5に発振開始信号を出力する。ワンショットパルス生成回路4は、フィルタ出力信号及びクロック信号CLKに基づいてワンショットパルス信号を生成し、ORゲート6を介して、発振制御回路5(制御回路)に対し発振停止信号(第1トリガ信号)として出力する。発振制御回路5は、発振回路7に発振制御信号を出力し、発振回路7は、発振制御信号がハイレベルを示す期間のみ発振動作を行う。
発振回路7により発振出力されるクロック信号CLKは、ワンショットパルス生成回路4,分周回路8及びオフタイマ回路9(制御回路,第2停止信号出力回路)に入力される。分周回路8は、クロック信号CLKを分周し、クロック信号CLKfilter及びCLKtimeを生成出力する。クロック信号CLKfilterはノイズ除去回路2に入力され、クロック信号CLKtimeはオフタイマ回路9に入力される。オフタイマ回路9は、クロック信号CLK及び分周クロック信号CLKtimeに基づきカウント動作を行うことでワンショットパルスを生成し、オフタイマ信号(第2トリガ信号)を出力する。また、オフタイマ回路9には、ワンショットパルス生成回路4が出力するワンショットパルス信号がリセット信号として入力される。以上が入力信号処理装置10を構成している。
図2において、ノイズ除去回路2には、外部入力信号がシュミットトリガバッファ11を介して入力されている。ノイズ除去回路2は、Dフリップフロップ12及び13(第1及び第2フリップフロップ),NANDゲート14〜17(第1〜第4NANDゲート)並びにNOTゲート18及び19で構成されている。Dフリップフロップ12及び13は直列に接続され、Dフリップフロップ12の入力端子Dには、シュミットトリガバッファ11の出力端子が接続されている。
Dフリップフロップ12,13の出力端子Qは、NANDゲート14の入力端子にそれぞれ接続されていると共に、それぞれNOTゲート18,19を介してNANDゲート15の入力端子にそれぞれ接続されている。NANDゲート14,15の出力端子は、NANDゲート16,17の一方の入力端子にそれぞれ接続されており、NANDゲート16,17の他方の入力端子には、NANDゲート17,16の出力端子がそれぞれ接続されている。そして、NANDゲート16の出力端子がノイズ除去回路2の出力端子となっている。また、外部より与えられるローアクティブのリセット信号は、NOTゲート20を介してDフリップフロップ12及び13のリセット端子Rに接続されている。
ON/OFF切替回路3は、ANDゲート21及び22,ORゲート23並びにNOTゲート24及び25で構成されている。シュミットトリガバッファ11の出力端子は、ANDゲート21の一方の入力端子に接続されていると共に、NOTゲート24を介してANDゲート22の一方の入力端子に接続されている。また、ノイズ除去回路2の出力端子は、ANDゲート22の他方の入力端子に接続されていると共に、NOTゲート25を介してANDゲート21の他方の入力端子に接続されている。ANDゲート21,22の出力端子は、ORゲート23の入力端子にそれぞれ接続されており、ORゲート23の出力端子がON/OFF切替回路3の出力端子となっている。
発振制御回路5は、Dフリップフロップ26及びNOTゲート27,28で構成されている。ON/OFF切替回路3の出力端子は、Dフリップフロップ26のリセット端子Rに接続され、セット端子Sは、NOTゲート20の出力端子に接続されている。入力端子Dは電源レベルにプルアップされ、クロック端子はNOTゲート27を介してORゲート6の出力端子に接続されている。出力端子QはNOTゲート28に接続され、NOTゲート28の出力端子が発振制御回路5の出力端子となっている。
発振回路7は、NANDゲート29,NOTゲート30〜32,シュミットトリガバッファ33,抵抗素子34及びコンデンサ35で構成されている。発振制御回路5の出力端子は、NANDゲート29の一方の入力端子に接続され、NANDゲート29の出力端子は、NOTゲート31,コンデンサ35及びシュミットトリガバッファ33の直列回路を介して自身の他方の入力端子に接続されている。コンデンサ35には、NOTゲート32及び抵抗素子34の直列回路が並列に接続されている。また、NANDゲート29の出力端子は、NOTゲート30を介すことで発振回路7の出力端子となっている。
分周回路8は、Dフリップフロップ36及び37,NOTゲート38〜40で構成されている。Dフリップフロップ36のクロック端子は、発振回路7の出力端子に接続され、出力端子Qは、分周クロック信号CLKfilterを出力する端子であると共に、NOTゲート38を介して自身の入力端子Dに接続されている。また、NOTゲート38の出力端子は、Dフリップフロップ37のクロック端子に接続されている。Dフリップフロップ37の出力端子Qは、分周クロック信号CLKtimeを出力する端子であると共に、NOTゲート39を介して自身の入力端子Dに接続されている。そして、Dフリップフロップ36及び37のリセット端子Rは、NOTゲート40を介して発振制御回路5の出力端子に接続されている。
ワンショットパルス生成回路4は、Dフリップフロップ41及び42,ANDゲート43及び44,ORゲート45,NOTゲート46及び47で構成されている。Dフリップフロップ41及び42は直列に接続され、Dフリップフロップ41の入力端子Dは、ノイズ除去回路2の出力端子に接続されている。Dフリップフロップ41の出力端子Qは、ANDゲート43の一方の入力端子に接続されていると共に、NOTゲート46を介してANDゲート44の一方の入力端子に接続されている。Dフリップフロップ42の出力端子Qは、ANDゲート44の他方の入力端子に接続されていると共に、NOTゲート47を介してANDゲート43の他方の入力端子に接続されている。
ANDゲート43,44の出力端子は、ORゲート45の入力端子にそれぞれ接続されており、ORゲート45の出力端子がワンショットパルス生成回路4の出力端子となっている。また、Dフリップフロップ41及び42のクロック端子にはクロック信号CLKが入力され、リセット端子Rは、NOTゲート20の出力端子に接続されている。
オフタイマ回路9は、Dフリップフロップ48〜53,ANDゲート54,NOTゲート55〜59及びORゲート60で構成されている。Dフリップフロップ48のクロック端子には、分周クロック信号CLKtimeが入力されている。Dフリップフロップ48〜53の出力端子Qと入力端子Dとの間には、NOTゲート55〜58がそれぞれ接続されており、NOTゲート55〜57の出力端子は、Dフリップフロップ49〜51のクロック端子にそれぞれ接続されている。
Dフリップフロップ52及び53は直列に接続され、Dフリップフロップ52の入力端子Dは、Dフリップフロップ51の出力端子Qに接続されている。Dフリップフロップ52の出力端子QはANDゲート54の一方の入力端子に接続され、Dフリップフロップ53の出力端子Qは、NOTゲート59を介してANDゲート54の他方の入力端子に接続されている。Dフリップフロップ52及び53のクロック端子にはクロック信号CLKが入力されている。そして、ANDゲート54の出力端子がオフタイマ回路9の出力端子となっている。
ORゲート60の入力端子には、ORゲート6の出力端子とNOTゲート20の出力端子とが接続され、ORゲート60の出力端子は、Dフリップフロップ48〜51のリセット端子Rに接続されている。また、Dフリップフロップ52及び53のリセット端子Rは、NOTゲート20の出力端子に接続されている。
次に、本実施例の作用について説明する。尚、各回路はリセットが解除された初期状態にあり、外部入力信号はローレベルになっている。このとき、ノイズ除去回路2が出力するフィルタ出力信号,ON/OFF切り換え回路3が出力する発振開始信号は何れもローレベルとなる。また、発振制御回路5では、Dフリップフロップ26がセットされているので発振制御信号がローレベルとなり、発振回路7の発振動作はNANDゲート29により停止されている。
図3において、外部入力信号の立ち上がりにノイズが含まれていると、シュミットトリガバッファ11を介して整形された波形の信号が出力される((a),(b)参照)。すると、ノイズに対応したハイレベルパルスが入力されることで、ON/OFF切り換え回路3が発振開始信号をハイレベルにする((c)参照)。これにより、発振制御回路5ではDフリップフロップ26がリセットされ発振制御信号がハイレベルとなり((d)参照)、発振回路7が発振動作を開始する((e)参照)。それに伴い、分周クロック信号CLKfilter,CLKtimeも出力される((f),(g)参照)。
尚、分周クロック信号CLKfilterは、クロック信号CLKを2分周したものであり、分周クロック信号CLKtimeは、分周クロック信号CLKfilterを2分周したものとなる。
尚、分周クロック信号CLKfilterは、クロック信号CLKを2分周したものであり、分周クロック信号CLKtimeは、分周クロック信号CLKfilterを2分周したものとなる。
ノイズ除去回路2では、Dフリップフロップ12の入力端子Dがハイレベルとなった状態で、分周クロック信号CLKfilterの立ち上がりエッジが入力されると出力端子Qがハイレベルとなり、上記分周クロック信号の次の立ち上がりエッジが入力されるとDフリップフロップ13の出力端子Qもハイレベルとなる。これにより、フィルタ出力信号がハイレベルに変化する((h)参照)。
フィルタ出力信号がハイレベルになると、ON/OFF切り換え回路3が発振開始信号をローレベルにする((c)参照)。ワンショットパルス生成回路4では、フィルタ出力信号がハイレベルの状態でクロック信号CLKの立ち上がりエッジが入力されると、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する((i)参照)。このワンショットパルス信号は、ORゲート6を介して発振制御回路5に入力され、その立ち下がりエッジでDフリップフロップ26をトリガするので、発振制御信号がローレベルとなる((d)参照)。これにより、発振回路7の発振動作が停止する((e)参照)。
ノイズ除去回路2では、分周クロック信号CLKfilterが供給されなければ従前の状態を維持するので、フィルタ出力信号はハイレベルを維持する((h)参照)。そして、外部入力信号のレベルが立ち下がる際にもノイズが重畳されていると、やはりシュミットトリガバッファ11を介して整形された波形の信号が出力される((a),(b)参照)。このとき、ON/OFF切り換え回路3では、ノイズに対応したローレベルパルスが入力されることで発振開始信号をハイレベルにする((c),(d)参照)。すると、以降は立ち上がりの場合と同様に発振回路7が発振動作を開始し((e)参照)、それに伴い、分周クロック信号CLKfilter,CLKtimeも出力される((f),(g)参照)。
そして、ノイズ除去回路2では、Dフリップフロップ12の入力端子Dがローレベルとなった状態で、分周クロック信号CLKfilterの立ち上がりエッジが入力されると出力端子Qがローレベルとなり、上記分周クロック信号の次の立ち上がりエッジが入力されるとDフリップフロップ13の出力端子Qもローレベルとなる。これにより、フィルタ出力信号がローレベルに変化する((h)参照)。すると、ON/OFF切り換え回路3が発振開始信号をローレベルにする((c)参照)。
ワンショットパルス生成回路4では、フィルタ出力信号がローレベルの状態でクロック信号CLKの立ち上がりエッジが入力されると、この時も、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する((i)参照)。したがって、発振回路7の発振動作が停止する((e)参照)。尚、オフタイマ回路9は、外部からのリセット信号又は上記ワンショットパルス信号によりリセットされるので、このケースではオフタイマ信号は出力されない((j)参照)。
以上の様に動作する結果、外部入力信号の立ち上がり,立ち下がりに重畳されたノイズはノイズ除去回路2により除去される((a),(h)参照)。また、ノイズ除去回路2が前記除去のために動作する期間以外は、発振回路7の動作が停止される((e)参照)。
以上の様に動作する結果、外部入力信号の立ち上がり,立ち下がりに重畳されたノイズはノイズ除去回路2により除去される((a),(h)参照)。また、ノイズ除去回路2が前記除去のために動作する期間以外は、発振回路7の動作が停止される((e)参照)。
次に、図4について説明する。インパルス状のノイズのみが入力されると、シュミットトリガバッファ11で整形された波形の信号が出力される。すると、同様にノイズに対応したハイレベルパルスが入力されることで、ON/OFF切り換え回路3が発振開始信号をハイレベルにする((a)〜(c)参照)。これにより、発振制御信号がハイレベルとなり((d)参照)、発振回路7が発振動作を開始する((e)参照)。それに伴い、分周クロック信号CLKfilter,CLKtimeも出力される((f),(g)参照)。
しかし、ノイズ除去回路2では、Dフリップフロップ12の入力端子Dが定常的にハイレベルとならないため、分周クロック信号CLKfilterが入力されてもフィルタ出力信号がハイレベルに変化せず、ローレベルのままとなる((h)参照)。すると、オフタイマ回路9は、リセットされることなく分周クロック信号CLKtimeに基づくカウント動作が進行する。
ここで、Dフリップフロップ48〜51の出力端子Qの信号をそれぞれQ1〜Q4とする。図4(g)に示すように、分周クロック信号CLKtimeの最初の立ち上がりで、信号Q1がハイに変化し、次の立ち上がりで信号Q2がハイに変化する。そこから2個目の立ち上がりで信号Q3がハイに変化し、そこから4個目の立ち上がりで信号Q4がハイに変化する。すると、オフタイマ回路9では、信号Q4がハイレベルの状態でクロック信号CLKの立ち上がりエッジが入力されると、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する((j)参照)。
このワンショットパルス信号は、ORゲート6を介して発振制御回路5に入力され、その立ち下がりエッジでDフリップフロップ26をトリガするので、発振制御信号がローレベルとなる((d)参照)。これにより、発振回路7の発振動作が停止する((e)参照)。尚、図4(d)に示すように、発振制御信号がハイレベルを示している期間が「オフ時間」に相当する。
ここで、ノイズ除去回路2は、分周クロック信号CLKtimeに同期して動作するので、外部入力信号、分周クロック信号CLKtimeの周期より短い時間内で変化する信号成分が含まれていても、その信号成分は出力されることなく除去される。すなわち、ノイズ除去回路2は、一種のデジタルフィルタ(ローパスフィルタ)として機能している。
以上のように本実施例によれば、発振制御回路5は、外部入力信号のレベル変化に応じて発振回路7に発振動作を開始させ、ノイズ除去回路2における外部入力信号に対する処理,具体的には外部入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去する処理が終了すると、発振動作を停止させるように制御する。すなわち、ノイズ除去回路2は、外部入力信号のレベルが変化したことに伴いノイズ除去処理を行う構成であるから、発振回路7が出力するクロック信号CLKは、ノイズ除去回路2が上記処理を実行する期間のみ供給されていれば良い。したがって、発振制御回路5が発振回路7の発振動作を上記のように制御することで入力信号処理装置10の電力消費をより低減できる。
そして、ワンショットパルス生成回路4は、外部入力信号のレベルが変化した状態が所定時間継続すると、発振回路7の発振動作を停止させるワンショットパルス信号を出力する。また、オフタイマ回路9は、外部入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路7の発振動作を停止させるワンショットパルス信号を出力する。
すなわち、ノイズが入力されるとそのレベルは極めて短時間内に変化するので、外部入力信号のレベルが変化した状態が所定時間継続すれば当該信号が正規の入力信号であると判定できる。そして、ノイズ除去回路2は、外部入力信号のレベルが変化した際に含まれているノイズを除去した後は動作させる必要がないので、ワンショットパルス生成回路4は、その時点でワンショットパルス信号を出力して発振回路の7発振動作を停止させる。
また、外部入力信号のレベルが変化した状態がクロック信号CLKfilterの周期以上に継続しなかった場合は、正規の外部入力信号ではなくノイズが入力されたと判断できる。そこで、オフタイマ回路9は、前記所定時間以上のオフ時間が経過した後に発振回路7の発振動作を停止させるワンショットパルス信号を出力する。したがって、ノイズ除去回路2がノイズを除去するために動作した後に発振回路7の発振動作を停止させることができる。
また、ノイズ除去回路2を、Dフリップフロップ12及び13,NANDゲート14〜17並びにNOTゲート18及び19で構成したので、Dフリップフロップ12及び13に供給される分周クロック信号CLKfilterの周期に応じて除去対象とするノイズの発生時間を調整できる。そして、ワンショットパルス生成回路4は、ノイズ除去回路2によるフィルタ出力信号のレベルが変化した状態が継続すると、発振回路7により出力されるクロック信号CLKによりトリガされて第1トリガ信号を出力し、オフタイマ回路9は、分周クロック信号CLKtimeに基づき、Dフリップフロップ48〜51からなるカウンタにより計時動作を行うことで第2トリガ信号を出力する。
したがって、正規に入力された信号のレベルが変化した場合に、第1トリガ信号を迅速に出力して発振回路7の動作を停止させることができる。また、分周クロック信号CLKtimeと、オフタイマ回路9におけるカウンタの構成によってノイズが入力された場合のオフ時間を設定できる。
(第2実施例)
以下、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図5は、第1実施例の入力信号処理装置10を、2つの外部入力信号に対応させて2つ設けることを想定し、これらを入力信号処理装置10(1),10(2)とする。そして、これら2つの入力信号処理装置10(1),10(2)にクロック信号CLK,分周クロック信号CLKfilter及びCLKtimeを供給する発振回路7及び分周回路61を共通化した構成を示す。
以下、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図5は、第1実施例の入力信号処理装置10を、2つの外部入力信号に対応させて2つ設けることを想定し、これらを入力信号処理装置10(1),10(2)とする。そして、これら2つの入力信号処理装置10(1),10(2)にクロック信号CLK,分周クロック信号CLKfilter及びCLKtimeを供給する発振回路7及び分周回路61を共通化した構成を示す。
入力信号処理装置10(1),10(2)にそれぞれ内蔵される発振制御回路5(1),5(2)は、発振回路7に対して発生制御信号を出力するが、それらはORゲート62を介して発振回路7に入力される。これにより、発振回路7の発振動作は、外部入力信号(1),(2)のレベル変化に伴い各発振制御回路5(1),5(2)が出力する発生制御信号の論理和条件によって制御される。
そして、発振回路7が出力するクロック信号CLKは、入力信号処理装置10(1),10(2)に供給されるが、分周回路61は、入力信号処理装置10(1),10(2)に対し、それぞれ異なる分周クロック信号CLKfilter(1),(2)及びCLKtime(1),(2)を供給する。これは、各入力信号処理装置10(1),10(2)において除去対象とするノイズの種類が異なる場合に対応したもので、除去対象とするノイズの種類が同じであれば、第1実施例の分周回路8を用いて共通の分周クロック信号CLKfilter及びCLKtimeを供給すれば良い。
以上のように第2実施例によれば、2つの外部入力信号(1),(2)に対応して入力信号処理装置10(1),10(2)を設ける場合に、発振回路7及び分周回路61を共通化することで、システム全体のサイズを小型化することができる。
(第3実施例)
図6において、入力信号処理装置71は、第1及び第2実施例における入力信号処理装置10とは外部入力信号について行う処理の内容が相違している。ノイズ除去回路2に替わる入力振り分け回路72(信号処理回路)には、分周回路73により分周クロック信号CLKshiftが供給されている。入力振り分け回路72はシフトレジスタを内蔵しており(図7参照)、分周クロック信号CLKshiftによりシフトされた信号(a)〜(d)をそれぞれ異なる出力端子より出力する。ワンショットパルス生成回路74(停止信号出力回路)は、入力振り分け回路72が出力するイネーブル信号が入力されており、発振制御回路5に対して発振動作を停止させるトリガ信号を出力する。
図6において、入力信号処理装置71は、第1及び第2実施例における入力信号処理装置10とは外部入力信号について行う処理の内容が相違している。ノイズ除去回路2に替わる入力振り分け回路72(信号処理回路)には、分周回路73により分周クロック信号CLKshiftが供給されている。入力振り分け回路72はシフトレジスタを内蔵しており(図7参照)、分周クロック信号CLKshiftによりシフトされた信号(a)〜(d)をそれぞれ異なる出力端子より出力する。ワンショットパルス生成回路74(停止信号出力回路)は、入力振り分け回路72が出力するイネーブル信号が入力されており、発振制御回路5に対して発振動作を停止させるトリガ信号を出力する。
図7において、入力振り分け回路72は、Dフリップフロップ75〜80,ANDゲート81〜84,NOTゲート85〜88及びORゲート89で構成されている。Dフリップフロップ75〜80は直列に接続され、初段のDフリップフロップ75の入力端子Dは電源レベルにプルアップされ、クロック端子はシュミットトリガバッファ11の出力端子に接続されている。Dフリップフロップ76〜80のクロック端子には、分周クロック信号CLKshiftが供給されている。
また、Dフリップフロップ76の出力端子Qは、ANDゲート81の一方の入力端子に接続されている。Dフリップフロップ77の出力端子Qは、NOTゲート85を介してANDゲート81の他方の入力端子に接続されると共に、ANDゲート82の一方の入力端子に接続されている。Dフリップフロップ78の出力端子Qは、NOTゲート86を介してANDゲート82の他方の入力端子に接続されると共に、ANDゲート83の一方の入力端子に接続されている。
Dフリップフロップ79の出力端子Qは、NOTゲート87を介してANDゲート83の他方の入力端子に接続されると共に、ANDゲート84の一方の入力端子に接続されている。Dフリップフロップ80の出力端子Qは、NOTゲート88を介してANDゲート84の他方の入力端子に接続されている。そして、ANDゲート81〜84の出力端子から、振り分けられた信号a〜dが出力される。ORゲート89の入力端子は、NOTゲート20の出力端子と、ワンショットパルス生成回路74の出力端子とに接続されており、ORゲート89の出力端子は、Dフリップフロップ75〜80のリセット端子Rに接続されている。
ワンショットパルス生成回路74は、ワンショットパルス生成回路9を構成していたDフリップフロップ52及び53,ANDゲート54,NOTゲート59からなり、Dフリップフロップ52の入力端子は、Dフリップフロップ80の出力端子Qに接続されている。すなわち、上記出力端子Qよりイネーブル信号が出力される。分周回路73は、分周回路8を構成していたDフリップフロップ36,NOTゲート38及び40からなり、Dフリップフロップ36の出力端子Qより、分周クロック信号CLKshiftが出力される。
次に、第3実施例の作用について説明する。パルス状の外部入力信号が入力されると(図8(a)参照)、シュミットトリガバッファ11により波形が整形され((b)参照)、これが発振開始信号となる。すると、発振制御回路5においてDフリップフロップ26がセットされ、発振回路7が発振動作を開始する((c),(d)参照)。これに伴い、分周回路73は、分周クロック信号CLKshiftを出力する((e)参照)。
シュミットトリガバッファ11が出力する信号によりDフリップフロップ75がトリガされるので、出力端子Qはハイレベルとなる。そして、Dフリップフロップ76〜80は、分周クロック信号CLKshiftの立ち上がりエッジによりトリガされるので、Dフリップフロップ76〜80の出力端子Qは、上記エッジが入力される毎に順次ハイレベルに変化して行く。
Dフリップフロップ76の出力端子Qが最初にハイレベルになった時点では、次段のDフリップフロップ77の出力端子Qはローレベルであるから、ANDゲート81の出力端子がハイレベルとなる((f)参照)。次に、Dフリップフロップ77の出力端子Qが最初にハイレベルになった時点では、次段のDフリップフロップ78の出力端子Qはローレベルであるから、ANDゲート82の出力端子がハイレベルとなる((g)参照)。この時、Dフリップフロップ76及び77の出力端子Qは何れもハイレベルであるから、ANDゲート81の出力端子はローレベルとなる。
以降同様にして、分周クロック信号CLKshiftの立ち上がりエッジが入力されるごとに、ANDゲート83,84の出力端子が排他的にハイレベルとなるように変化する((h),(i)参照)。そして、最終段のDフリップフロップ80の出力端子がハイレベルになり(イネーブル信号のアクティブレベル)、クロック信号CLKの立ち上がりエッジが入力されるとワンショットパルス回路74はワンショットパルス信号(トリガ信号)を出力する((j)参照)。すると、発振制御回路5を介して発振回路7の発振動作が停止される((c),(d)参照)。
以上のように第3実施例によれば、入力振り分け回路72を、外部入力信号を、分周回路73により出力される分周クロック信号CLKshiftに基づいて順次タイムシフトさせ、タイムシフトさせた各信号を、それぞれ異なる出力端子より出力させるシフトレジスタとして、ワンショットパルス生成回路74は、シフトレジスタを構成する最終段のDフリップフロップ80より出力されるイネーブル信号が入力されると、発振回路7の発振動作を停止させるトリガ信号を出力する。したがって、入力振り分け回路72が外部入力信号のタイムシフト動作を行う期間だけ発振回路7を動作させて、電力消費を低減できる。
(第4実施例)
図9に示す入力信号処理装置91は、第3実施例の入力信号処理装置71を構成していた分周回路73を分周回路92に置き換えたものである。分周回路92は、Dフリップフロップ93〜96及びNOTゲート97〜100を備え、これらは、オフタイマ回路9を構成するDフリップフロップ48〜51及びNOTゲート55〜58と同様に接続されている。Dフリップフロップ93〜96のリセット端子Rには、NOTゲート101を介して発振制御回路5より出力される発振停止信号が与えられている。
図9に示す入力信号処理装置91は、第3実施例の入力信号処理装置71を構成していた分周回路73を分周回路92に置き換えたものである。分周回路92は、Dフリップフロップ93〜96及びNOTゲート97〜100を備え、これらは、オフタイマ回路9を構成するDフリップフロップ48〜51及びNOTゲート55〜58と同様に接続されている。Dフリップフロップ93〜96のリセット端子Rには、NOTゲート101を介して発振制御回路5より出力される発振停止信号が与えられている。
出力ロジック部102は、ANDゲート103〜108,ORゲート109〜111,NOTゲート112〜114で構成されている。Dフリップフロップ93〜96の出力端子Qは、ANDゲート103〜106の一方の入力端子にそれぞれ接続されている。外部より入力される制御信号CLK_SEL0は、ANDゲート104,106の他方の入力端子に与えられると共に、NOTゲート112,113を介してANDゲート103,105の他方の入力端子に与えられている。ORゲート109の入力端子は、ANDゲート103,104の出力端子に接続されており、ORゲート110の入力端子は、ANDゲート105,106の出力端子に接続されている。
ORゲート109,110の出力端子は、ANDゲート107,108の一方の入力端子にそれぞれ接続されている。外部より入力される制御信号CLK_SEL1は、ANDゲート108の他方の入力端子に与えられると共に、NOTゲート114を介してANDゲート107の他方の入力端子に与えられている。ORゲート111の入力端子は、ANDゲート107,108の出力端子に接続されており、ORゲート111の出力端子より、分周クロック信号CLKshiftが出力される。
次に、第4実施例の作用について説明する。分周回路92は、制御信号CLK_SEL0,CLK_SEL1のレベルを変化させることで、分周クロック信号CLKshiftの分周比を変更可能となっている。以下、場合を分けて説明する。尚、下記の(1)〜(3)は、図10(k),(l)に示したものに対応する。
(1)<CLK_SEL0=L,CLK_SEL1=L>
この場合、NOTゲート112〜114の出力端子がハイレベルとなるので、ANDゲート103に接続されているDフリップフロップ93の出力端子Qが選択されて分周クロック信号CLKshiftが出力される。すなわち、第3実施例と同様に、分周比は「2」となる。
この場合、NOTゲート112〜114の出力端子がハイレベルとなるので、ANDゲート103に接続されているDフリップフロップ93の出力端子Qが選択されて分周クロック信号CLKshiftが出力される。すなわち、第3実施例と同様に、分周比は「2」となる。
(2)<CLK_SEL0=H,CLK_SEL1=L>
この場合、ANDゲート104に接続されているDフリップフロップ94の出力端子Qが選択されて分周クロック信号CLKshiftが出力されるので、分周比は「4」となる。
この場合、ANDゲート104に接続されているDフリップフロップ94の出力端子Qが選択されて分周クロック信号CLKshiftが出力されるので、分周比は「4」となる。
(3)<CLK_SEL0=L,CLK_SEL1=H>
この場合、ANDゲート105に接続されているDフリップフロップ95の出力端子Qが選択されて分周クロック信号CLKshiftが出力されるので、分周比は「8」となる。このように、分周比を変更することで、図10(f)〜(i)に示すように、出力信号(a)〜(d)のパルス幅は、クロック信号CLKの2周期,4周期,8周期に相当する幅となるように変更される。
この場合、ANDゲート105に接続されているDフリップフロップ95の出力端子Qが選択されて分周クロック信号CLKshiftが出力されるので、分周比は「8」となる。このように、分周比を変更することで、図10(f)〜(i)に示すように、出力信号(a)〜(d)のパルス幅は、クロック信号CLKの2周期,4周期,8周期に相当する幅となるように変更される。
また、図10には示していないが<CLK_SEL0=H,CLK_SEL1=H>の場合は、ANDゲート106に接続されているDフリップフロップ96の出力端子Qが選択されて分周クロック信号CLKshiftが出力されるので、分周比は「16」となる。
以上のように第4実施例によれば、入力信号処理装置91において、分周回路92の分周比を変更可能に構成したので、入力振り分け回路72が外部入力信号をタイムシフトし振り分けて、異なる出力端子より出力する信号のパルス幅を変更することができる。
以上のように第4実施例によれば、入力信号処理装置91において、分周回路92の分周比を変更可能に構成したので、入力振り分け回路72が外部入力信号をタイムシフトし振り分けて、異なる出力端子より出力する信号のパルス幅を変更することができる。
本発明は、上記した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
信号処理回路については、入力信号のレベル変化に応じて所定の処理を行うものであれば良い。
発振回路は、水晶発振子を用いたものや、リングオシレータ等で構成しても良い。
分周回路における分周比については、適宜変更すれば良い。
オフタイマ回路9により計時されるオフ時間の長さについても、個別の設計に応じて適宜変更すれば良い。
信号処理回路については、入力信号のレベル変化に応じて所定の処理を行うものであれば良い。
発振回路は、水晶発振子を用いたものや、リングオシレータ等で構成しても良い。
分周回路における分周比については、適宜変更すれば良い。
オフタイマ回路9により計時されるオフ時間の長さについても、個別の設計に応じて適宜変更すれば良い。
図面中、2はノイズ除去回路(信号処理回路)、3はON/OFF切替回路(制御回路)、4はワンショットパルス生成回路(制御回路,第1停止信号出力回路)、5は発振制御回路、7は発振回路、9はオフタイマ回路(制御回路,第2停止信号出力回路)、10は入力信号処理装置を示す。
Claims (8)
- 発振回路(7)と、
この発振回路により出力されるクロック信号に基づいて動作し、入力信号のレベルが変化すると前記入力信号に対して所定の処理を行い、処理を施した信号を出力する信号処理回路(2,72)と、
前記入力信号のレベル変化に応じて前記発振回路に発振動作を開始させ、前記信号処理回路における前記処理が終了すると、前記発振動作を停止させるように制御する制御回路(3,4,5,9,74)とを備える入力信号処理装置。 - 前記信号処理回路(2)は、前記入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去するノイズ除去回路であることを特徴とする請求項1記載の入力信号処理装置。
- 前記制御回路は、
前記入力信号について前記レベルが変化した状態が所定時間継続すると、前記発振回路の発振動作を停止させる第1トリガ信号を出力する第1停止信号出力回路(4)と、
前記入力信号について前記レベルが変化した状態が、前記クロック信号の周期以上に継続しなかった場合は、前記所定時間以上のオフ時間が経過した後に、前記発振回路の発振動作を停止させる第2トリガ信号を出力する第2停止信号出力回路(9)とを備えることを特徴とする請求項2記載の入力信号処理装置。 - 前記ノイズ除去回路は、デジタルフィルタ回路で構成されていることを特徴とする請求項3記載の入力信号処理装置。
- 前記ノイズ除去回路は、
直列に接続される第1及び第2フリップフロップ(12,13)と、
2つの入力端子が、それぞれ前記第1及び第2フリップフロップの出力端子に接続される第1NANDゲート(14)と、
2つの入力端子が、それぞれNOTゲート(18,19)を介して、前記第1及び第2フリップフロップの出力端子に接続される第2NANDゲート(15)と、
入力端子の一方が、前記第1NANDゲートの出力端子に接続される第3NANDゲート(16)と、
入力端子の一方が、前記第2NANDゲートの出力端子に接続される第4NANDゲート(17)とを備え、
前記第1フリップフロップの入力端子には、前記入力信号が入力され、
第3,第4NANDゲートの他方の入力端子は、それぞれ前記第4,第3NANDゲートの出力端子に接続されていることを特徴とする請求項4記載の入力信号処理装置。 - 前記第1停止信号出力回路は、前記ノイズ除去回路による出力信号のレベルが変化した状態が継続すると、前記発振回路により出力されるクロック信号によりトリガされてワンショットパルスを生成し、前記ワンショットパルスを前記第1トリガ信号として出力し、
前記第2停止信号出力回路は、前記クロック信号に基づきカウント動作を行うカウンタ(48〜51,55〜58)を備え、前記カウンタにより計時動作を行うことを特徴とする請求項5記載の入力信号処理装置。 - 前記信号処理回路(72)は、前記入力信号を、前記発振回路により出力されるクロック信号に基づいて順次タイムシフトさせ、タイムシフトさせた各信号を、それぞれ異なる出力端子より出力させるシフトレジスタであることを特徴とする請求項1記載の入力信号処理装置。
- 前記制御回路は、前記シフトレジスタの最終段より出力される信号が入力されると、
前記発振回路の発振動作を停止させるトリガ信号を出力する停止信号出力回路(74)を備えることを特徴とする請求項7記載の入力信号処理装置。
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