JP2009188596A

JP2009188596A - トリガー信号検出装置

Info

Publication number: JP2009188596A
Application number: JP2008024916A
Authority: JP
Inventors: Yoshihide Suzuki; 木由秀鈴
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-02-05
Filing date: 2008-02-05
Publication date: 2009-08-20

Abstract

【課題】トリガー信号検出装置における消費電力を低減する。
【解決手段】トリガー信号ｉｎｐｕｔが入力し、第１の信号ｏｕｔｐｕｔを所定時間出力するトリガー信号入力回路ＴＧ１、クロック及び第１の信号を与えられるとクロックｃｌｏｃｋ＿ｓを出力するクロックゲーティング回路ＣＧ１、クロックゲーティング回路から出力されたクロックを与えられるとカウント動作を開始してカウント値を出力するカウンタＣＴ１、カウンタから出力されたカウント値が所定値に到達すると第２の信号ＡＡを出力し、トリガー信号入力回路に与えて第１の信号の出力を停止させる時間設定回路ＴＳ１を備える。
【選択図】図１

Description

本発明は、トリガー信号を検出する装置に関する。

例えば、異常等を検出した信号をトリガー信号として入力し、信号の入力から所定時間ハイレベルとなる信号を出力し、さらにトリガー信号の入力から所定時間が経過した後にハイレベルを維持する信号あるいは１ショットパルスを出力するトリガー信号検出装置が幅広く用いられている。例えば、異常が検出されてから所定時間モータの駆動を停止し、その後駆動を再開するというような制御に用いられている。

しかし、従来のトリガー信号検出装置では、所定時間をカウントするために用いられるクロックが入力されると、装置全体の回路が常時動作して無駄な電力が消費されるという問題があった。

また、従来のトリガー信号検出装置には、消費電力を抑えるために必要な時だけクロックを入力するように、装置へクロックが入力される段階でクロックゲーティングを行うものがあった。しかし、クロックゲーティングを行うためにはクロックイネーブル信号が必要となり、このクロックイネーブル信号を生成するための回路ブロックが新たに必要となる。この結果、装置全体の規模が大きくなり、消費電力を含めたコスト低減を有効に実現することができないという問題があった。

従来のトリガー信号の検出技術を開示した文献として、後述するような特許文献１が存在する。

しかしこの特許文献１に記載された信号検出回路では、クロックを用いることなく非同期で信号の検出を行っている。従って、非同期での検出に限られるという制約が存在する。このため、クロックに同期してトリガー信号を検出する際に消費電力を低減するものではなかった。
特開２００１−１７５３６２号公報

本発明は、消費電力の低減が可能なトリガー信号検出装置を提供することを目的とする。

本発明の一態様によるトリガー信号検出装置は、トリガー信号が入力し、第１の信号を所定時間出力するトリガー信号入力回路と、クロック及び前記第１の信号を与えられると、前記クロックを出力するクロックゲーティング回路と、前記クロックゲーティング回路から出力された前記クロックを与えられるとカウント動作を開始してカウント値を出力するカウンタと、前記カウンタから出力された前記カウント値が所定値に到達すると第２の信号を出力し、前記トリガー信号入力回路に与えて前記第１の信号の出力を停止させる時間設定回路とを備えることを特徴とする。

本発明の一態様によるトリガー信号検出装置は、トリガー信号とクロックとが入力されると、前記クロックを出力するクロックゲーティング回路と、前記トリガー信号と、前記クロックゲーティング回路から出力された前記クロックとを与えられて、所定期間第１の信号を出力するトリガー信号入力回路と、前記クロックゲーティング回路から出力された前記クロックを与えられるとカウント動作を開始してカウント値を出力するカウンタと、前記カウンタから出力された前記カウント値が所定値に到達すると第２の信号を出力し、前記トリガー信号入力回路に与えて前記第１の信号の出力を停止させる時間設定回路とを備えることを特徴とする。

本発明のトリガー信号検出装置によれば、簡易な構成で消費電力を低減しコスト低減に寄与することが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

（１）実施の形態１
本発明の実施の形態１によるトリガー信号検出装置について、その構成を示した図１を用いて説明する。このトリガー信号検出装置は、トリガー信号の入力を検出して所定時間だけ第１のハイレベルの出力を行い、さらに検出から所定時間が経過した時点で第２のハイレベルの出力を行うものである。

このトリガー信号検出装置は、トリガー信号入力回路ＴＧ１、クロックゲーティング回路ＣＧ１、カウンタＣＴ１、時間設定回路ＴＳ１、トリガー信号ｉｎｐｕｔが入力される入力端子ＩＮ１、クロックｃｌｏｃｋが入力される入力端子ＣＬＫ、リセット信号ｒｅｓｅｔ＿ｘが入力される入力端子ＲＳ１、トリガー信号ｉｎｐｕｔの入力を検出すると所定時間ハイレベルの信号ｏｕｔｐｕｔが出力される出力端子ＯＵＴ１、トリガー信号ｉｎｐｕｔの入力を検出してから所定時間経過後にハイレベルの信号ＡＡが出力される出力端子ＯＵＴ２を備える。

先ず、入力端子ＲＳ１から入力されたリセット信号ｒｅｓｅｔ＿ｘが、トリガー信号入力回路ＴＧ１とカウンタＣＴ１に入力されて初期状態にリセットされる。

入力端子ＩＮ１からハイレベルのトリガー信号ｉｎｐｕｔが入力され、入力端子ＣＬＫからクロックｃｌｏｃｋが入力されてトリガー信号入力回路ＴＧ１に与えられる。トリガー信号入力回路ＴＧ１は、クロックｃｌｏｃｋに同期してトリガー信号ｉｎｐｕｔの入力を検知した信号ｏｕｔｐｕｔを出力端子ＯＵＴ１から出力する。

カウンタＣＴ１は、トリガー信号入力回路ＴＧ１から出力された、出力ｏｕｔｐｕｔと同タイミングで波形が変化するリセット信号ｒｓｔ＿ｘを与えられる。

一方、クロックゲーティング回路ＣＧ１にクロックｃｌｏｃｋが入力されるが、トリガー信号入力回路ＴＧ１からの出力ｏｕｔｐｕｔがクロックゲーティング回路ＣＧ１に入力されるまでの間は、クロックｃｌｏｃｋ＿ｓを出力しない。出力ｏｕｔｐｕｔを与えられると、クロックゲーティング回路ＣＧ１はクロックｃｌｏｃｋ＿ｓをカウンタＣＴ１に供給する。これにより、カウンタＣＴ１がカウント動作を開始する時点で始めてクロックｃｌｏｃｋ＿ｓがカウンタＣＴ１に与えられることになる。このクロックｃｌｏｃｋ＿ｓがカウンタＣＴ１に入力されると、クロックｃｌｏｃｋ＿ｓに同期してリセット信号ｒｓｔ＿ｘによりリセットされてカウント値が０にクリアされた後、カウント動作が開始される。

カウンタＣＴ１からカウント値ｃｏｕｎｔが出力されて、時間設定回路ＴＳ１に与えられる。時間設定回路ＴＳ１には予め所定時間が設定されており、カウント値ｃｏｕｎｔが所定値に到達すると、ハイレベルの出力ＡＡが出力端子ＯＵＴ２から出力される。

この出力ＡＡはトリガー信号入力回路ＴＧ１にも与えられ、ハイレベルの出力ｏｕｔｐｕｔがローレベルに変化する。

本実施の形態１によれば、カウント動作を必要とする時点のみからクロックｃｌｏｃｋ＿ｓがカウンタＣＴ１に与えられてカウント動作が開始され、カウント動作が必要でない期間中はカウンタＣＴ１へのクロック供給が停止される。これにより、カウンタＣＴ１及び時間設定回路ＴＳ１が必要な期間のみ動作を行うため、消費電力が低減される。

また、カウンタＣＴ１へのクロック供給をゲーティングする際に、トリガー信号入力回路ＴＧ１がトリガー信号ｉｎｐｕｔの入力を検出した時点でクロック供給を開始するように制御する。このため、外部からクロックイネーブル信号を入力する必要がないため、イネーブル信号を生成するための回路を付加する必要が無く、装置面積の増加が防止されコスト低減に寄与することができる。

（２）実施の形態２
本発明の実施の形態２によるトリガー信号検出装置について、その構成を示した図２を用いて説明する。本実施の形態２は、上記実施の形態１におけるトリガー信号入力回路ＴＧ１、クロックゲーティング回路ＣＧ１内の回路構成を具体化した一例に相当する。

トリガー信号入力回路ＴＧ１は、シフトレジスタＳＲ１、ＡＮＤ回路ＡＮ１及びＡＮ２、ＯＲ回路ＯＲ１、フリップフロップＦＦ１及びＦＦ２を有する。クロックゲーティング回路ＣＧ１は、ラッチ回路ＬＴ１及びＡＮＤ回路ＡＮ３を有する。

また、本実施の形態２における各信号（リセット信号ｒｅｓｅｔ＿ｘ、クロックｃｌｏｃｋ、トリガー信号ｉｎｐｕｔ、出力信号ｄｉｎ、出力信号ｏｕｔｄ、出力信号ｏｕｔｐｕｔ、イネーブル信号ｅｎａｂｌｅ、クロックｃｌｏｃｋ＿ｓ、リセット信号ｒｓｔ＿ｘ、１０ビットのカウント値ｃｏｕｎｔ［９：０］、出力信号ＡＡ）のタイムチャートを図３に示す。

ここで前提条件として、トリガー信号ｉｎｐｕｔは、２クロックｃｌｏｃｋ以上でかつ時間設定回路ＴＳ１に設定された時間以内の期間ハイレベルである必要がある。

ローレベルのリセット信号ｒｅｓｅｔ＿ｘがシフトレジスタＳＲ１、フリップフロップＦＦ１及びＦＦ２、カウンタＣＴ１に入力され、リセットされる。この後、リセット信号ｒｅｓｅｔ＿ｘがハイレベルになり動作状態になる。

トリガー信号ｉｎｐｕｔがシフトレジスタＳＲ１に入力され、クロックｃｌｏｃｋの立ち上がりエッジに同期してハイレベルの出力が０ビット、１ビットとして行われる。ＡＮＤ回路ＡＮ１において、０ビット目のハイレベルの出力と、１クロック遅れた１ビット目のハイレベルが反転されたローレベルの出力とが入力され、トリガー信号ｉｎｐｕｔの入力を検知した１ショットパルスｄｉｎが出力される。

この１ショットパルスｄｉｎは、フリップフロップＦＦ１に出力されてクロックｃｌｏｃｋの立ち下がりエッジでラッチされリセット信号ｒｓｔ＿ｘとして出力されカウンタＣＴ１に与えられる。さらに、１ショットパルスｄｉｎはＡＮＤ回路ＡＮ２に入力され、同位相の信号ｏｕｔｄとしてフリップフロップＦＦ２に出力される。フリップフロップＦＦ２においてクロックｃｌｏｃｋの立ち下がりエッジでラッチされてトリガー信号ｉｎｐｕｔの入力を検知した出力信号ｏｕｔｐｕｔとして出力端子ＯＵＴ１から外部へ出力されると共に、ラッチ回路ＬＴ１に入力される。

ラッチ回路ＬＴ１において、クロックｃｌｏｃｋの立ち下がりエッジでラッチされてハイレベルのイネーブル信号ｅｎａｂｌｅが出力されてＡＮＤ回路ＡＮ３に入力される。このイネーブル信号ｅｎａｂｌｅがクロックイネーブルとして作用し、クロックｃｌｏｃｋがＡＮＤ回路ＡＮ３を介してカウンタＣＴ１に与えられる。クロックｃｌｏｃｋ＿ｓの立ち上がりエッジでリセット信号ｒｓｔ＿ｘのローレベルが入力されて同期リセットされ、カウント値が０にクリアされた後、カウント動作が開始される。カウンタＣＴ１から出力された０ビットから９ビットのカウント値ｃｏｕｎｔが時間設定回路ＴＳ１に与えられ、所定値（ここでは、カウント値が”１００”）に到達すると出力信号ＡＡが出力されて出力端子ＯＵＴ２から出力される。

この出力信号ＡＡがＯＲ回路ＯＲ１に反転されてローレベルとして入力されることで、ＡＮＤ回路ＡＮ２から出力されていた信号ｏｕｔｄがローレベルに反転する。これにより、フリップフロップＦＦ２においてクロックｃｌｏｃｋ＿ｓの立ち下がりエッジで信号ｏｕｔｄのローレベルがラッチされ、出力端子ＯＵＴ１から出力される信号ｏｕｔｐｕｔがローレベルになる。また、この信号ｏｕｔｐｕｔがローレベルになることで、ラッチ回路ＬＴ１から出力されるイネーブル信号ｅｎａｂｌｅもローレベルになり、ＡＮＤ回路ＡＮ３においてクロックｃｌｏｃｋ＿ｓが遮断されてカウンタＣＴ１への供給が停止される。

本実施の形態２によれば、カウンタＣＴ１へクロックｃｌｏｃｋ＿ｓが供給されてカウンタＣＴ１及び時間設定回路ＴＳ１が動作するのは、イネーブル信号ｅｎａｂｌｅがハイレベルである期間、即ちトリガー信号ｉｎｐｕｔの入力を検出してＡＮＤ回路ＡＮ２からの出力信号ｏｕｔｐｕｔがハイレベルになってから、時間設定回路ＴＳ１からの出力信号ＡＡがハイレベルになるまでの期間に限られる。これにより、消費電力が低減される。ここで、時間設定回路ＴＳ１により設定する時間が長時間である程、カウンタＣＴ１及び時間設定回路ＴＳ１の回路規模が増加する傾向にあるため、より消費電力の低減効果が大きくなる。

さらに、カウンタＣＴ１へのクロックｃｌｏｃｋ＿ｓのゲーティング制御に必要なイネーブル信号ｅｎａｂｌｅを外部から必要とせず内部で生成する。このため、外部にイネーブル生成回路を設ける必要が無く回路規模の削減が可能である。

（３）実施の形態３
本発明の実施の形態３によるトリガー信号検出装置について、その構成を示した図４を用いて説明する。

本実施の形態３によるトリガー信号検出装置は、上記実施の形態１と同様にトリガー信号ｉｎｐｕｔの入力を検出して所定時間だけ第１のハイレベルの出力を行う。さらに、検出から所定時間が経過した時点で第２のハイレベルの出力を行う際に、上記実施の形態１ではハイレベルの出力を継続するのに対し、本実施の形態３では１ショットパルスを出力する。また、クロックを供給されて動作を開始する回路部分において、上記実施の形態１と本実施の形態３との間には相違がある。

本実施の形態３によるトリガー信号検出装置は、クロックゲーティング回路ＣＧ１１、トリガー信号入力回路ＴＧ１１、カウンタＣＴ１１、時間設定回路ＴＳ１１、トリガー信号ｉｎｐｕｔが入力される入力端子ＩＮ１１、クロックｃｌｏｃｋが入力される入力端子ＣＬＫ、リセット信号ｒｅｓｅｔ＿ｘが入力される入力端子ＲＳ１１、トリガー信号ｉｎｐｕｔの入力を検出すると所定時間ハイレベルの信号ｏｕｔｐｕｔが出力される出力端子ＯＵＴ１１、トリガー信号ｉｎｐｕｔの入力を検出してから所定時間経過後に１ショットパルスとしてのハイレベルの信号ＡＡが出力される出力端子ＯＵＴ１２を備える。

入力端子ＲＳ１１から入力されたリセット信号ｒｅｓｅｔ＿ｘが、トリガー信号入力回路ＴＧ１１とカウンタＣＴ１１とに入力されて初期状態にリセットされる。

入力端子ＩＮ１１からハイレベルのトリガー信号ｉｎｐｕｔが入力され、入力端子ＣＬＫからクロックｃｌｏｃｋが入力されてクロックゲーティング回路ＣＧ１１に与えられる。トリガー信号ｉｎｐｕｔはトリガー信号入力回路ＴＧ１１にも与えられる。

クロックゲーティング回路ＣＧ１１は、クロックｃｌｏｃｋに同期してトリガー信号ｉｎｐｕｔを入力すると、クロックｃｌｏｃｋ＿ｓを出力してトリガー信号入力回路ＴＧ１１に与える。

一方、トリガー信号入力回路ＴＧ１１にトリガー信号ｉｎｐｕｔが入力され、さらにクロックゲーティング回路ＣＧ１１からクロックｃｌｏｃｋ＿ｓが入力されると、動作を開始してリセット信号ｒｓｔ＿ｘをカウンタＣＴ１１に出力する。

カウンタＣＴ１１はリセット信号ｒｓｔ＿ｘを与えられてカウント値をリセットする。さらに、カウント動作を開始する時点で始めてクロックｃｌｏｃｋ＿ｓをクロックゲーティング回路ＣＧ１１から与えられる。このクロックｃｌｏｃｋ＿ｓがカウンタＣＴ１１に入力されることで、一旦リセットされたカウント値をカウントする動作が開始される。

カウンタＣＴ１１からカウント値ｃｏｕｎｔが出力されて、時間設定回路ＴＳ１１に与えられる。時間設定回路ＴＳ１１は、カウント値ｃｏｕｎｔが所定値に到達すると、ワンショットパルスの出力ＡＡが出力端子ＯＵＴ１２から出力される。

ワンショットパルスの出力ＡＡはトリガー信号入力回路ＴＧ１１にも与えられ、信号ｏｕｔｐｕｔがハイレベルからローレベルに変化する。この信号ｏｕｔｐｕｔはクロックゲーティング回路ＣＧ１１にも入力され、クロックｃｌｏｃｋ＿ｓの供給が停止される。

再度、トリガー信号ｉｎｐｕｔがローレベルからハイレベルになると、クロックゲーティング回路ＣＧ１１からのクロックｃｌｏｃｋ＿ｓの供給が再度開始される。トリガー信号入力回路ＴＧ１１は、このクロックｃｌｏｃｋ＿ｓの供給を受けてリセット信号ｒｓｔ＿ｘを出力する。これにより、カウンタＣＴ１１のカウント値がクリアされる。

本実施の形態３によれば、カウント動作を必要とする時点のみからクロックｃｌｏｃｋ＿ｓがトリガー信号入力回路ＴＧ１１及びカウンタＣＴ１１に与えられてカウント動作が開始され、カウント動作が必要でない期間中はこれらの２つの回路へのクロック供給が停止される。これにより、トリガー信号入力回路ＴＧ１１、カウンタＣＴ１１及び時間設定回路ＴＳ１１が必要な期間のみ動作するため、消費電力が低減される。

上記実施の形態１ではトリガー信号入力回路ＴＧ１１がクロックｃｌｏｃｋを常時入力されて動作状態にあるが、本実施の形態３ではトリガー信号ｉｎｐｕｔが入力された後の必要な期間のみ動作する。このため、本実施の形態３によれば実施の形態１よりもさらに消費電力を低減することができる。

また、クロック供給をゲーティングする際に、外部からクロックイネーブル信号を入力する必要がなくイネーブル信号を内部で生成するため、回路規模の増加が防止されコストが低減される。

（４）実施の形態４
本発明の実施の形態４によるトリガー信号検出装置について、その構成を示した図５を用いて説明する。本実施の形態４は、上記実施の形態３におけるクロックゲーティング回路ＣＧ１１、トリガー信号入力回路ＴＧ１１内の回路構成を具体化した一例に相当する。

クロックゲーティング回路ＣＧ１１は、ＯＲ回路ＯＲ１１、ラッチ回路ＬＴ１１、ＡＮＤ回路ＡＮ１２を有し、トリガー信号入力回路ＴＧ１１はＡＮＤ回路ＡＮ１１及びＡＮ１３、ＯＲ回路ＯＲ１２、シフトレジスタＳＲ１１、フリップフロップＦＦ１１を有する。

本実施の形態３における各信号（リセット信号ｒｅｓｅｔ＿ｘ、クロックｃｌｏｃｋ、トリガー信号ｉｎｐｕｔ、出力信号ｏｕｔｄ、出力信号ｏｕｔｐｕｔ、イネーブル信号ｅｎａｂｌｅ、クロックｃｌｏｃｋ＿ｓ、リセット信号ｒｓｔ＿ｘ、１０ビットのカウント値ｃｏｕｎｔ［９：０］、出力信号ＡＡ）のタイムチャートを図６に示す。

ここで前提条件として、トリガー信号ｉｎｐｕｔは、２クロックｃｌｏｃｋ以上でかつ時間設定回路ＴＳ１１に設定された時間以内の期間ハイレベルである必要がある。

ローレベルのリセット信号ｒｅｓｅｔ＿ｘがシフトレジスタＳＲ１、フリップフロップＦＦ１及びＦＦ２、カウンタＣＴ１１に入力され、リセットされる。この後、リセット信号ｒｅｓｅｔ＿ｘがハイレベルになり動作状態になる。

トリガー信号ｉｎｐｕｔがＯＲ回路ＯＲ１１を介してラッチ回路ＬＴ１１に入力され、クロックｃｌｏｃｋの立ち上がりエッジに同期してハイレベルのイネーブル信号ｅｎａｂｌｅが出力される。ＡＮＤ回路ＡＮ１２にこの信号とクロックｃｌｏｃｋとが入力され、クロックｃｌｏｃｋ＿ｓがシフトレジスタＳＲ１１とフリップフロップＦＦ１１とに入力される。

一方、ＡＮＤ回路ＡＮ１１にトリガー信号ｉｎｐｕｔが入力され、ＡＮＤ回路ＡＮ１１、ＯＲ回路ＯＲ１２を介してハイレベルの信号ｏｕｔｄが出力される。

フリップフロップＦＦ１１にクロックｃｌｏｃｋ＿ｓが供給され動作状態になり、信号ｏｕｔｄが入力されると、クロックｃｌｏｃｋ＿ｓの立ち下がりエッジに同期してハイレベルの信号ｏｕｔｐｕｔが出力され、出力端子ＯＵＴ１１から出力される。

ハイレベルの信号ｏｕｔｐｕｔはＡＮＤ回路ＡＮ１１に入力され、ローレベルの信号がＯＲ回路ＯＲ１２に入力される。ＯＲ回路ＯＲ１２に後述するハイレベルの信号ＡＡが入力されると、ＯＲ回路ＯＲ１２の出力ｏｕｔｄがローレベルになり、信号ｏｕｔｐｕｔがローレベルに立ち下がる。

シフトレジスタＳＲ１１にクロックｃｌｏｃｋ＿ｓが供給されると、トリガー信号ｉｎｐｕｔがクロックｃｌｏｃｋ＿ｓの立ち下がりエッジに同期して、ハイレベルの出力が０ビット、１ビットとして行われる。

ＡＮＤ回路ＡＮ１３において、０ビット目のハイレベルの出力と、１クロック遅れた１ビット目のハイレベルが反転されたローレベルの出力とが入力され、トリガー信号ｉｎｐｕｔの入力を検知した１ショットパルスとしてのリセット信号ｒｓｔ＿ｘが出力される。

このリセット信号ｒｓｔ＿ｘはカウンタＣＴ１１に与えられ、クロックｃｌｏｃｋ＿ｓの立ち上がりエッジに同期してリセットされカウント値が０にクリアされた後にカウント動作が開始される。カウンタＣＴ１１から出力された０ビットから９ビットのカウント値ｃｏｕｎｔが時間設定回路ＴＳ１１に与えられ、所定値（ここでは、カウント値が”１００”）に到達するとハイレベルの出力信号ＡＡが出力されて出力端子ＯＵＴ１２から出力される。

この出力信号ＡＡがＯＲ回路ＯＲ１２に入力されることで、上述したように信号ｏｕｔｄがローレベルに反転する。これにより、フリップフロップＦＦ１１から出力され出力端子ＯＵＴ１１から出力されていたハイレベルの信号ｏｕｔｐｕｔがローレベルになる。

また、この信号ｏｕｔｐｕｔがローレベルになりＯＲ回路ＯＲ１１に与えられると、ラッチ回路ＬＴ１１から出力されるイネーブル信号ｅｎａｂｌｅもローレベルになり、ＡＮＤ回路ＡＮ１２においてクロックｃｌｏｃｋ＿ｓが遮断されてシフトレジスタＳＲ１１への供給が停止される。これにより、トリガー信号入力回路ＴＧ１１、カウンタＣＴ１１、時間設定回路ＴＳ１１の動作が停止する。

本実施の形態４によれば、トリガー信号ｉｎｐｕｔの入力が検出されるまで、クロックｃｌｏｃｋ＿ｓが供給されずに動作しない回路がカウンタＣＴ１１及び時間設定回路ＴＳ１１のみならずトリガー信号入力回路ＴＧ１１も含まれるため、より消費電力を低減することができる。

ここで、時間設定回路ＴＳ１１により設定する時間が長時間である程、カウンタＣＴ１１及び時間設定回路ＴＳ１１の回路規模が増加する傾向にあるため、より消費電力の低減効果が大きくなる。

また、上記実施の形態２と同様に、クロックのゲーティング制御に必要なイネーブル信号を外部回路で生成することなく内部で生成するため、回路規模の縮小が可能である。

上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。

本発明の実施の形態１によるトリガー信号検出装置の構成を示すブロック図。本発明の実施の形態２によるトリガー信号検出装置の構成を示す回路図。同実施の形態２によるトリガー信号検出装置の各信号の波形を示すタイムチャート。本発明の実施の形態３によるトリガー信号検出装置の構成を示すブロック図。本発明の実施の形態４によるトリガー信号検出装置の構成を示す回路図。同実施の形態４によるトリガー信号検出装置の各信号の波形を示すタイムチャート。

符号の説明

ＴＧ１、ＴＧ１１トリガー信号入力回路
ＣＧ１、ＣＧ１１クロックゲーティング回路
ＣＴ１、ＣＴ１１カウンタ
ＴＳ１、ＴＳ１１時間設定回路

Claims

トリガー信号が入力し、第１の信号を所定時間出力するトリガー信号入力回路と、
クロック及び前記第１の信号を与えられると、前記クロックを出力するクロックゲーティング回路と、
前記クロックゲーティング回路から出力された前記クロックを与えられるとカウント動作を開始してカウント値を出力するカウンタと、
前記カウンタから出力された前記カウント値が所定値に到達すると第２の信号を出力し、前記トリガー信号入力回路に与えて前記第１の信号の出力を停止させる時間設定回路と、
を備えることを特徴とするトリガー信号検出装置。
前記トリガー信号入力回路は、前記トリガー信号が入力されるとリセット信号を出力し、
前記カウンタは、前記リセット信号と、前記クロックゲーティング回路から出力された前記クロックとを与えられてリセットされ、カウント動作を開始することを特徴とする請求項１記載のトリガー信号検出装置。
トリガー信号とクロックとが入力されると、前記クロックを出力するクロックゲーティング回路と、
前記トリガー信号と、前記クロックゲーティング回路から出力された前記クロックとを与えられて、所定期間第１の信号を出力するトリガー信号入力回路と、
前記クロックゲーティング回路から出力された前記クロックを与えられるとカウント動作を開始してカウント値を出力するカウンタと、
前記カウンタから出力された前記カウント値が所定値に到達すると第２の信号を出力し、前記トリガー信号入力回路に与えて前記第１の信号の出力を停止させる時間設定回路と、
を備えることを特徴とするトリガー信号検出装置。
前記トリガー信号入力回路は、前記クロックゲーティング回路から出力された前記クロックを与えられるとリセット信号を出力し、
前記カウンタは、前記リセット信号と、前記クロックゲーティング回路から出力された前記クロックとを与えられてリセットされ、カウント動作を開始することを特徴とする請求項３記載のトリガー信号検出装置。
前記トリガー信号入力回路が、前記時間設定回路から出力された前記第２の信号を与えられて前記第１の信号の出力を停止すると、この第１の信号の出力の停止を受けて前記クロックゲーティング回路が前記クロックの出力を停止し、前記トリガー信号入力回路及び前記カウンタの動作が停止することを特徴とする請求項３又は４記載のトリガー信号検出装置。