JPH0728662A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0728662A JPH0728662A JP5168848A JP16884893A JPH0728662A JP H0728662 A JPH0728662 A JP H0728662A JP 5168848 A JP5168848 A JP 5168848A JP 16884893 A JP16884893 A JP 16884893A JP H0728662 A JPH0728662 A JP H0728662A
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Abstract
(57)【要約】
【目的】 周辺回路ブロックのテスト時に、適宜タイム
ベースカウンタ（ＴＢＣ）をリセットでき、該周辺回路
ブロック用のテストプログラムのモジュール設計を可能
とし、さらに該テストプログラムの追加や削減も容易に
する。 【構成】 マイコンをテストする場合、システムリセッ
ト信号ＳＲによってマイコン全体をリセットした後、テ
ストプログラムに従ってＣＰＵブロック３０、メモリブ
ロック２０、及び周辺回路ブロック４０のテストを順に
行う。周辺回路ブロック４０内のタイマ４１ｂ，４２ｂ
等の周辺回路のテスト開始時に、カウンタリセット信号
ＣＲによってＴＢＣ１０をリセットした後、該ＴＢＣ１
０から供給される基準クロックφ１〜φｎに基づき、タ
イマ４１ｂ，４２ｂ等の周辺回路が動作し、テストされ
る。
ベースカウンタ（ＴＢＣ）をリセットでき、該周辺回路
ブロック用のテストプログラムのモジュール設計を可能
とし、さらに該テストプログラムの追加や削減も容易に
する。 【構成】 マイコンをテストする場合、システムリセッ
ト信号ＳＲによってマイコン全体をリセットした後、テ
ストプログラムに従ってＣＰＵブロック３０、メモリブ
ロック２０、及び周辺回路ブロック４０のテストを順に
行う。周辺回路ブロック４０内のタイマ４１ｂ，４２ｂ
等の周辺回路のテスト開始時に、カウンタリセット信号
ＣＲによってＴＢＣ１０をリセットした後、該ＴＢＣ１
０から供給される基準クロックφ１〜φｎに基づき、タ
イマ４１ｂ，４２ｂ等の周辺回路が動作し、テストされ
る。
Description
【０００１】
【産業上の利用分野】本発明は、タイマ等の各種の周辺
回路を内蔵したマイクロコンピュータ（以下、マイコン
という）、特にその周辺回路に対するテストの容易化に
関するものである。
回路を内蔵したマイクロコンピュータ（以下、マイコン
という）、特にその周辺回路に対するテストの容易化に
関するものである。
【０００２】
【従来の技術】図２は、従来の例えばシングルチップマ
イコンの一構成例を示す要部の機能ブロック図である。
このマイコンは、マイコン本体の原振クロックφを発生
するクロック発振器１、該原振クロックφを分周して各
種の周波数の基準クロックφ１，φ２，…，φｎを発生
するタイムベースカウンタ（以下、ＴＢＣという）１
０、データやプログラムを格納するメモリブロック２
０、該メモリブロック２０に格納されたプログラムに従
いマイコン全体の動作を制御する中央処理装置（以下、
ＣＰＵという）ブロック３０、基準クロックφ１〜φｎ
に基づき動作するタイマ等の複数の周辺回路からなる周
辺回路ブロック４０等を備えている。ＴＢＣ１０は、原
振クロックφを入力するクロック入力端子ＣＬＫ、マイ
コン全体をリセット（初期化）するシステムリセット信
号ＳＲを入力するリセット端子ＲＥＳ、及び各種の周波
数の基準クロックφ１〜φｎを出力する複数の出力端子
Ｑ１，Ｑ２，…，Ｑｎを有し、例えばリセット付きのｎ
ビットアップカウンタで構成されている。この出力端子
Ｑ１，Ｑ２，…，Ｑｎは、マイコンチップ内の各場所に
配線されている。メモリブロック２０は、システムリセ
ット信号ＳＲによりリセットされ、原振クロックφ等で
動作する機能ブロックであり、データを格納する随時読
み書き可能なランダムアクセスメモリ（以下、ＲＡＭと
いう）２１、及びプログラムを格納する読出し専用のリ
ードオンリメモリ（以下、ＲＯＭという）２２等を有し
ている。
イコンの一構成例を示す要部の機能ブロック図である。
このマイコンは、マイコン本体の原振クロックφを発生
するクロック発振器１、該原振クロックφを分周して各
種の周波数の基準クロックφ１，φ２，…，φｎを発生
するタイムベースカウンタ（以下、ＴＢＣという）１
０、データやプログラムを格納するメモリブロック２
０、該メモリブロック２０に格納されたプログラムに従
いマイコン全体の動作を制御する中央処理装置（以下、
ＣＰＵという）ブロック３０、基準クロックφ１〜φｎ
に基づき動作するタイマ等の複数の周辺回路からなる周
辺回路ブロック４０等を備えている。ＴＢＣ１０は、原
振クロックφを入力するクロック入力端子ＣＬＫ、マイ
コン全体をリセット（初期化）するシステムリセット信
号ＳＲを入力するリセット端子ＲＥＳ、及び各種の周波
数の基準クロックφ１〜φｎを出力する複数の出力端子
Ｑ１，Ｑ２，…，Ｑｎを有し、例えばリセット付きのｎ
ビットアップカウンタで構成されている。この出力端子
Ｑ１，Ｑ２，…，Ｑｎは、マイコンチップ内の各場所に
配線されている。メモリブロック２０は、システムリセ
ット信号ＳＲによりリセットされ、原振クロックφ等で
動作する機能ブロックであり、データを格納する随時読
み書き可能なランダムアクセスメモリ（以下、ＲＡＭと
いう）２１、及びプログラムを格納する読出し専用のリ
ードオンリメモリ（以下、ＲＯＭという）２２等を有し
ている。
【０００３】ＣＰＵブロック３０は、システムリセット
信号ＳＲによりリセットされ、原振クロックφ等で動作
する機能ブロックであり、算術論理演算ユニット（以
下、ＡＬＵという）やアキュムレータ等を用いて演算を
行う演算部３１、命令デコーダによってプログラムをデ
コードして各種のタイミング信号や制御信号を発生する
制御部３２、及び各種のレジスタを有するレジスタ部３
３等を備えている。周辺回路ブロック４０は、システム
リセット信号ＳＲによりリセットされ、基準クロックφ
１〜φｎに基づき各種の動作を行う複数の周辺回路を備
えている。周辺回路としては、例えば、イベント間の周
期の計測等を行うタイマ４１ｂ，４２ｂ、所定のパルス
幅で、所定のパルス周期の波形を出力するためのパルス
幅変調回路（以下、ＰＷＭ回路という）４３ｂ、及びシ
リアル通信を行うシリアル通信回路４４ｂ等が設けられ
ている。タイマ４１ｂ，４２ｂ、ＰＷＭ回路４３ｂ、及
びシリアル通信回路４４ｂ等の周辺回路のクロック信号
入力側には、プログラムにより設定される周波数に合わ
せた基準クロックφ１〜φｎを選択できるようなセレク
タ４１ａ，４２ａ，４３ａ，４４ａ，…が設けられてい
る。例えば、タイマ４１ｂ，４２ｂ等では、カウント用
の原振として何Ｈｚのクロックで動作させるかを、複数
の基準クロックφ１〜φｎの中からセレクタ４１ａ，４
２ａ，…で選択することにより、プログラマブルに設定
できるようになっている。
信号ＳＲによりリセットされ、原振クロックφ等で動作
する機能ブロックであり、算術論理演算ユニット（以
下、ＡＬＵという）やアキュムレータ等を用いて演算を
行う演算部３１、命令デコーダによってプログラムをデ
コードして各種のタイミング信号や制御信号を発生する
制御部３２、及び各種のレジスタを有するレジスタ部３
３等を備えている。周辺回路ブロック４０は、システム
リセット信号ＳＲによりリセットされ、基準クロックφ
１〜φｎに基づき各種の動作を行う複数の周辺回路を備
えている。周辺回路としては、例えば、イベント間の周
期の計測等を行うタイマ４１ｂ，４２ｂ、所定のパルス
幅で、所定のパルス周期の波形を出力するためのパルス
幅変調回路（以下、ＰＷＭ回路という）４３ｂ、及びシ
リアル通信を行うシリアル通信回路４４ｂ等が設けられ
ている。タイマ４１ｂ，４２ｂ、ＰＷＭ回路４３ｂ、及
びシリアル通信回路４４ｂ等の周辺回路のクロック信号
入力側には、プログラムにより設定される周波数に合わ
せた基準クロックφ１〜φｎを選択できるようなセレク
タ４１ａ，４２ａ，４３ａ，４４ａ，…が設けられてい
る。例えば、タイマ４１ｂ，４２ｂ等では、カウント用
の原振として何Ｈｚのクロックで動作させるかを、複数
の基準クロックφ１〜φｎの中からセレクタ４１ａ，４
２ａ，…で選択することにより、プログラマブルに設定
できるようになっている。
【０００４】次に、動作を説明する。マイコンの電源を
投入すると、システムリセット信号ＳＲが発生してマイ
コン全体がパワーオンリセットされる。その後、クロッ
ク発振器１から原振クロックφが発生してＴＢＣ１０の
クロック入力端子ＣＬＫ等に供給される。ＣＰＵブロッ
ク３０内の制御部３２では、メモリブロック２０内のＲ
ＯＭ２２に格納されたプログラムをデコードし、各種の
タイミング信号や制御信号を発生してＴＢＣ１０、メモ
リブロック２０、及び周辺回路ブロック４０等に供給す
る。ＴＢＣ１０では、クロック発振器１からの原振クロ
ックφを分周して各種の周波数の基準クロックφ１〜φ
ｎを出力端子Ｑ１，Ｑ２，…，Ｑｎから出力し、周辺回
路ブロック４０内のセレクタ４１ａ〜４４ａ等へ供給す
る。例えば、制御部３２から出力される制御信号がイベ
ント間の周期を計測するための内容の場合、周辺回路ブ
ロック４０内のセレクタ４１ａにより、複数の基準クロ
ックφ１〜φｎ中からある基準クロックを選択してタイ
マ４１ｂへ与える。タイマ４１ｂでは、制御部３２から
の命令に従い、セレクタ４１ａからの基準クロックをカ
ウントし、イベント間の周期を計測する。その計測結果
は、制御部３２からの命令に従い、バスを介してＲＡＭ
２１等へ転送される。
投入すると、システムリセット信号ＳＲが発生してマイ
コン全体がパワーオンリセットされる。その後、クロッ
ク発振器１から原振クロックφが発生してＴＢＣ１０の
クロック入力端子ＣＬＫ等に供給される。ＣＰＵブロッ
ク３０内の制御部３２では、メモリブロック２０内のＲ
ＯＭ２２に格納されたプログラムをデコードし、各種の
タイミング信号や制御信号を発生してＴＢＣ１０、メモ
リブロック２０、及び周辺回路ブロック４０等に供給す
る。ＴＢＣ１０では、クロック発振器１からの原振クロ
ックφを分周して各種の周波数の基準クロックφ１〜φ
ｎを出力端子Ｑ１，Ｑ２，…，Ｑｎから出力し、周辺回
路ブロック４０内のセレクタ４１ａ〜４４ａ等へ供給す
る。例えば、制御部３２から出力される制御信号がイベ
ント間の周期を計測するための内容の場合、周辺回路ブ
ロック４０内のセレクタ４１ａにより、複数の基準クロ
ックφ１〜φｎ中からある基準クロックを選択してタイ
マ４１ｂへ与える。タイマ４１ｂでは、制御部３２から
の命令に従い、セレクタ４１ａからの基準クロックをカ
ウントし、イベント間の周期を計測する。その計測結果
は、制御部３２からの命令に従い、バスを介してＲＡＭ
２１等へ転送される。
【０００５】図３は図２のマイコンのテスト動作を示す
図であり、この図を参照しつつマイコンのテスト動作を
説明する。図２のマイコン全体のテストを行う場合、予
め各機能ブロックに対するテストプログラムを作成して
おく。システムリセット信号ＳＲによってマイコン全体
がリセットされた後、テストが開始され、制御部３２か
らの起動命令に基づき、ＣＰＵブロック３０がテストプ
ログラムに従ってテストを実行する。ＣＰＵブロック３
０が期待する動作をしているか否かをマイコン外部のテ
スタ等によって確認する。ＣＰＵブロック３０のテスト
が終了すると、制御部３２からの起動命令により、メモ
リブロック２０がテストプログラムに従ってテスト動作
を行い、それが期待する動作をしているか否かを外部の
テスタ等によって確認する。次に、周辺回路ブロック４
０内のタイマ４１ｂが、制御部３２からの起動命令に基
づきテストプログラムに従ってテスト動作を行い、それ
が期待する動作をしているか否かを外部のテスタ等によ
って確認する。以下同様に、タイマ４２ｂ、ＰＷＭ回路
４３ｂ、及びシリアル通信回路４４ｂ等の周辺回路が順
に、制御部３２からの起動命令により、テストプログラ
ムに従ってテストを実行していく。テスト結果により、
あるブロック（例えば、メモリブロック２０）に欠陥が
あることが検出されると、このテスト対象となるマイコ
ンが不良品として処理される。
図であり、この図を参照しつつマイコンのテスト動作を
説明する。図２のマイコン全体のテストを行う場合、予
め各機能ブロックに対するテストプログラムを作成して
おく。システムリセット信号ＳＲによってマイコン全体
がリセットされた後、テストが開始され、制御部３２か
らの起動命令に基づき、ＣＰＵブロック３０がテストプ
ログラムに従ってテストを実行する。ＣＰＵブロック３
０が期待する動作をしているか否かをマイコン外部のテ
スタ等によって確認する。ＣＰＵブロック３０のテスト
が終了すると、制御部３２からの起動命令により、メモ
リブロック２０がテストプログラムに従ってテスト動作
を行い、それが期待する動作をしているか否かを外部の
テスタ等によって確認する。次に、周辺回路ブロック４
０内のタイマ４１ｂが、制御部３２からの起動命令に基
づきテストプログラムに従ってテスト動作を行い、それ
が期待する動作をしているか否かを外部のテスタ等によ
って確認する。以下同様に、タイマ４２ｂ、ＰＷＭ回路
４３ｂ、及びシリアル通信回路４４ｂ等の周辺回路が順
に、制御部３２からの起動命令により、テストプログラ
ムに従ってテストを実行していく。テスト結果により、
あるブロック（例えば、メモリブロック２０）に欠陥が
あることが検出されると、このテスト対象となるマイコ
ンが不良品として処理される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
マイコンのテストでは、次のような問題があり、それを
解決することが困難であった。従来のマイコンには、メ
モリブロック２０やＣＰＵブロック３０等と、各種の周
辺回路を有する周辺回路ブロック４０とが設けられてい
る。大規模なマイコンでは、非常に多くの、また大規模
な周辺回路ブロック４０を有しており、それらの各周辺
回路のテスト設計に、非常に時間がかかっていた。テス
トの際には、テストプログラムに従ってこれら多くの周
辺回路をそれぞれ動作させ、それらが期待する動作をし
ているか否かを確認している。これらの周辺回路は、複
数の基準クロックφ１〜φｎのいずれかをセレクタ４１
ａ〜４４ａ，…で選択して動作しているため、各周辺回
路のテストを実施するとき、「ＴＢＣ１０から出力され
る基準クロックφ１〜φｎが、現在どのような状態にあ
るか」を常に把握していなければならない。例えば、Ｔ
ＢＣ１０が１６ビットのアップカウンタで構成されてい
る場合、その最終段出力の最も遅い基準クロックφｎ
は、原振クロックφの６５５３６発目で始めて変化する
基準クロックである。そのため、この基準クロックφｎ
によって動作する周辺回路をテストするには、テスト開
始の時のＴＢＣ１０の出力の進み具合を把握した上で、
「現在何クロック入力したので、あと何クロック入力後
に、この周辺回路が動作開始する」というような、時間
管理が必要となる。
マイコンのテストでは、次のような問題があり、それを
解決することが困難であった。従来のマイコンには、メ
モリブロック２０やＣＰＵブロック３０等と、各種の周
辺回路を有する周辺回路ブロック４０とが設けられてい
る。大規模なマイコンでは、非常に多くの、また大規模
な周辺回路ブロック４０を有しており、それらの各周辺
回路のテスト設計に、非常に時間がかかっていた。テス
トの際には、テストプログラムに従ってこれら多くの周
辺回路をそれぞれ動作させ、それらが期待する動作をし
ているか否かを確認している。これらの周辺回路は、複
数の基準クロックφ１〜φｎのいずれかをセレクタ４１
ａ〜４４ａ，…で選択して動作しているため、各周辺回
路のテストを実施するとき、「ＴＢＣ１０から出力され
る基準クロックφ１〜φｎが、現在どのような状態にあ
るか」を常に把握していなければならない。例えば、Ｔ
ＢＣ１０が１６ビットのアップカウンタで構成されてい
る場合、その最終段出力の最も遅い基準クロックφｎ
は、原振クロックφの６５５３６発目で始めて変化する
基準クロックである。そのため、この基準クロックφｎ
によって動作する周辺回路をテストするには、テスト開
始の時のＴＢＣ１０の出力の進み具合を把握した上で、
「現在何クロック入力したので、あと何クロック入力後
に、この周辺回路が動作開始する」というような、時間
管理が必要となる。
【０００７】マイコン自体、即ちメモリブロック２０や
ＣＰＵブロック３０は、テストプログラムによって動作
しているため、これらもクロック数で管理され、テスト
プログラムを制御部３２でデコードし、そのデコード結
果が反映されるまでのインターバル時間も計算に入れる
ことになる。テストプログラムに従い、周辺回路への起
動命令が受付けられ、実際に起動がかかるタイミング
と、ＴＢＣ１０から出力される基準クロックφ１〜φｎ
が変化するタイミングを調べなければ、各周辺回路のテ
ストができないため、テスト時の最初のシステムリセッ
ト後から、常にＴＢＣ１０から出力される基準クロック
φ１〜φｎの状態を意識する必要がある。それ故、一度
作成し完成した一連のテストプログラム中に、「数命令
追加したい」とか、あるいは「ＰＷＭ回路４３ｂの設定
値を変えたい」等の場合、クロック数がずれるため、全
テストプログラムを見直す必要がある。そのため、容易
にテストプログラムの修正や追加をすることができない
ばかりか、周辺回路毎にテストプログラムを作成（モジ
ュール化）し、テスト時間の短縮化等を図るために後
で、図３のように一本化することができないという問題
があった。本発明は、前記従来技術が持っていた課題と
して、マイコンの周辺回路ブロック４０をテストする
際、ＴＢＣ１０の進度状況を常に把握していなければな
らないという問題、各周辺回路毎に独立したテストプロ
グラムを作成できないという問題（モジュール化不可
能）、及びテストプログラムの変更や追加の際に修正の
かかった箇所以降の全テストプログラムに検証やあわせ
こみが必要になるという問題を解決し、各種周辺回路の
基準クロックを生成しているＴＢＣ自体を、テスト時に
適宜リセットすることを可能としたマイコンを提供する
ことを目的とする。
ＣＰＵブロック３０は、テストプログラムによって動作
しているため、これらもクロック数で管理され、テスト
プログラムを制御部３２でデコードし、そのデコード結
果が反映されるまでのインターバル時間も計算に入れる
ことになる。テストプログラムに従い、周辺回路への起
動命令が受付けられ、実際に起動がかかるタイミング
と、ＴＢＣ１０から出力される基準クロックφ１〜φｎ
が変化するタイミングを調べなければ、各周辺回路のテ
ストができないため、テスト時の最初のシステムリセッ
ト後から、常にＴＢＣ１０から出力される基準クロック
φ１〜φｎの状態を意識する必要がある。それ故、一度
作成し完成した一連のテストプログラム中に、「数命令
追加したい」とか、あるいは「ＰＷＭ回路４３ｂの設定
値を変えたい」等の場合、クロック数がずれるため、全
テストプログラムを見直す必要がある。そのため、容易
にテストプログラムの修正や追加をすることができない
ばかりか、周辺回路毎にテストプログラムを作成（モジ
ュール化）し、テスト時間の短縮化等を図るために後
で、図３のように一本化することができないという問題
があった。本発明は、前記従来技術が持っていた課題と
して、マイコンの周辺回路ブロック４０をテストする
際、ＴＢＣ１０の進度状況を常に把握していなければな
らないという問題、各周辺回路毎に独立したテストプロ
グラムを作成できないという問題（モジュール化不可
能）、及びテストプログラムの変更や追加の際に修正の
かかった箇所以降の全テストプログラムに検証やあわせ
こみが必要になるという問題を解決し、各種周辺回路の
基準クロックを生成しているＴＢＣ自体を、テスト時に
適宜リセットすることを可能としたマイコンを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、データ及びプログラムを格納するメモリ
ブロックと、前記プログラムに従いマイコン全体の動作
を制御するＣＰＵブロックと、マイコン全体をリセット
するシステムリセット信号によりリセットされ、原振ク
ロックを分周して各種の周波数の基準クロックを発生す
るＴＢＣと、前記基準クロックに基づき動作する複数の
周辺回路からなる周辺回路ブロックとを備え、テストプ
ログラムに基づき前記ＣＰＵブロックの制御によって前
記各ブロックのテストが連続的に行えるマイコンにおい
て、つぎのような手段を講じている。即ち、本発明で
は、周辺回路ブロック及び該周辺回路ブロック用の基準
クロックを発生するＴＢＣ等を内蔵するマイコンにおい
て、前記テストプログラムに基づく前記周辺回路のテス
ト開始時に、カウンタリセット信号によって前記ＴＢＣ
をリセットするリセット手段を設けている。
決するために、データ及びプログラムを格納するメモリ
ブロックと、前記プログラムに従いマイコン全体の動作
を制御するＣＰＵブロックと、マイコン全体をリセット
するシステムリセット信号によりリセットされ、原振ク
ロックを分周して各種の周波数の基準クロックを発生す
るＴＢＣと、前記基準クロックに基づき動作する複数の
周辺回路からなる周辺回路ブロックとを備え、テストプ
ログラムに基づき前記ＣＰＵブロックの制御によって前
記各ブロックのテストが連続的に行えるマイコンにおい
て、つぎのような手段を講じている。即ち、本発明で
は、周辺回路ブロック及び該周辺回路ブロック用の基準
クロックを発生するＴＢＣ等を内蔵するマイコンにおい
て、前記テストプログラムに基づく前記周辺回路のテス
ト開始時に、カウンタリセット信号によって前記ＴＢＣ
をリセットするリセット手段を設けている。
【０００９】
【作用】本発明によれば、以上のようにＴＢＣを内蔵す
るマイコンを構成したので、マイコンをテストする場
合、システムリセット信号によってマイコン全体がリセ
ットされた後、テストプログラムに従ってＣＰＵブロッ
ク、メモリブロック、及び周辺回路ブロックがテストさ
れていく。周辺回路ブロックのテストにおいて、各周辺
回路のテスト開始時に、カウンタリセット信号に基づき
リセット手段によってＴＢＣがリセットされた後、周辺
回路のテストが行われる。そのため、周辺回路に供給さ
れる基準クロックの状況を把握し、テストすることが可
能となる。従って、前記課題を解決できるのである。
るマイコンを構成したので、マイコンをテストする場
合、システムリセット信号によってマイコン全体がリセ
ットされた後、テストプログラムに従ってＣＰＵブロッ
ク、メモリブロック、及び周辺回路ブロックがテストさ
れていく。周辺回路ブロックのテストにおいて、各周辺
回路のテスト開始時に、カウンタリセット信号に基づき
リセット手段によってＴＢＣがリセットされた後、周辺
回路のテストが行われる。そのため、周辺回路に供給さ
れる基準クロックの状況を把握し、テストすることが可
能となる。従って、前記課題を解決できるのである。
【００１０】
【実施例】図１は、本発明の実施例のシングルチップマ
イコンを示す要部の機能ブロック図であり、従来の図２
中の要素と共通の要素には共通の符号が付されている。
このマイコンでは、周辺回路ブロック４０に対して基準
クロックφ１，φ２，…，φｎを供給するためのＴＢＣ
１０のリセット端子ＲＥＳに、システムリセット以外で
も該ＴＢＣ１０に対してリセットをかけられるようなリ
セット手段を付加した点のみが、従来のマイコンと異な
っている。リセット手段は、例えば２入力ＯＲゲート５
１で構成され、該ＯＲゲート５１の一方の入力端子にシ
ステムリセット信号ＳＲ、他方の入力端子にＴＢＣリセ
ット用のカウンタリセット信号ＣＲがそれぞれ入力され
ると共に、該ＯＲゲート５１の出力端子が該ＴＢＣ１０
のリセット端子ＲＥＳに接続されている。
イコンを示す要部の機能ブロック図であり、従来の図２
中の要素と共通の要素には共通の符号が付されている。
このマイコンでは、周辺回路ブロック４０に対して基準
クロックφ１，φ２，…，φｎを供給するためのＴＢＣ
１０のリセット端子ＲＥＳに、システムリセット以外で
も該ＴＢＣ１０に対してリセットをかけられるようなリ
セット手段を付加した点のみが、従来のマイコンと異な
っている。リセット手段は、例えば２入力ＯＲゲート５
１で構成され、該ＯＲゲート５１の一方の入力端子にシ
ステムリセット信号ＳＲ、他方の入力端子にＴＢＣリセ
ット用のカウンタリセット信号ＣＲがそれぞれ入力され
ると共に、該ＯＲゲート５１の出力端子が該ＴＢＣ１０
のリセット端子ＲＥＳに接続されている。
【００１１】図４は、図１中のＴＢＣ１０の構成例を示
す回路図である。このＴＢＣ１０は、原振クロックφを
入力するクロック入力端子ＣＬＫ、リセット端子ＲＥ
Ｓ、及びｎ個の基準クロックφ１〜φｎを出力する出力
端子Ｑ１〜Ｑｎを有し、それらにｎ個の遅延型フリップ
フロップ（以下、Ｄ−ＦＦという）１１1 ，１１2 ，
…，１１n が従続接続されたリセット付きのｎビットア
ップカウンタで構成されている。即ち、各Ｄ−ＦＦ１１
1 〜１１n は、入力端子Ｄ、クロック入力端子ＣＫ、出
力端子Ｑ、反転出力端子ＱN 、及びリセット端子Ｒをそ
れぞれ有し、前段のＤ−ＦＦの出力端子Ｑが後段のクロ
ック入力端子ＣＫに順次従続接続されている。各段のＤ
−ＦＦ１１1 〜１１n のリセット端子Ｒはリセット端子
ＲＥＳに共通接続され、さらに各段の出力端子Ｑが出力
端子Ｑ１〜Ｑｎにそれぞれ接続されている。このＴＢＣ
１０では、クロック入力端子ＣＬＫに入力される原振ク
ロックφを各段のＤ−ＦＦ１１1 〜１１n で順次シフト
することにより、該原振クロックφを１／２，１／４，
…，１／ｎ分周し、その分周出力である基準クロックＱ
１〜Ｑｎを各段の出力端子Ｑ１〜Ｑｎから出力するよう
になっている。このＴＢＣ１０は、リセット時に“０”
クリアされ、以後、原振クロックφが停止しない限り動
作する。
す回路図である。このＴＢＣ１０は、原振クロックφを
入力するクロック入力端子ＣＬＫ、リセット端子ＲＥ
Ｓ、及びｎ個の基準クロックφ１〜φｎを出力する出力
端子Ｑ１〜Ｑｎを有し、それらにｎ個の遅延型フリップ
フロップ（以下、Ｄ−ＦＦという）１１1 ，１１2 ，
…，１１n が従続接続されたリセット付きのｎビットア
ップカウンタで構成されている。即ち、各Ｄ−ＦＦ１１
1 〜１１n は、入力端子Ｄ、クロック入力端子ＣＫ、出
力端子Ｑ、反転出力端子ＱN 、及びリセット端子Ｒをそ
れぞれ有し、前段のＤ−ＦＦの出力端子Ｑが後段のクロ
ック入力端子ＣＫに順次従続接続されている。各段のＤ
−ＦＦ１１1 〜１１n のリセット端子Ｒはリセット端子
ＲＥＳに共通接続され、さらに各段の出力端子Ｑが出力
端子Ｑ１〜Ｑｎにそれぞれ接続されている。このＴＢＣ
１０では、クロック入力端子ＣＬＫに入力される原振ク
ロックφを各段のＤ−ＦＦ１１1 〜１１n で順次シフト
することにより、該原振クロックφを１／２，１／４，
…，１／ｎ分周し、その分周出力である基準クロックＱ
１〜Ｑｎを各段の出力端子Ｑ１〜Ｑｎから出力するよう
になっている。このＴＢＣ１０は、リセット時に“０”
クリアされ、以後、原振クロックφが停止しない限り動
作する。
【００１２】図５は、図１のＴＢＣ１０に対するカウン
タリセット信号ＣＲの供給手段の構成例を示す回路図で
ある。このカウンタリセット信号供給手段では、ＴＢＣ
リセット要求命令を機械語で持ち、そのＴＢＣリセット
要求命令を図１の制御部３２内に設けられた命令デコー
ダ３２ａでデコードし、カウンタリセット信号ＣＲを発
生してＯＲゲート５１の一方の入力端子に供給するよう
になっている。以上のような構成において、図３を参照
しつつマイコンのテスト動作を説明する。図１のマイコ
ンのテストを行う場合、システムリセット信号ＳＲによ
ってメモリブロック２０、ＣＰＵブロック３０、及び周
辺回路ブロック４０をリセットする。これと同時に、シ
ステムリセット信号ＳＲは、ＯＲゲート５１を通してＴ
ＢＣ１０のリセット端子ＲＥＳに入力されるので、該Ｔ
ＢＣ１０が“０”にリセットされる。テストプログラム
が制御部３２内の命令デコーダ３２ａでデコードされ、
該制御部３２から発生されるタイミング信号や制御信号
によってマイコンのテストが開始される。まず、テスト
プログラムに従ってＣＰＵブロック３０のテストが行わ
れ、該ＣＰＵブロック３０が期待する動作を行っている
か否かが外部のテスタ等で確認される。ＣＰＵブロック
３０のテストが終了すると、テストプログラムに従って
メモリブロック２０のテストが行われ、それが期待する
動作をしているか否かが外部のテスタ等で確認された
後、周辺回路ブロック４０のテストに移る。
タリセット信号ＣＲの供給手段の構成例を示す回路図で
ある。このカウンタリセット信号供給手段では、ＴＢＣ
リセット要求命令を機械語で持ち、そのＴＢＣリセット
要求命令を図１の制御部３２内に設けられた命令デコー
ダ３２ａでデコードし、カウンタリセット信号ＣＲを発
生してＯＲゲート５１の一方の入力端子に供給するよう
になっている。以上のような構成において、図３を参照
しつつマイコンのテスト動作を説明する。図１のマイコ
ンのテストを行う場合、システムリセット信号ＳＲによ
ってメモリブロック２０、ＣＰＵブロック３０、及び周
辺回路ブロック４０をリセットする。これと同時に、シ
ステムリセット信号ＳＲは、ＯＲゲート５１を通してＴ
ＢＣ１０のリセット端子ＲＥＳに入力されるので、該Ｔ
ＢＣ１０が“０”にリセットされる。テストプログラム
が制御部３２内の命令デコーダ３２ａでデコードされ、
該制御部３２から発生されるタイミング信号や制御信号
によってマイコンのテストが開始される。まず、テスト
プログラムに従ってＣＰＵブロック３０のテストが行わ
れ、該ＣＰＵブロック３０が期待する動作を行っている
か否かが外部のテスタ等で確認される。ＣＰＵブロック
３０のテストが終了すると、テストプログラムに従って
メモリブロック２０のテストが行われ、それが期待する
動作をしているか否かが外部のテスタ等で確認された
後、周辺回路ブロック４０のテストに移る。
【００１３】ＴＢＣ１０では、システムリセット信号Ｓ
Ｒによってリセットされた後、クロック発振器１から発
生される原振クロックφを入力し、それを分周して各種
の周波数の基準クロックφ１〜φｎを出力端子Ｑ１〜Ｑ
ｎから出力し、周辺回路ブロック４０内のセレクタ４１
ａ〜４４ａへ供給する。供給された基準クロックφ１〜
φｎは、制御部３２から発生する制御信号によってセレ
クタ４１ａ〜４４ａで選択され、タイマ４１ｂ，４２
ｂ、ＰＷＭ回路４３ｂ、及びシリアル通信回路４４ｂ等
の周辺回路へ供給される。この周辺回路ブロック４０に
おいて、タイマ４１ｂのテストを行う場合、制御部３２
内の命令デコーダ３２ａでＴＢＣリセット要求命令がデ
コードされ、カウンタリセット信号ＣＲが発生する。こ
のカウンタリセット信号ＣＲは、ＯＲゲート５１を通し
てＴＢＣ１０のリセット端子ＲＥＳに入力され、該ＴＢ
Ｃ１０のみがリセットされる。このリセット後、テスト
プログラムに従ってタイマ４１ｂのテストが実行され
る。そのため、タイマ４１ｂに入力される基準クロック
の状況を把握し、テストすることが可能となる。タイマ
４１ｂが期待する動作をしているか否かが外部のテスタ
等で確認された後、次のタイマ４２ｂのテストへ移る。
このタイマ４２ｂのテスト開始時においても、カウンタ
リセット信号ＣＲによってＴＢＣ１０がリセットされた
後、テストプログラムに従って該タイマ４２ｂのテスト
が行われ、該タイマ４２ｂが期待する動作をしているか
否かが外部のテスタ等で確認される。このタイマ４２ｂ
のテストにおいても、供給される基準クロックの状況を
把握してテストすることが可能となる。タイマ４２ｂの
テスト終了後、前記と同様にして、ＰＷＭ回路４３ｂ、
シリアル通信回路４４ｂ等の周辺回路が順次テストされ
ていき、周辺回路ブロック４０のテストが終了する。図
３のブロックで期待する動作をしていない箇所があれ
ば、テスト対象となるマイコンを不良品として処理す
る。
Ｒによってリセットされた後、クロック発振器１から発
生される原振クロックφを入力し、それを分周して各種
の周波数の基準クロックφ１〜φｎを出力端子Ｑ１〜Ｑ
ｎから出力し、周辺回路ブロック４０内のセレクタ４１
ａ〜４４ａへ供給する。供給された基準クロックφ１〜
φｎは、制御部３２から発生する制御信号によってセレ
クタ４１ａ〜４４ａで選択され、タイマ４１ｂ，４２
ｂ、ＰＷＭ回路４３ｂ、及びシリアル通信回路４４ｂ等
の周辺回路へ供給される。この周辺回路ブロック４０に
おいて、タイマ４１ｂのテストを行う場合、制御部３２
内の命令デコーダ３２ａでＴＢＣリセット要求命令がデ
コードされ、カウンタリセット信号ＣＲが発生する。こ
のカウンタリセット信号ＣＲは、ＯＲゲート５１を通し
てＴＢＣ１０のリセット端子ＲＥＳに入力され、該ＴＢ
Ｃ１０のみがリセットされる。このリセット後、テスト
プログラムに従ってタイマ４１ｂのテストが実行され
る。そのため、タイマ４１ｂに入力される基準クロック
の状況を把握し、テストすることが可能となる。タイマ
４１ｂが期待する動作をしているか否かが外部のテスタ
等で確認された後、次のタイマ４２ｂのテストへ移る。
このタイマ４２ｂのテスト開始時においても、カウンタ
リセット信号ＣＲによってＴＢＣ１０がリセットされた
後、テストプログラムに従って該タイマ４２ｂのテスト
が行われ、該タイマ４２ｂが期待する動作をしているか
否かが外部のテスタ等で確認される。このタイマ４２ｂ
のテストにおいても、供給される基準クロックの状況を
把握してテストすることが可能となる。タイマ４２ｂの
テスト終了後、前記と同様にして、ＰＷＭ回路４３ｂ、
シリアル通信回路４４ｂ等の周辺回路が順次テストされ
ていき、周辺回路ブロック４０のテストが終了する。図
３のブロックで期待する動作をしていない箇所があれ
ば、テスト対象となるマイコンを不良品として処理す
る。
【００１４】以上のように、本実施例では、周辺回路ブ
ロック４０に基準クロックφ１〜φｎを供給するＴＢＣ
１０に、システムリセット信号ＳＲによるシステムリセ
ットとは別に、カウンタリセット信号ＣＲによって該Ｔ
ＢＣ１０のみにリセットをかけられるＯＲゲート５１を
設けている。そのため、周辺回路ブロック４０内のタイ
マ４１ｂ，４２ｂ等の周辺回路のテスト時に、適宜ＴＢ
Ｃ１０をリセットでき、該周辺回路用のテストプログラ
ムのモジュール設計を可能とし、またそのテストプログ
ラムの追加や削減も容易になる。従って、近年、デバイ
ス設計技術やＣＡＤ（Computer-aided design ）技術の
進歩によって多くなってきているカスタムマイコン（Ａ
ＳＩＣマイコン）のように、ユーザ先の選択による周辺
回路の選定、あるいはユーザオリジナル周辺回路の追加
が行われるマイコンのテスト設計において、その効果が
極めて大きい。
ロック４０に基準クロックφ１〜φｎを供給するＴＢＣ
１０に、システムリセット信号ＳＲによるシステムリセ
ットとは別に、カウンタリセット信号ＣＲによって該Ｔ
ＢＣ１０のみにリセットをかけられるＯＲゲート５１を
設けている。そのため、周辺回路ブロック４０内のタイ
マ４１ｂ，４２ｂ等の周辺回路のテスト時に、適宜ＴＢ
Ｃ１０をリセットでき、該周辺回路用のテストプログラ
ムのモジュール設計を可能とし、またそのテストプログ
ラムの追加や削減も容易になる。従って、近年、デバイ
ス設計技術やＣＡＤ（Computer-aided design ）技術の
進歩によって多くなってきているカスタムマイコン（Ａ
ＳＩＣマイコン）のように、ユーザ先の選択による周辺
回路の選定、あるいはユーザオリジナル周辺回路の追加
が行われるマイコンのテスト設計において、その効果が
極めて大きい。
【００１５】図６は、図１のＴＢＣ１０に対する他のカ
ウンタリセット信号供給手段の構成例を示す回路図であ
る。このカウンタリセット信号供給手段では、ＴＢＣリ
セット信号等を入力する端子５２と、テスト設定あるい
は２次機能設定用のレジスタ５３と、該レジスタ５３の
出力を反転するインバータ５４と、該インバータ５４の
出力によって開閉制御される２入力ＡＮＤゲート５５
と、該レジスタ５３の出力によって開閉制御される２入
力ＡＮＤゲート５６とが設けられ、該ＡＮＤゲート５６
の出力端子が２入力ＯＲゲート５１の一方の入力端子に
接続されている。このカウンタリセット信号供給手段で
は、図１の制御部３２によって制御されるレジスタ５３
がテストモードを持ち、該レジスタ５３によるテスト設
定時にＡＮＤゲート５６が開き、所定の端子５２がＴＢ
Ｃリセット入力端子となる。そのため、この端子５２か
らカウンタリセット信号ＣＲを入力すれば、それがＡＮ
Ｄゲート５６を通してＯＲゲート５１へ送られ、該ＯＲ
ゲート５１からＴＢＣ１０のリセット端子ＲＥＳへ入力
され、該ＴＢＣ１０がリセットされる。
ウンタリセット信号供給手段の構成例を示す回路図であ
る。このカウンタリセット信号供給手段では、ＴＢＣリ
セット信号等を入力する端子５２と、テスト設定あるい
は２次機能設定用のレジスタ５３と、該レジスタ５３の
出力を反転するインバータ５４と、該インバータ５４の
出力によって開閉制御される２入力ＡＮＤゲート５５
と、該レジスタ５３の出力によって開閉制御される２入
力ＡＮＤゲート５６とが設けられ、該ＡＮＤゲート５６
の出力端子が２入力ＯＲゲート５１の一方の入力端子に
接続されている。このカウンタリセット信号供給手段で
は、図１の制御部３２によって制御されるレジスタ５３
がテストモードを持ち、該レジスタ５３によるテスト設
定時にＡＮＤゲート５６が開き、所定の端子５２がＴＢ
Ｃリセット入力端子となる。そのため、この端子５２か
らカウンタリセット信号ＣＲを入力すれば、それがＡＮ
Ｄゲート５６を通してＯＲゲート５１へ送られ、該ＯＲ
ゲート５１からＴＢＣ１０のリセット端子ＲＥＳへ入力
され、該ＴＢＣ１０がリセットされる。
【００１６】また、このカウンタリセット信号供給手段
の他の用途としては、図１の制御部３２で制御されるレ
ジスタ５３を用いてマイコンの汎用ポートの２次機能を
設定し、その２次機能の設定時にのみＡＮＤゲート５６
を開き、端子５２をＴＢＣリセット入力端子としてカウ
ンタリセット信号の入力を可能にしてもよい。端子５２
は、レジスタ５３によって１次機能が設定されると、一
方のＡＮＤゲート５６が閉じ、他方のＡＮＤゲート５５
が開く。すると、端子５２がＡＮＤゲート５５の出力端
子と導通し、該端子５２から入力される１次機能用の信
号が、該ＡＮＤゲート５５からマイコンの内部回路へ供
給される。なお、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） ＴＢＣ１０に対するリセット手段は、システム
リセット時以外で、カウンタリセット信号ＣＲによって
ＴＢＣ自体にリセットをかける構成であればよく、その
構成は図５及び図６以外の種々の構成が適用できる。例
えば、専用のＴＢＣリセット入力端子を設け、そのＴＢ
Ｃリセット入力端子を図１のＯＲゲート５１の一方の入
力端子に接続したり、あるいは該ＴＢＣリセット入力端
子をＴＢＣ１０に直接接続して該ＴＢＣ１０をリセット
可能な回路構成に変更してもよい。また、図４のＴＢＣ
１０の回路は、他のフリップフロップ等を用いた回路構
成に変更してもよい。 （ｂ） ＴＢＣ１０が設けられるマイコンの全体構成
は、図１以外の他の構成に変更してもよい。
の他の用途としては、図１の制御部３２で制御されるレ
ジスタ５３を用いてマイコンの汎用ポートの２次機能を
設定し、その２次機能の設定時にのみＡＮＤゲート５６
を開き、端子５２をＴＢＣリセット入力端子としてカウ
ンタリセット信号の入力を可能にしてもよい。端子５２
は、レジスタ５３によって１次機能が設定されると、一
方のＡＮＤゲート５６が閉じ、他方のＡＮＤゲート５５
が開く。すると、端子５２がＡＮＤゲート５５の出力端
子と導通し、該端子５２から入力される１次機能用の信
号が、該ＡＮＤゲート５５からマイコンの内部回路へ供
給される。なお、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） ＴＢＣ１０に対するリセット手段は、システム
リセット時以外で、カウンタリセット信号ＣＲによって
ＴＢＣ自体にリセットをかける構成であればよく、その
構成は図５及び図６以外の種々の構成が適用できる。例
えば、専用のＴＢＣリセット入力端子を設け、そのＴＢ
Ｃリセット入力端子を図１のＯＲゲート５１の一方の入
力端子に接続したり、あるいは該ＴＢＣリセット入力端
子をＴＢＣ１０に直接接続して該ＴＢＣ１０をリセット
可能な回路構成に変更してもよい。また、図４のＴＢＣ
１０の回路は、他のフリップフロップ等を用いた回路構
成に変更してもよい。 （ｂ） ＴＢＣ１０が設けられるマイコンの全体構成
は、図１以外の他の構成に変更してもよい。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、マイコン内の周辺回路に基準クロックを供給する
ためのＴＢＣに、マイコン自体のリセット時（即ち、シ
ステムリセット時）以外でも、カウンタリセット信号に
よってリセットをかけられるリセット手段を設けたの
で、周辺回路のテスト時に、適宜ＴＢＣをリセットで
き、周辺回路用テストプログラムのモジュール設計が可
能となり、その上、該テストプログラムの追加や削減も
容易になる。
れば、マイコン内の周辺回路に基準クロックを供給する
ためのＴＢＣに、マイコン自体のリセット時（即ち、シ
ステムリセット時）以外でも、カウンタリセット信号に
よってリセットをかけられるリセット手段を設けたの
で、周辺回路のテスト時に、適宜ＴＢＣをリセットで
き、周辺回路用テストプログラムのモジュール設計が可
能となり、その上、該テストプログラムの追加や削減も
容易になる。
【図１】本発明の実施例のシングルチップマイコンを示
す要部の機能ブロックである。
す要部の機能ブロックである。
【図２】従来のシングルチップマイコンを示す要部の機
能ブロック図である。
能ブロック図である。
【図３】図２のテスト動作を示す図である。
【図４】図１中のＴＢＣの構成例を示す回路図である。
【図５】図１のカウンタリセット信号供給手段の構成例
を示す回路図である。
を示す回路図である。
【図６】図１の他のカウンタリセット信号供給手段の構
成例を示す回路図である。
成例を示す回路図である。
１ クロック発振器 １０ タイムベースカウ
ンタ（ＴＢＣ） １１1 ，１１2 ，…，１１n Ｄ−ＦＦ ２０ メモリブロック ３０ ＣＰＵブロック ３１ 演算部 ３２ 制御部 ３２ａ 命令デコーダ ３３ レジスタ部 ４０ 周辺回路ブロック ４１ａ，４２ａ，４３ａ，４４ａ セレクタ ４１ｂ，４２ｂ タイマ ４３ｂ ＰＷＭ回路 ４４ｂ シリアル通信回路 ５１ ＯＲゲート ５２ 端子 ５３ レジスタ ５４ インバータ ５５，５６ ＡＮＤゲート ＣＬＫ クロック入力端子 ＣＲ カウンタリセット
信号 Ｑ１，Ｑ２，…，Ｑｎ 出力端子 ＲＥＳ リセット端子 ＳＲ システムリセット
信号 φ 原振クロック φ１，φ２，…，φｎ 基準クロック
ンタ（ＴＢＣ） １１1 ，１１2 ，…，１１n Ｄ−ＦＦ ２０ メモリブロック ３０ ＣＰＵブロック ３１ 演算部 ３２ 制御部 ３２ａ 命令デコーダ ３３ レジスタ部 ４０ 周辺回路ブロック ４１ａ，４２ａ，４３ａ，４４ａ セレクタ ４１ｂ，４２ｂ タイマ ４３ｂ ＰＷＭ回路 ４４ｂ シリアル通信回路 ５１ ＯＲゲート ５２ 端子 ５３ レジスタ ５４ インバータ ５５，５６ ＡＮＤゲート ＣＬＫ クロック入力端子 ＣＲ カウンタリセット
信号 Ｑ１，Ｑ２，…，Ｑｎ 出力端子 ＲＥＳ リセット端子 ＳＲ システムリセット
信号 φ 原振クロック φ１，φ２，…，φｎ 基準クロック
Claims (1)
- 【請求項１】 データ及びプログラムを格納するメモリ
ブロックと、前記プログラムに従いマイクロコンピュー
タ全体の動作を制御する中央処理装置ブロックと、マイ
クロコンピュータ全体をリセットするシステムリセット
信号によりリセットされ、原振クロックを分周して各種
の周波数の基準クロックを発生するタイムベースカウン
タと、前記基準クロックに基づき動作する複数の周辺回
路からなる周辺回路ブロックとを備え、テストプログラ
ムに基づき前記中央処理装置ブロックの制御によって前
記各ブロックのテストが連続的に行えるマイクロコンピ
ュータにおいて、 前記テストプログラムに基づく前記周辺回路のテスト開
始時に、カウンタリセット信号によって前記タイムベー
スカウンタをリセットするリセット手段を、設けたこと
を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168848A JPH0728662A (ja) | 1993-07-08 | 1993-07-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168848A JPH0728662A (ja) | 1993-07-08 | 1993-07-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728662A true JPH0728662A (ja) | 1995-01-31 |
Family
ID=15875667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168848A Withdrawn JPH0728662A (ja) | 1993-07-08 | 1993-07-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725387B1 (en) * | 2000-04-28 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Method and apparatus for causing computer system interconnection to be in the same state each time test code is executed |
| JP2019152951A (ja) * | 2018-03-01 | 2019-09-12 | オムロン株式会社 | 故障診断システム |
-
1993
- 1993-07-08 JP JP5168848A patent/JPH0728662A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725387B1 (en) * | 2000-04-28 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Method and apparatus for causing computer system interconnection to be in the same state each time test code is executed |
| JP2019152951A (ja) * | 2018-03-01 | 2019-09-12 | オムロン株式会社 | 故障診断システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |