KR20220106461A - 클록 생성 회로 및 클록 신호의 생성 방법 - Google Patents

클록 생성 회로 및 클록 신호의 생성 방법 Download PDF

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Abstract

클록 생성 회로는, 온도 보상 회로 및 오실레이터를 포함한다. 상기 온도 보상 회로는 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성한다. 상기 오실레이터는 상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성한다. 온도 센서의 출력 값을 이용하여 오실레이터의 특성을 반영한 온도 보상 주파수 선택 코드를 생성하고 상기 온도 보상 주파수 선택 코드를 이용하여 오실레이터를 제어함으로써 동작 온도의 변화에 따른 클록 신호의 주파수 변동을 효율적으로 감소할 수 있다.

Description

클록 생성 회로 및 클록 신호의 생성 방법{Clock generation circuit and method of generating clock signal}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 온도 보상 기능을 갖는 클록 생성 회로 및 클록 신호의 생성 방법에 관한 것이다.
최근 집적 회로에 대한 고화질, 고해상도, 다기능 및 고속도에 대한 시장의 요구가 지속적으로 증가되고 있으며, 반도체 집적 회로는 내부 회로를 구동하기 위한 다양한 동작 주파수를 필요로 한다. 반도체 집적 회로는 내부 회로에 높은 동작 주파수의 클록 신호를 제공하기 위하여 오실레이터를 구비할 수 있다. 오실레이터에서 생성되는 클록 신호의 주파수는 다른 내부 회로의 동작에 영향을 미치므로, 오실레이터는 공정, 온도 및 전원 전압의 변화에 무관한 주파수를 갖는 클록 신호를 제공하여야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 동작 온도의 영향을 감소할 수 있는 클록 생성 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 동작 온도의 영향을 감소할 수 있는 클록 신호의 생성 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클록 생성 회로는, 온도 보상 회로 및 오실레이터를 포함한다.
상기 온도 보상 회로는 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성한다.
상기 오실레이터는 상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클록 생성 회로는, 현재의 동작 온도 및 기준 온도의 차이에 기초하여 온도 보상 주파수 선택 코드를 생성하는 온도 보상 회로 및 상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성하는 오실레이터를 포함한다.
상기 온도 보상 회로는, 상기 클록 신호의 주파수를 분주하여 분주 클록 신호를 생성하는 클록 분주기, 상기 동작 온도 및 상기 기준 온도의 차이에 기초하여 보정 코드를 생성하는 로직 회로 및 상기 보정 코드 및 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 합산하여 상기 동작 온도에 따라 변화하는 상기 온도 보상 주파수 선택 코드를 생성하는 출력 회로를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클록 신호의 생성 방법은, 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성하는 단계, 및 상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성하는 단계를 포함한다.
본 발명의 실시예들에 따른 클록 생성 회로 및 클록 신호의 생성 방법은 온도 센서의 출력 값을 이용하여 오실레이터의 특성을 반영한 온도 보상 주파수 선택 코드를 생성하고 상기 온도 보상 주파수 선택 코드를 이용하여 오실레이터를 제어함으로써 동작 온도의 변화에 따른 클록 신호의 주파수 변동을 효율적으로 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 클록 생성 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 클록 신호의 생성 방법을 나타내는 순서도이다.
도 3 및 4는 본 발명의 실시예들에 따른 클록 생성 회로의 온도 특성에 따른 동작을 나타내는 도면들이다.
도 5는 본 발명의 실시예들에 따른 반도체 집적 회로를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 클록 생성 회로에 포함되는 오실레이터의 일 실시예를 나타내는 회로도이다.
도 7은 도 6의 오실레이터의 동작을 나타내는 타이밍도이다.
도 8은 도 6의 오실레이터에 포함되는 충전 전류 생성부의 일 실시예를 나타내는 회로도이다.
도 9는 도 8의 충전 전류 생성부의 써모미터 트리밍 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들에 따른 클록 생성 회로에 포함되는 온도 보상 회로의 일 실시예를 나타내는 블록도이다.
도 11은 도 10의 온도 보상 회로에 포함되는 동기화 회로의 일 실시예를 나타내는 도면이다.
도 12는 도 10의 온도 보상 회로에 포함되는 로직 회로의 일 실시예를 나타내는 도면이다.
도 13은 도 10의 온도 보상 회로에 포함되는 출력 회로의 일 실시예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 클록 생성 회로의 동작의 일 실시예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 클록 생성 회로의 인에이블 과정을 설명하기 위한 도면이다.
도 16은 도 10의 온도 보상 회로에 포함되는 스타트-업 인에이블 회로의 일 실시예를 나타내는 도면이다.
도 17은 도 16의 스타트-업 인에이블 회로의 동작을 나타내는 타이밍도이다.
도 18 및 19는 본 발명의 실시예들에 따른 클록 생성 회로의 동작 모드들을 나타내는 도면들이다.
도 20 및 21은 본 발명의 실시예들에 따른 시스템을 나타내는 블록도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 클록 생성 회로를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 클록 신호의 생성 방법을 나타내는 순서도이다.
도 1을 참조하면, 클록 생성 회로(100)는 오실레이터(OSC)(200) 및 온도 보상 회로(TCC)(300)를 포함할 수 있다.
도 1 및 2를 함께 참조하면, 온도 보상 회로(300)는 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다(S100).
온도 보상 회로(300)는 상기 기준 온도에 상응하는 기준 온도 코드(RTSC) 및 상기 동작 온도에 상응하는 동작 온도 코드(TSC)를 수신하고, 기준 온도 코드(RTSC) 및 동작 온도 코드(TSC)에 기초하여 상기 동작 온도 및 상기 기준 온도의 차이를 구할 수 있다. 기준 온도 코드(RTSC)는 클록 생성 회로(100)가 함께 집적된 반도체 집적 회로의 테스트 과정을 통하여 결정될 수 있다.
기준 온도 코드(RTSC)는 상기 반도체 집적 회로의 비휘발성 메모리 장치에 저장될 수 있고, 상기 반도체 집적 회로가 파워-온될 때 상기 비휘발성 메모리 장치로부터 온도 보상 회로(300)로 로딩될 수 있다.
동작 온도 코드(TSC)는 상기 반도체 집적 회로에 함께 집적되는 온도 센서로부터 제공될 수 있다. 상기 온도 센서는 아날로그-디지털 컨버터를 포함할 수 있고, 동작 온도 코드(TSC)를 복수 비트의 디지털 데이터 또는 디지털 신호의 형태로 온도 보상 회로(300)로 제공할 수 있다. 기준 온도 코드(RTSC)도 동작 온도 코드(TSC)와 같은 형태의 디지털 데이터 또는 디지털 신호로서 온도 보상 회로(300)로 제공될 수 있다. 일 실시예에서, 상기 기준 온도는 약 25oC의 상온(room temperature)에 해당할 수 있다.
오실레이터(200)는 온도 보상 주파수 선택 코드(TCFSEL)에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호(CLK)를 생성할 수 있다(S200).
일반적으로 오실레이터(200)는 특정한 온도 특성, 예를 들어, PTAT(proportional to absolute temperature) 특성 또는 CTAT(complementary to absolute temperature) 특성을 가질 수 있다. 온도 보상 회로(300)는 이와 같은 오실레이터(200)의 온도 특성을 상쇄하는 방향으로 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다. 오실레이터(200)의 온도 특성에 따른 온도 보상 회로(300) 및 오실레이터(200)의 동작에 대해서는 도 3 및 4를 참조하여 후술한다.
이와 같이, 본 발명의 실시예들에 따른 클록 생성 회로(100) 및 클록 신호(CLK)의 생성 방법은 온도 센서의 출력 값, 즉 동작 온도 코드(TSC)를 이용하여 오실레이터의 특성을 반영한 온도 보상 주파수 선택 코드(TCFSEL)를 생성하고 온도 보상 주파수 선택 코드(TCFSEL)를 이용하여 오실레이터(200)를 제어함으로써 동작 온도의 변화에 따른 클록 신호(CLK)의 주파수 변동을 효율적으로 감소할 수 있다.
도 3 및 4는 본 발명의 실시예들에 따른 클록 생성 회로의 온도 특성에 따른 동작을 나타내는 도면들이다.
도 3 및 4에 도시된 바와 같이 온도 센서로부터 제공되는 동작 온도 코드(TSC)는 동작 온도가 증가할수록 선형적으로 증가하는 값을 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 실시예들에 따라서, 동작 온도 코드(TSC)는 동작 온도가 증가할수록 감소하는 값을 가질 수도 있으며, 동작 온도에 대해 비선형적으로 증가 또는 감소하는 값을 가질 수도 있다.
클록 생성 회로(100)가 함께 집적된 반도체 집적 회로의 테스트 과정을 통하여 기준 온도(RT)에 상응하는 기준 온도 코드(RTSC)가 결정될 수 있다. 또한, 상기 테스트 과정을 통하여 기준 온도(RT)에서 클록 신호(CLK)가 타겟 주파수(Ft)를 갖는 주파수 선택 코드(FSEL)가 결정될 수 있다.
도 3에는 오실레이터(200)가 PTAT(proportional to absolute temperature) 특성을 갖는 경우의 실시예가 도시되어 있다. 즉, 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 오실레이터(200)에 인가하는 경우 오실레이터(200)에서 생성되는 클록 신호(CLK)의 주파수는 동작 온도가 증가할수록 증가할 수 있다.
도 3에 도시된 바와 같이, 오실레이터(200)가 PTAT 특성을 갖는 경우, 온도 보상 회로(300)는 동작 온도가 증가할수록 온도 보상 주파수 선택 코드(TCFSEL)의 값을 감소할 수 있다. 즉, 온도 보상 회로(300)는 CTAT(complementary to absolute temperature) 특성을 갖는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다.
이와 같이, CTAT 특성을 갖는 온도 보상 주파수 선택 코드(TCFSEL)를 오실레이터(200)에 인가하는 경우 오실레이터(200)의 PTAT 특성이 상쇄되어 오실레이터(200)에서 생성되는 클록 신호(CLK)의 주파수는 동작 온도에 관계 없이 일정하게 유지될 수 있다. 즉 클록 신호(CLK)의 주파수는 타겟 주파수(Ft)로 유지될 수 있다.
도 4에는 오실레이터(200)가 CTAT 특성을 갖는 경우의 실시예가 도시되어 있다. 즉, 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 오실레이터(200)에 인가하는 경우 오실레이터(200)에서 생성되는 클록 신호(CLK)의 주파수는 동작 온도가 증가할수록 감소할 수 있다.
도 4에 도시된 바와 같이, 오실레이터(200)가 CTAT 특성을 갖는 경우, 온도 보상 회로(300)는 동작 온도가 증가할수록 온도 보상 주파수 선택 코드(TCFSEL)의 값을 증가할 수 있다. 즉, 온도 보상 회로(300)는 PTAT 특성을 갖는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다.
이와 같이, PTAT 특성을 갖는 온도 보상 주파수 선택 코드(TCFSEL)를 오실레이터(200)에 인가하는 경우, 도 4에 도시된 바와 같이, 오실레이터(200)의 CTAT 특성이 상쇄되어 오실레이터(200)에서 생성되는 클록 신호(CLK)의 주파수는 동작 온도에 관계 없이 일정하게 유지될 수 있다. 즉 클록 신호(CLK)의 주파수는 타겟 주파수(Ft)로 유지될 수 있다.
일 실시예에서, 도 6 내지 9를 참조하여 후술하는 바와 같이, 오실레이터(200)는 커패시터의 충전 및 방전을 통하여 클록 신호(CLK)를 생성하는 저항-커패시터(RC) 오실레이터일 수 있다. RC 오실레이터는 온도 보상 주파수 선택 코드(TCFSEL)에 선형적으로 비례하는 충전 전류를 생성하고 상기 충전 전류를 이용하여 상기 커패시터를 충전할 수 있다. 일 실시예에서, 클록 생성 회로(100)는 온도 보상 주파수 선택 코드(TCFSEL)를 써모미터 코드로 변환하는 써모미터 디코더를 더 포함할 수 있다. 이 경우, 오실레이터(200)는 상기 써모미터 코드의 비트 값들에 기초하여 상기 충전 전류를 생성할 수 있다.
RC 오실레이터 또는 RC 이완(relaxation) 오실레이터는 외부 크리스탈 오실레이터(external crystal oscillator)를 사용하지 않는 생의학 장치(biomedical device), 사물 인터넷 센서 허브(IoT sensor hub), 메모리 컨트롤러(memory controller) 등의 다양한 제품에 클록 소스(clock source)를 제공하는 클록 IP(intellectual property)로서 다양하게 사용되고 있다.
RC 오실레이터의 주파수는 수동 소자(passive element)인 저항, 커패시터의 값을 조절하여 오실레이터의 주파수를 쉽게 조절 할 수 있다. 또한 CMOS(complementary metal oxide semiconductor) 공정의 공정 변동(process variation) 및 전원 전압 변동(supply voltage variation)은 상온(room temperature)에서의 1-포인트 트리밍(trimming)을 진행하면 공정/전압 변화에 대한 영향성을 쉽게 제거할 수 있으므로 다양한 제품에 광범위하게 쓰여왔다.
그러나 RC 오실레이터의 경우 온도변화에 취약하다는 단점이 있다. 근본적으로, 수동 소자인 저항에 의해서 주파수가 영향을 받는다. 만약 저항 값이 온도 증가에 따라 감소하는 CTAT특성을 가진다면, 이 저항을 사용하는 오실레이터는 저항의 온도 변화만큼 주파수가 증가하는 PTAT특성을 가지게 된다.
저항 소자의 특성에 따라서 오실레이터의 주파수 변화가 발생하게 되고, 저항의 온도 계수가 크거나, 온도 변화가 큰 칩 내부 환경의 경우 오실레이터의 주파수 변화가 온전히 저항의 특성에 따라 결정되게 된다. 따라서, 칩 내부 발열로 인하여 온도가 증가하면 오실레이터의 출력 주파수도 증가하므로, 전체 디지털 로직(digital logic)의 타이밍 완결(timing close)에도 영향을 미치며, 결국 제품 수율에도 큰 영향을 미칠 수 있다.
종래에는 주로 소자들의 특성을 이용하여 온도 보상 기술을 구현하는데 초점(focus)를 맞추고 있지만, 본 발명의 실시예들은 온도 센서의 출력을 이용한 온도 보상 기술을 제시한다.
실제로 대부분의 메모리, ASIC, LSI, SOC제품군에는 칩 내부 발열 이슈를 모니터링하기 위한 온도 센서를 내장하고 있으며, 온도 정보는 디지털 코드(digital code)화 되어 있고, 풀-칩 시스템(full-chip system)에서 실시간으로 온도를 모니터링할 수 있다. 이러한 온도 정보를 담은 온도 보상 주파수 선택 코드(TCFSEL)를 풀-칩(full-chip)으로부터 클록 생성 회로(100)가 추가적으로 제공받아 온도 변화에 둔감한 클록 신호(CLK)를 생성할 수 있다.
본 발명의 실시예들에 따라서, 기준 온도(RT)를 기준으로 동작 온도에 따라 주파수 선택 코드(FSEL)를 가변하여 온도 보상 주파수 선택 코드(TCFSEL)를 생성하는 온도 보상 회로(300)를 추가하였다. 일반적인 RC 오실레이터를 사용하는 경우에도, 온도 보상 회로(300)를 이용하여 기존의 주파수 선택 코드(FSEL)를 온도 보상 주파수 선택 코드(TCFSEL)로 대체함으로써 온도 변화에 대한 성능을 개선할 수 있다. 즉 현재 칩 내부 온도 값에 따라서 오실레이터(200)를 제어하기 위한 온도 보상 주파수 선택 코드(TCFSEL)의 값을 조절함으로써 오실레이터(200)의 주파수를 온도 변화에 둔감하게 동작하도록 할 수 있다.
본 발명의 실시예들에 따른 클록 생성 회로(100)는 외부 클록 소스(external clock source)를 지원받기 어려운 메모리 컨트롤러 등과 같은 장치에 클록 소스를 제공하는 오실레이터(200)의 온도에 따른 특성 변화를 둔감하게 할 수 있다. 오실레이터(200)의 저항 소자가 온도 영향성을 갖더라도, 온도에 따른 오실레이터(200)의 주파수 변화를 최소화 할 수 있다. 온도 센서의 출력 값을 이용하여 오실레이터(200)의 자체의 온도 특성에 따라 주파수 변화되는 반대방향으로 주파수를 자동으로 디지털 보정할 수 있다.
또한 후술하는 바와 같이 온도 보상 회로(300)는 동기화 회로, 스타트-업 인에이블 회로, 저역 통과 필터 등을 더 포함할 수 있고, 이러한 구성을 이용하여 오실레이터(200)와 다른 IP 사이의 인터페이스(interface)시 발생할 수 있는 문제 및 그 영향성을 최소화할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 집적 회로를 나타내는 블록도이다.
도 5를 참조하면, 반도체 집적 회로(1000)는 전압 레귤레이터(10), 클록 생성 회로(CGEN)(100), 온도 센서(TSEN)(20) 및 복수의 기능 회로들(즉 IP들)을 포함할 수 있다.
전압 레귤레이터(10)는 전원 전압(VDD)에 기초하여 레귤레이터 전압(VREG)을 생성할 수 있다. 전압 레귤레이터(10)는 LDO(low drop out) 방식을 채택하여 전원 전압(VDD)의 변동에 둔감한 레귤레이터 전압(VREG)을 생성할 수 있다.
온도 센서(20)는 클록 생성 회로(100)에 인접하여 배치될 수 있고, 클록 생성 회로(100)의 현재의 동작 온도를 측정하여 상기 동작 온도에 상응하는 동작 온도 코드(TSC)를 제공할 수 있다. 동작 온도 코드(TSC)는 복수 비트의 디지털 데이터 또는 디지털 신호의 형태로 제공될 수 있다.
클록 생성 회로(100)는 레귤레이터 전압(VREG), 동작 온도 코드(TSC) 및 제어 신호(CTRL)에 기초하여 클록 신호(CLK)를 생성할 수 있다. 제어 신호(CTRL)는 복수의 기능 회로들(30)로부터 제공될 수 있고, 제어 신호(CTRL)는 전술한 바와 같은 기준 온도 코드(RTSC), 주파수 선택 코드(FSEL)를 포함할 수 있다. 또한, 제어 신호(CTRL)는 후술하는 바와 같은 전압 리셋 신호(RSTB), 모드 신호(MD), 가중치 인자 정보(WFINF) 등을 포함할 수 있다.
도 5에는 클록 생성 회로(100)가 전압 레귤레이터(10)로부터 제공되는 레귤레이터 전압(VREG)에 기초하여 전력(power)을 공급받는 예가 도시되어 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 실시예에 따라서 클록 생성 회로(100)는 레귤레이터 전압(VREG) 대신에 전원 전압(VDD)에 기초하여 전력을 공급받을 수도 있다.
클록 생성 회로(100)는 오실레이터(OSC)(200) 및 온도 보상 회로(TCC)(300)를 포함할 수 있다. 전술한 바와 같이, 온도 보상 회로(300)는 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다. 오실레이터(200)는 온도 보상 주파수 선택 코드(TCFSEL)에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호(CLK)를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 클록 생성 회로에 포함되는 오실레이터의 일 실시예를 나타내는 회로도이고, 도 7은 도 6의 오실레이터의 동작을 나타내는 타이밍도이다.
도 6을 참조하면, 오실레이터(200)는 기준 전류 생성부(210), 충전 전류 생성부(220), 비교 전압 생성부(230), 비교부(240) 및 래치 회로(250)를 포함할 수 있다.
기준 전류 생성부(100)는 기준 PMOS 트랜지스터(MP0) 및 기준 저항(Rref)을 포함할 수 있다. 기준 PMOS 트랜지스터(MP0)는 레귤레이터 전압(VREG)이 인가되는 제1 파워 노드(NP1) 및 제1 노드(N1) 사이에 연결될 수 있다. 기준 저항(Rref)은 제1 노드(N1) 및 접지 전압(VSS)이 인가되는 제2 파워 노드(NP2) 사이에 연결될 수 있다.
기준 PMOS 트랜지스터(MP0)의 게이트 전극 및 드레인 전극은 전기적으로 연결된다. 기준 전류 생성부(210)는 제1 노드(N1)를 통하여 흐르는 기준 전류(Iref)를 생성하고 제1 노드(N1)의 전압은 기준 전압(Vref)으로서 제공될 수 있다.
충전 전류 생성부(220)는 제1 파워 노드(NP1) 및 제2 노드(N2) 사이에 연결될 수 있다. 충전 전류 생성부(220)는 기준 전압(Vref)에 의해 바이어스되고 기준 PMOS 트랜지스터(MP0)와 전류 미러를 형성한다. 충전 전류 생성부(220)는 온도 보상 주파수 선택 코드(TCFSEL)에 기초하여 충전 전류(Ichg)를 생성할 수 있다. 충전 전류 생성부(220)의 실시예는 도 8 및 9를 참조하여 후술한다. 동작 모드에 따라서 온도 보상 주파수 선택 코드(TCFSEL)는 주파수 선택 코드(FSEL)로 대체될 수 있고, 이 경우 충전 전류 생성부(220)는 주파수 선택 코드(FSEL)에 기초하여 충전 전류(Ichg)를 생성할 수 있다.
비교 전압 생성부(230)는 제2 노드(N2) 및 제2 파워 노드(NP2) 사이에 연결될 수 있다. 비교 전압 생성부(230)는 제1 반전부(231) 및 제2 반전부(232)를 포함할 수 있다. 제1 반전부(231)는 클록 신호(CLK)를 피드백 받아 제1 비교 전압(VA)을 생성하고, 제2 반전부(232)는 반전 클록 신호(CLKB)를 피드백 받아, 제2 비교 전압(VB)을 생성할 수 있다. 제1 비교 전압(VA) 및 제2 비교 전압(VB)은 서로 상보적으로 천이될 수 있다.
제1 반전부(231)는 직렬 연결되어 인버터로서 동작하는 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)를 포함할 수 있으며, 또한 출력 되는 전압, 예컨대 제1 비교 전압(VA)의 전압 레벨의 변화를 지연시키는 제1 커패시터(C1)를 포함할 수 있다. 도시된 바와 같이, 클록 신호(CLK)에 응답하여 충전 전류(Ichg)에 의해 제1 커패시터(C1)가 충전된다. 따라서, 제1 비교 전압(VA)이 로우 레벨에서 하이 레벨로 천이되는 시간은 충전 전류(Ichg) 및 제1 커패시터(C1)의 커패시턴스에 의하여 결정될 수 있다.
제2 반전부(232)의 구조 및 동작은 제1 반전부(231)와 유사하다. 제2 반전부(232)는 직렬 연결되어 인버터로서 동작하는 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있으며, 또한 출력 되는 전압, 예컨대 제2 비교 전압(VB)의 전압 레벨의 변화를 지연시키는 제2 커패시터(C2)를 포함할 수 있다. 도시된 바와 같이, 반전 클록 신호(CLKB)에 응답하여 충전 전류(Ichg)에 의해 제2 커패시터(C2)가 충전된다. 따라서, 제2 비교 전압(VB)이 로우 레벨에서 하이 레벨로 천이되는 시간은 충전 전류(Ichg) 및 제2 커패시터(C2)에 의하여 결정될 수 있다.
일 실시예에 있어서, 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)의 사이즈는 각각 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)의 사이즈와 동일할 수 있다. 또한, 제2 커패시터(C2)의 커패시턴스는 제1 커패시터(C1)의 커패시턴스와 동일할 수 있다.
비교부(240)는 제1 비교 전압(VA) 및 제2 비교 전압(VB)을 각각 기준 전압(Vref)과 비교하고 비교 결과를 출력할 수 있다. 래치 회로(250)는 비교부(240)의 출력 전압들(Vcmp1, Vcomp2)을 래치하여 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 생성할 수 있다. 도시되지 않았으나, 래치 회로(250)의 후단에 외부로 출력되는 클록 신호(CLK)를 버퍼링하여 출력하는 복수의 인버터들을 더 포함할 수 있다.
비교부(240)는 제1 비교기(COM1) 및 제2 비교기(COM2)를 포함할 수 있다. 제1 비교기(COM1)는 기준 전압(Vref)과 제1 비교 전압(VA)의 비교 결과를 제1 출력 전압(Vcmp1)으로서 출력할 수 있다. 제1 비교 전압(VA)이 기준 전압(Vref)보다 낮으면 제1 비교기(COM1)는 로우 레벨의 제1 출력 전압(Vcmp1)을 출력하고, 제1 비교 전압(VA)이 기준 전압(Vref) 이상이면, 제1 비교기(COM1)는 하이 레벨의 제1 출력 전압(Vcmp1)을 출력할 수 있다.
제2 비교기(COM2)는 기준 전압(Vref)과 제2 비교 전압(VB)의 비교 결과를 제2 출력 전압(Vcmp2)으로서 출력할 수 있다. 제2 비교 전압(VB)이 기준 전압(Vref)보다 낮으면 제2 비교기(COM2)는 로우 레벨의 제2 출력 전압(Vcmp2)을 출력하고, 제2 비교 전압(VB)이 기준 전압(Vref) 이상이면, 제2 비교기(COM2)는 하이 레벨의 제2 출력 전압(Vcmp2)을 출력할 수 있다.
래치 회로(250)는 제1 출력 전압(Vcmp1)과 제2 출력 전압(Vcmp2)을 래치하여, 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 출력할 수 있다.
일 실시예로서, 래치 회로(250)는 도 6에 도시된 바와 같이 SR 래치 회로로 구현될 수 있다. 래치 회로(250)의 제1 입력 노드(S)에는 제1 출력 전압(Vcmp1)이 인가되고, 제2 입력 노드(R)에는 제2 출력 전압(Vcmp2)이 인가될 수 있다. 제1 출력 전압(Vcmp1) 및 제2 출력 전압(Vcmp2)의 전압 레벨이 서로 상이하면, 예컨대 제1 출력 전압(Vcmp1)은 하이 레벨이고 제2 출력 전압(Vcmp2)은 로우 레벨이면, 래치 회로(250)는 제1 출력 노드(Q)를 통해 제1 출력 전압(Vcmp1)과 동일한 레벨의 클록 신호(CLK)를 출력하고, 제2 출력 노드(QB)를 통해 제2 출력 전압(Vcmp2)과 동일한 레벨의 반전 클록 신호(CLKB)를 출력할 수 있다.
래치 회로(250)는 제1 출력 전압(Vcmp1) 및 제2 출력 전압(Vcmp2)이 모두 로우 레벨이 되면 제1 출력 노드(Q) 및 제2 출력 단자(QB)를 통해, 이전 상태와 동일한 상태의 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 출력할 수 있다.
도 7을 참조하여 오실레이터(200)의 동작을 설명하기로 한다. 래치 회로(250)의 제1 출력 노드(Q)는 로우 레벨로, 제2 출력 노드(QB)는 하이 레벨로 초기화된 것으로 가정하기로 한다.
t1 시점에 제1 비교 전압(VA)이 기준 전압(Vref)보다 높으면, 제1 출력 전압(Vcmp1)은 하이 레벨, 제2 출력 전압(Vcmp2)은 로우 레벨이 되어, 래치 회로(250)는 제1 출력 노드(Q)를 통해 하이 레벨을, 제2 출력 노드(QB)를 통해 로우 레벨의 신호를 출력한다.
래치 회로(250)의 제1 출력 노드(Q) 및 제2 출력 노드(QB)에서 출력되는 신호는 제1 반전부(231) 및 제2 반전부(232)에 각각 인가되고, 이에 따라, 제1 비교 전압(VA)은 하이 레벨에서 로우 레벨로 떨어지며, 제2 비교 전압(VB)은 로우 레벨에서 하이 레벨로 상승한다. 이때, 제2 비교 전압(VB)이 기준 전압(Vref) 이상이 될 때까지, 제1 비교기(VCMP1) 및 제2 비교기(VCMP2)는 모두 로우 레벨을 출력하고, 래치 회로(250)는 이전 상태, 즉 제1 출력 노드(Q)는 하이 레벨이고, 제2 출력 노드(QB)는 로우 레벨인 상태를 유지하게 된다.
t2 시점에 제2 비교 전압(VB)이 기준 전압(Vref) 이상이 되면, 제1 비교기(VCMP1)는 로우 레벨의 제1 출력 전압(Vcmp1)을, 제2 비교기(COM2)는 하이 레벨의 제2 출력 전압(Vcmp2)을 출력하게 되고, 래치 회로(250)는 제1 출력 노드(Q)를 통해 로우 레벨의 신호를, 제2 출력 노드(QB)를 통해 하이 레벨의 신호를 출력한다.
이에 따라, 제1 비교 전압(VA)은 로우 레벨에서 하이 레벨로 증가되며, 제2 비교 전압(VB)은 하이 레벨에서 로우 레벨로 떨어진다. 제1 비교 전압(VA)이 기준 전압(Vref) 이상이 될 때까지, 제1 비교기(VCMP1) 및 제2 비교기(VCMP2)는 모두 로우 레벨을 출력하고, 래치 회로(250)는 이전 상태, 즉 제1 출력 노드(Q)는 로우 레벨이고, 제2 출력 노드(QB)는 하이 레벨인 상태를 유지하게 된다.
t3 시점에 제1 비교 전압(VA)이 기준 전압(Vref) 이상이 되면, 제1 비교기(VCMP1)는 하이 레벨의 제1 출력 전압(Vcmp1)을, 제2 비교기(COM2)는 로우 레벨의 제2 출력 전압(Vcmp2)을 출력하게 되고, 래치 회로(250)는 제1 출력 노드(Q)를 통해 하이 레벨의 신호를, 제2 출력 노드(QB)를 통해 로우 레벨의 신호를 출력한다. 이상에서와 같은 동작이 반복되어, 소정의 주기로 진동하는 클록 신호(CLK)를 생성하게 된다.
도 7에 도시된 바와 같이, 비교기들(COM1, COM2)의 출력의 결과가 반전되는 타이밍보다 소정의 지연 시간(td)을 두고 클록 신호(CLK) 생성됨을 알 수 있다. 이는 비교기들(COM1, COM2)의 동작 시간에 대한 지연 시간과 비교기들(COM1, COM2)의 입력 오프셋에 의한 오프셋 오차가 발생하기 때문이다.
두 개의 비교기들(COM1, COM2)을 이용함에 따라 각각의 비교기의 지연 시간과 입력 오프셋 오차에 편차가 발생될 수 있으며, 이들 지연 시간과 입력 오프셋 오차는 PVT 변화에 따라 변화될 수 있는 가변 요소가 된다. 물론, RC 이완 오실레이터가 링 타입의 오실레이터보다는 PVT에 둔감하지만 여전히 PVT 특히, 전압/온도 변화에 따른 가변 요소를 갖고 있다.
만약, 전압/온도 변화에 둔감하게 동작시키려면 비교기의 지연 시간이 작아야 한다. 이를 위해 비교기는 큰 전력을 소모하도록 해야 한다. 또한, 비교기를 구성하는 트랜지스터들의 랜덤 미스매치에 기인하는 입력 오프셋 오차를 줄이려면 비교기를 구성하는 트랜지스터들의 크기를 크게 해야 한다.
이 뿐 아니라, 정 전류원에 일정 바이어스 전압을 제공하고자 고성능의 밴드 갭 전압 발생기 회로를 채용하는 구조에 있어서, 상당한 면적을 차지하는 것은 당연하다.
RC 이완 오실레이터가 인덕터 타입의 발진기보다 면적 효율이 낫지만, 밴드 갭 전압 발생기의 회로를 채용함에 있어서 상당한 면적을 할당해야 하기 때문에 면적 부담 요소를 배제할 수 없다. 더 나아가, 밴드 갭 전압 발생기의 회로 특성 상, BJT(Bipolar Junction Transistor)를 이용하는데, BJT의 전원 전압 레벨은 일반 MOS형 트랜지스터의 전원 전압 레벨보다 높은 영역에서 동작된다. 예컨대, MOS 형 트랜지스터의 전원 레벨이 0.8V일 때, BJT 전원 레벨은 1.8V일 수 있다.
따라서, 저전력화를 이루는데 어려운 점이 있다. 이 뿐 아니라, BJT를 형성하기 위해 공정으로는 추가의 마스크 공정을 도입해야 하므로 비용이 증대되는 것도 어려운 점으로 대두된다.
후술하는 바와 같이, 본 발명의 실시예들에 따라서, 가중치 인자 정보(WFINF)을 이용하여 비교기들(COM1, COM2)의 지연 영향을 반영하여 온도 보상 주파수 선택 코드(TCFSEL)를 생성함으로써 클록 신호(CLK)의 성능이 더욱 향상될 수 있다.
오실레이터(200)의 기본 동작 원리는 커패시터들(C1, C2)에 충전 및 방전을 지속적으로 반복하는 것이다. 기준 전압(Vref)은 기준 전류(Iref)에 의해서 결정되고, 미러링된 충전 전류(Ichg)는 커패시터들(C1, C2)에 전하를 충전하여, 비교 전압들(VA, VB)을 높인다. 커패시터들(C1, C2)의 충전 시 램프 형태의 파형으로 충전된다.
제1 비교 전압(VA)이 기준 전압(Vref)에 도달하게 되면, 제1 비교기(COM1)의 제1 출력 전압(Vcmp1)은 토글링하고, 비교 회로(250)의 하나의 출력인 클록 신호(CLK)는 로우 레벨에서 하이 레벨로, 다른 하나의 출력인 반전 클록 신호(CLKB)는 하이 레벨에서 로우 레벨로 천이(transition)하게 된다.
따라서 제1 커패시터(C1)에 쌓인 전하(charge)를 리셋하게 되며, 이에 따라서 제1 비교 전압(VA)은 접지 전압(VSS), 즉 0V로 리셋된다. 이때 다시 제2 커패시터(C2)가 충전 전류(Ichg)에 의해서 충전이 되고 제2 비교 전압(VB)이 기준 전압(Vref) 도달 시 제2 커패시터(C2)가 방전된다. 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 서로 반대 위상을 가지게 되므로, 제1 비교 전압(VA)이 리셋되면, 제2 비교 전압(VB)은 충전되게 된다.
이러한 비교 전압들(VA, VB)의 노드들에 충전 및 방전이 반복됨에 따라서, 클록 신호(CLK)의 사이클 주기(Tout)는 아래와 같은 수학식으로 결정될 수 있다.
Tout = (C*Vref)/Ichg = (C*R*Iref)/(FSEL*Iref) = (R*C)/FSEL
위 수학식에서 보이듯이, RC 이완 오실레이터의 사이클 주기(Tout)의 역수에 해당하는 주파수는 수동 소자의 값들(R, C)에 의해서 결정되는 것을 알 수 있다.
주파수 선택 코드(FSEL)의 값은 커패시터에 인가되는 충전 전류(Ichg)의 양을 조절하여 타겟 주파수 값으로 트리밍 하는데 사용 가능하다. 즉, 타겟 주파수를 변경 하고자 할 때, 주파수 선택 코드(FSEL)를 조절할 수 있다. 이뿐만 아니라, 공정 변동에 따른 커패시터, 저항의 값에 산포가 발생하면, 같은 주파수 선택 코드(FSEL)의 값을 인가 하더라도, 다른 주파수를 출력할 수 있다. 따라서 주파수 선택 코드(FSEL)의 값을 변경하여, 타겟 주파수를 보정할 수 있다.
기준 저항(Rref)이 만약 온도에 따른 CTAT특성을 갖는다면, 고온에서 커패시터들(C1, C2)을 충전하는 충전 전류(Ichg)가 증가하게 되고, 이에 따라, 비교 전압들(VA, VB)이 기준 전압(Vref)과 크로스하는 시간이 짧아지게 되므로, 클록 신호(CLK)의 주파수는 빨라지게 된다. 즉, 기준 저항(Rref)의 온도 계수와 오실레이터(200)의 주파수 온도계수는 서로 반대의 위상을 갖게 된다. 따라서 온도에 의하여 충/방전 속도가 변경되므로, 온도에 따라 출력 주파수가 변경되는 현상이 발생한다.
이러한 소자의 특성에 의하여 주파수가 변동되므로, 본 발명의 실시예들에 따라서 오실레이터(200)의 온도 특성을 상쇄하는 온도 보상 주파수 선택 코드(TCFSEL)를 생성하여 제품 기능성(functionality) 및 수율을 향상 시킬 수 있다.
도 8은 도 6의 오실레이터에 포함되는 충전 전류 생성부의 일 실시예를 나타내는 회로도이고, 도 9는 도 8의 충전 전류 생성부의 써모미터 트리밍 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 충전 전류 생성부(220)는 복수의 가변 전류 셀들(CCV1~CCVp), 하나 이상의 고정 전류 셀들(CCF1~CCFq) 및 써모미터 디코더(225)를 포함할 수 있다. 실시예들에 따라서, 써모미터 디코더(225)는 오실레이터(200)의 외부에 배치될 수 있고, 이 경우 오실레이터(200)는 온도 보상 주파수 선택 코드(TCFSEL) 또는 주파수 선택 코드(FSEL)에 상응하는 써모미터 코드(TMC)를 수신할 수 있다.
복수의 가변 전류 셀들(CCV1~CCVp) 및 고정 전류 셀들(CCF1~CCFq)은 제1 파워 노드(NP1) 및 제2 노드(N2) 사이에 병렬로 연결될 수 있다.
복수의 가변 전류 셀들(CCV1~CCVp)의 각각은 복수의 PMOS 트랜지스터들(PM)의 각각 및 복수의 스위치들(SW1~SWp)의 각각을 포함할 수 있다. 복수의 스위치들(SW1~SWp)은 써모미터 코드(TMC)의 비트들(TMC1~TMCs)의 각각에 응답하여 턴온될 수 있다. 상응하는 스위치가 턴온되는 가변 전류 셀들은 제2 노드(N2)로 단위 전류를 생성할 수 있다.
고정 전류 셀들(CCF1~CCFq)은 복수의 PMOS 트랜지스터들(PM)의 각각 연결되고, 써모미터 코드(TMC)에 관계 없이 제2 노드(N2)로 단위 전류를 생성할 수 있다.
이와 같이, 고정 전류 셀들의 개수 및 턴온되는 가변 전류 셀들의 개수 및 각 전류 셀의 단위 전류에 기초하여 제2 노드(N2)를 통하여 흐르는 충전 전류(Ichg)가 생성될 수 있다. PMOS 트랜지스터들(PM)의 사이즈가 모드 동일하다고 가정하면, 즉 가변 전류 셀들(CCV1~CCVp) 및 고정 전류 셀들(CCF1~CCFq)이 모두 동일한 단위 전류를 생성한다고 가정하면, 충전 전류(Ichg)는 하기의 수학식에 의해 결정될 수 있다.
Ichg = (p'+q)*Iu
상기의 수학식에서, p'는 p개의 가변 전류 셀들(CCV1~CCVp) 중 써모미터 코드(TMC)의 비트들(TMC1~TMCs)의 각각에 의해 턴온되는 가변 전류 셀들의 개수를 나타내고, q는 고정 전류 셀들의 개수를 나타내고, Iu는 상기 단위 전류를 나타낸다.
써모미터 디코더(225)는 외부로부터 M 비트의 바이너리 코드(BC)에 상응하는 온도 보상 주파수 선택 코드(TCFSEL)가 인가되면, 이를 2M-1 비트들(TMC1~TMCs)의 써모미터 코드(TMC)로 변환할 수 있다. 즉, s=2M-1의 관계를 만족한다. 이때, M 비트의 온도 보상 주파수 선택 코드(TCFSEL)는 클록 신호(CLK)의 주파수 측정 결과와 타겟 주파수의 차이에 기초하여 설정될 수 있다. 온도 보상 주파수 선택 코드(TCFSEL)는 클록 신호(CLK)의 주파수가 타겟 주파수로 이동되도록 조절하는 값일 수 있다.
충전 전류 생성부(220)는 사이즈가 동일한 복수의 PMOS 트랜지스터들(PM)을 써모미터 방식을 이용하여 턴온되도록 제어함으로써, 온도 보상 주파수 선택 코드(TCFSEL)의 값의 증가에 따른 클록 신호(CLK)의 주파수가 선형적으로 변화될 수 있다.
도 9에서는, 설명의 편의를 위하여 외부로부터 3비트의 온도 보상 주파수 선택 코드(TCFSEL[2:0])가 인가되고, 이에 따라, 써모미터 디코더(225)로부터 7비트의 써모미터 코드(TMC[7:1])가 출력되는 것으로 도시되었다. 그러나, 이에 제한되는 것은 아니고, 온도 보상 주파수 선택 코드(TCFSEL[2:0])의 비트 수는 다양하게 설정될 수 있다.
도 8의 써모미터 디코더(225)는 도 9에 도시된 바와 같이, 3 비트의 온도 보상 주파수 선택 코드(TCFSEL[2:0])를 8 비트의 써모미터 코드(TMC[7:1])로 디코딩할 수 있다. 온도 보상 주파수 선택 코드(TCFSEL[2:0])가 차례로 증가되면, 0에서 1로 변하는 써모미터 코드(TMC[7:1])의 비트수가 차례로 증가하게 된다. 그리고 써모미터 코드(TMC[7:1])에 응답하여, 턴온되는 가변 전류 셀들의 개수가 증가될 수 있다.
복수의 PMOS 트랜지스터들(PM)이 동일한 폭(W)과 길이(L)를 가지는 경우, 매칭 특성이 좋다. 따라서, 도시된 써모미터 트리밍 방식으로 클록 신호(CLK)의 주파수를 조절할 경우, 사이즈가 서로 다른 트랜지스터들의 온/오프를 제어하여 턴온되는 트랜지스터의 전체 사이즈를 조절하는 바이너리 트리밍 방식으로 주파수를 조절할 경우보다, 주파수 변화의 선형성이 증가될 수 있다.
도 10은 본 발명의 실시예들에 따른 클록 생성 회로에 포함되는 온도 보상 회로의 일 실시예를 나타내는 블록도이다.
도 10을 참조하면, 온도 보상 회로(300)는 클록 분주기(CDIV)(310), 동기화 회로(SYNC)(320), 스타트-업 인에이블 회로(ENB)(330), 로직 회로(LOG)(340) 및 출력 회로(OUTC)(350)를 포함하여 구현될 수 있다.
클록 분주기(310)는 클록 신호(CLK)의 주파수를 분주하여 분주 클록 신호(DCLK)를 생성할 수 있다.
동기화 회로(320)는 동작 온도 코드(TSC)에 동기화된 외부 클록 신호(ECK)를 분주 클록 신호(DCLK)에 동기화하여 동기화된 외부 클록 신호(SECK)를 생성할 수 있다. 일 실시예에서, 도 12를 참조하여 후술하는 바와 같이, 로직 회로(340)는 동기화된 외부 클록 신호(SECK)에 동기하여 기준 온도 코드(RTSC) 및 동작 온도 코드(TSC)를 수신할 수 있다.
또한, 실시예들에 따라서, 동기화 회로(320)는 외부에서 제공되는 모드 신호(MD)를 분주 클록 신호(DCLK)에 동기화하여 동기화된 모드 신호(SMD)를 생성할 수 있다. 일 실시예에서, 로직 회로(340) 및 출력 회로(350)는 동기화된 모드 신호(SMD)에 기초하여 인에이블될 수 있다. 동기화된 모드 신호(SMD)는 도 18 및 19를 참조하여 후술하는 바와 같은 온도 보상 모드 또는 노말 모드를 나타낼 수 있다. 동기화된 모드 신호(SMD)에 기초하여 상기 노말 모드에서는 온도 보상 회로(300)의 불필요한 로직들을 디스에이블시킴으로써 전력 소모를 감소할 수 있다.
스타트-업 인에이블 회로(330)는 오실레이터(200)에 인가되는 레귤레이터 전압(VREG)의 파워-업 타이밍을 나타내는 전압 리셋 신호(RSTB)를 분주 클록 신호(DCLK)에 동기화하여 보상 리셋 신호(TCRST)를 생성할 수 있다. 일 실시예에서, 도 15 내지 17을 참조하여 후술하는 바와 같이, 오실레이터(200)는 보상 리셋 신호(TCRST)에 응답하여 인에이블될 수 있다.
로직 회로(340)는 동작 온도 및 기준 온도의 차이에 기초하여 보정 코드(ΔFSEL)를 생성할 수 있다. 로직 회로(340)는 상기 기준 온도를 나타내는 기준 온도 코드(RTSC), 상기 동작 온도를 나타내는 동작 온도 코드(TSC) 및 가중치 인자 정보(WFINF)를 수신하고, 이들에 기초하여 보정 코드(ΔFSEL)를 생성할 수 있다.
출력 회로(350)는 보정 코드(ΔFSEL) 및 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 합산하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드(TCFSEL)를 생성할 수 있다.
도 11은 도 10의 온도 보상 회로에 포함되는 동기화 회로의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 동기화 회로(320)는 제1 플립-플롭(FF1), 제2 플립-플롭(FF2) 및 제3 플립-플롭(FF3)을 포함할 수 있다.
제1 플립-플롭(FF1)은 데이터 단자(D)로 외부 클록 신호(ECK)를 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신할 수 있다.
제2 플립-플롭(FF2)은 데이터 단자(D)가 제1 플립-플롭의 출력 단자(Q)와 연결되어 데이터 단자(D)로 제1 플립-플롭(FF1)의 출력을 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신하고, 출력 단자(Q)를 통하여 동기화된 외부 클록 신호(SECK)를 생성할 수 있다.
제3 플립-플롭(FF3)은 데이터 단자(D)로 외부로부터 제공되는 모드 신호(MD)를 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신하고, 출력 단자(Q)를 통하여 동기화된 모드 신호(SMD) 생성할 수 있다.
이와 같이, 동기화 회로(320)는 동작 온도 코드(TSC)에 동기화된 외부 클록 신호(ECK)를 분주 클록 신호(DCLK)에 동기화하여 동기화된 외부 클록 신호(SECK)를 생성할 수 있다.
일 실시예에서, 도 12를 참조하여 후술하는 바와 같이, 로직 회로(340)는 동기화된 외부 클록 신호(SECK)에 동기하여 기준 온도 코드(RTSC) 및 동작 온도 코드(TSC)를 수신할 수 있다. 또한, 동기화 회로(320)는 외부에서 제공되는 모드 신호(MD)를 분주 클록 신호(DCLK)에 동기화하여 동기화된 모드 신호(SMD)를 생성할 수 있다.
도 12는 도 10의 온도 보상 회로에 포함되는 로직 회로의 일 실시예를 나타내는 도면이다.
도 12를 참조하면, 로직 회로(340)는 제1 플립-플롭(FF4), 제2 플립-플롭(FF5), 제1 로직 회로(LOG1) 및 제2 로직 회로(LOG2)를 포함할 수 있다.
제1 플립-플롭(FF4)은 데이터 단자(D)로 기준 온도 코드(RTSC)를 수신하고, 클록 단자(C)로 동기화된 외부 클록 신호(SECK)를 수신할 수 있다.
제2 플립-플롭(FF5)은 데이터 단자(D)로 동작 온도 코드(TSC)를 수신하고, 클록 단자(C)로 동기화된 외부 클록 신호(SECK)를 수신할 수 있다.
이와 같이, 로직 회로(340)는 제1 플립-플롭(FF4) 및 제2 플립-플롭(FF5)을 이용하여 동기화된 외부 클록 신호(SECK)에 동기하여 기준 온도 코드(RTSC) 및 동작 온도 코드(TSC)를 수신할 수 있다.
제1 로직 회로(LOG1)는, 기준 온도에 상응하는 기준 온도 코드(RTSC) 및 현재의 동작 온도에 상응하는 동작 온도 코드(TSC)의 차이를 나타내는 온도 차이 값(ΔT) 및 상기 동작 온도가 상기 기준 온도보다 높은지 여부를 나타내는 극성 신호(POL)를 생성할 수 있다.
제2 로직 회로(LOG2)는 온도 차이 값(Δ), 극성 신호(POL) 및 외부로부터 제공되는 가중치 인자 정보(WFINF)에 기초하여 보정 코드(ΔFSEL)를 생성할 수 있다. 도 13을 참조하여 설명하는 바와 같이, 보정 코드(ΔFSEL)는 주파수 선택 코드(FSEL)에 합산되어 온도 보상 주파수 선택 코드(TCFSEL)를 생성하기 위한 것이다. 즉, 보정 코드(ΔFSEL)는 주파수 선택 코드(FSEL) 및 온도 보상 주파수 선택 코드(TCFSEL)의 차이에 해당한다.
일 실시예에서, 제2 로직 회로(LOG2)는 온도에 대한 영향성을 보정하기 위하여 하기의 수학식에 따라서 온도 보상 주파수 선택 코드를 생성할 수 있다.
TCFSEL = (FSEL+LO)*WF*ΔT+LO
상기 수학식에서, TCFSEL은 상기 온도 보상 주파수 선택 코드를 나타내고, FSEL은 상기 주파수 선택 코드를 나타내고, WF는 가중치 인자를 나타내고, ΔT는 상기 동작 온도 및 상기 기준 온도의 차이를 나타내고, LO는 상수 값을 나타낸다.
여기서 온도 차이 값(T)은 극성 신호(POL)에 따라서 음의 값 또는 양의 값으로 결정된다. 상수 값(LO)은 온도 보상 주파수 선택 코드(TCFSEL)에 의해 턴온되는 도 8의 가변 전류 셀들 이외에 기본적으로 턴온되는 고정 전류 셀들의 개수를 나타낼 수 있다. 가중치 인자(WF)는 가중치 인자 정보(WFINF)에 기초하여 결정될 수 있으며, 온도에 따른 보상을 위하여, 얼마나 주파수 선택 코드(FSEL)를 증가시키고 감소시킬지 결정하는 인자이다. 가중치 인자(WF)가 클수록 보상되는 비율이 커지며, 작을수록 보상되는 비율은 작아진다.
일 실시예에서, 가중치 인자(WF)는 상기 동작 온도에 관계 없이 고정된 값을 가질 수 있다. 예를 들어, 가중치 인자(WF)를 CMOS 공정에서 제공하는 저항 소자의 온도 계수(Temperature Coefficient) 값을 사용하게 된다면, 저항에 의해 발생하는 온도 영향성을 감소할 수 있다.
RC 오실레이터의 경우 고속 주파수를 생성해야 하는 경우도 있기 마련이다. 특히 수백 MHz단위의 클록 신호를 생성하는 경우 R, C값 이외에 도 7을 참조하여 전술한 바와 같은 비교기 지연도 전체 주파수를 결정하는데 큰 영향을 미칠 수 있다. 이를 보상하기 위하여 저항의 온도 계수뿐만 아니라, 비교기 지연도 반영할 수 있도록 가중치 인자(WF)를 결정할 수 있다.
일 실시예에서, 아래 수학식들과 같이 가중치 인자(WF)는 상기 동작 온도가 상기 기준 온도보다 높은 경우에 해당하는 고온 가중치 인자 및 상기 동작 온도가 상기 기준 온도보다 낮은 경우에 해당하는 저온 가중치 인자를 포함할 수 있다.
WF_HT=[(FSEL_HT+LO)/(FSEL_RT+LO)]/(HT-RT)
WF_LT=[(FSEL_LT+LO)/(FSEL_RT+LO)]/(RT-LT)
상기 수학식들에서, WF_HT는 상기 고온 가중치 인자를 나타내고, WF_LT는 상기 저온 가중치 인자를 나타내고, RT는 상기 기준 온도를 나타내고, HT는 상기 기준 온도(RT)보다 높은 고온 동작 온도를 나타내고, LT는 상기 기준 온도(RT)보다 낮은 저온 동작 온도를 나타내고, FSEL_RT는 상기 기준 온도(RT)에 상응하는 상기 주파수 선택 코드를 나타내고, FSEL_HT는 상기 고온 온도(HT)에 상응하는 상기 주파수 선택 코드를 나타내고, FSEL_LT는 상기 저온 온도(LT)에 상응하는 상기 주파수 선택 코드를 나타낸다.
위 수학식들에서 알 수 있듯이, 기준 온도(RT) 기준으로 가중치 인자(WF)는 변화하게 된다.
일 실시예에서, FSEL_HT, FSEL_LT은 각각 Post-layout Simulation을 수행하여, 최적의 FSEL값을 찾아 WF값을 계산할 수 있다.
다른 실시예에서, 동작 온도를 변화시키면서 클록 신호(CLK)의 주파수를 측정하는 테스트를 수행하고, 측정 결과에 기초하여 FSEL_HT, FSEL_LT를 결정할 수 있다.
이와 같은, FSEL_HT, FSEL_LT는 동작 온도를 독립 변수로 하는 함수의 형태로 제공될 수 있고, 복수의 동작 온도들에 매핑된 복수의 값들을 포함하는 매핑 테이블의 형태로 제공될 수도 있다.
도 13은 도 10의 온도 보상 회로에 포함되는 출력 회로의 일 실시예를 나타내는 도면이다.
도 13을 참조하면, 출력 회로(350)는 제1 플립-플롭(FF6), 제2 플립-플롭(FF7), 합산기(351), 저역 통과 필터(LPF) 및 선택부(MUX)를 포함할 수 있다.
제1 플립-플롭(FF6)은 데이터 단자(D)로 보정 코드(ΔFSEL)을 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신할 수 있다.
제2 플립-플롭(FF7)은 데이터 단자(D)가 제1 플립-플롭(FF6)의 출력 단자(Q)와 연결되어 데이터 단자(D)로 제1 플립-플롭(FF6)의 출력을 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신할 수 있다.
합산기(351)는 제2 플립-플롭(FF7)의 출력 및 주파수 선택 코드(FSEL)를 합산하여 온도 보상 주파수 선택 코드(TCFSEL)를 출력할 수 있다.
저역 통과 필터(LPF)는 온도 보상 주파수 선택 코드(TCFSEL)에 대한 저역 통과 필터링을 수행하여 필터링된 온도 보상 주파수 선택 코드(FTCFSEL)를 출력할 수 있다.
선택부(MUX)는 온도 보상 모드 또는 노말 모드를 나타내는 동기화된 모드 신호(SMD)에 기초하여 필터링된 온도 보상 주파수 선택 코드(FTCLSEL) 및 주파수 선택 코드(FSEL) 중 하나를 선택 코드(MFSEL)로서 출력할 수 있다. 실시예들에 따라서, 동기화된 모드 신호(SMD)는 동기 신호(MD)로 대체될 수 있다.
선택부(MUX)는 상기 온도 보상 모드에서 상기 필터링된 온도 보상 주파수 선택 코드(FTCLSEL)를 출력하고, 상기 노말 모드에서 온도 보상 주파수 선택 코드(FTCLSEL)를 대체하여 주파수 선택 코드(FSEL)를 출력할 수 있다.
실시예들에 따라서, 저역 통과 필터(LPF)는 생략될 수 있다. 출력 회로(350)가 저역 통과 필터(LPF)를 포함하는 경우, 전술한 온도 보상 주파수 선택 코드(TCFSEL)는 필터링된 온도 보상 주파수 선택 코드(FTCFSEL)로 대체될 수 있다.
실시예들에서 따라서, 선택부(MUX)는 생략되고 항상 온도 보상 모드만이 수행될 수도 있다. 출력 회로(350)가 선택부(MUX)를 포함하는 경우, 전술한 온도 보상 주파수 선택 코드(TCFSEL)는 선택 코드(MFSEL)로 대체될 수 있다.
도 14는 본 발명의 실시예들에 따른 클록 생성 회로의 동작의 일 실시예를 나타내는 도면이다.
도 14에는 본 발명의 실시예들에 따른 개념이 도시되어 있다. 기준 온도(RT)(예를 들어, 상온 25'C)에서 타겟 주파수(Ft)로 트리밍된 주파수 선택 코드(FSEL) 값을 이용할 수 있다. 예를 들어, 오실레이터(200)는 PTAT특성을 가진다고 가정한다.
도 14를 참조하면, 기준 온도(RT)에서 트리밍된 FSEL=i라고 가정하였다. 이때 온도 증가 시 오실레이터(200)의 주파수는 증가하나, 고온(HT)에서 FSEL값을 i 에서 i-1로 변경하면 온도에 대한 주파수 정확도 특성이 개선되는 것을 확인할 수 있다.
반대로 저온(LT)에서는 FSEL값을 i에서 i+1로 증가시키면, 주파수 정확도가 개선된다. 정리하면, FSEL값을 온도 센서의 출력을 바탕으로, 현재 온도가 상온 기준으로 높은지 또는 낮은지에 따라 FSEL을 증가 또는 감소시킬지 먼저 판단한다.
다음으로 온도 센서의 디지털 코드인 동작 온도 코드(TSC)를 기반으로 온도가 얼마나 증가했는지 알면, 주파수 선택 코드((FSEL) 값을 얼마나 증가 또는 감소할지도 결정할 수 있다.
도 15는 본 발명의 실시예들에 따른 클록 생성 회로의 인에이블 과정을 설명하기 위한 도면이다.
도 15를 참조하면, 반도체 집적 회로는 다양한 주파수의 클록 신호들을 생성하기 위해 복수의 클록 생성 회로들(101, 102, 103)을 포함할 수 있다.
오실레이터의 출력이 풀-칩 시스템에서 메인 클록으로 사용되는 제품군에서는 오실레이터 주파수 산포를 감소하기 위하여 LDO와 같은 전압 레귤레이터(10)를 이용하여 전원 전압(VDD)의 변동 영향성을 최소화한 레귤레이터 전압(VREG)을 생성하고, 레귤레이터 전압(VREG)을 클록 생성 회로들(101, 102, 103)의 전원으로 사용할 수 있다. 또한 오실레이터에 대해서 타겟 주파수에 대한 1-포인트 트리밍을 진행함으로써 공정 변동성은 제거될 수 있다.
한편, 온도 영향성은 전술한 바와 같은 본 발명의 실시예들에 따른 온도 보상 회로(300)를 사용하여 최소화할 수 있다. 그러나 오실레이터 자체로 시스템을 구동해야 하는 경우, 전압 레귤레이터(10) 및 오실레이터를 동시에 켤 수 밖에 없는 한계가 있다. 외부 클록 소스(External Clock Source)를 지원받을 수 없기 때문이다.
따라서 전압 리셋 신호(RSTB)가 임의의 클록 주기(clock period)에 동기화되어 입력될 수 없는 상황이며, 전압 레귤레이터(10)의 출력인 레귤레이터 전압(VREG)이 안정화되기 전에 리셋 신호를 받는 상황, 즉 전압 레귤레이터(10) 및 오실레이터의 리셋 신호가 동시에 인가되는 상황이 발생할 수 밖에 없다.
이 경우 전압 리셋 신호(RSTB)가 0 에서 1로 토글(toggle)시, 레귤레이터 전압(VREG)도 동시에 천이(transition)한다. 이러한 경우 오실레이터 전원이 정상적으로 인가되기 전에, 이미 리셋 신호가 발생하였으므로, 오실레이터 내부 로직은 리셋되지 않고 동작을 시작하게 되며, 초기 상태(Initial State)가 미지의(unknown) 값으로 시작되는 오동작이 발생 가능하다.
따라서 클록 생성 회로(100)의 온도 보상 회로(300)도 오동작할 가능성이 커진다. 이러한 경우를 예방하기 위하여, 후술하는 바와 같이 간단한 로직으로 구성된 스타트-업 인에이블 회로를 이용할 수 있다.
도 16은 도 10의 온도 보상 회로에 포함되는 스타트-업 인에이블 회로의 일 실시예를 나타내는 도면이고, 도 17은 도 16의 스타트-업 인에이블 회로의 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 스타트-업 인에이블 회로(330)는 제1 플립-플롭(FF8), 인버터(INV), 제2 플립-플롭(FF9), XOR 게이트 및 AND 게이트를 포함할 수 있다.
제1 플립-플롭(FF8)은 데이터 단자(D)로 로직 하이 레벨의 전압(1'b1)을 수신하고, 클록 단자(C)로 분주 클록 신호(DCLK)를 수신한다.
인버터(INV)는 분주 클록 신호(DCLK)를 반전하여 반전된 분주 클록 신호(DCLKB)를 생성한다.
제2 플립-플롭(FF9)은 데이터 단자(D)가 제1 플립-플롭(FF8)의 출력 단자(Q)와 연결되어 데이터 단자(D)로 제1 플립-플롭(FF8)의 출력을 수신하고, 클록 단자(C)로 반전된 분주 클록 신호(DCLKB)를 수신한다.
XOR 게이트는 제1 플립-플롭(FF8)의 출력 및 제2 플립-플롭(FF9)의 출력에 대한 배타적 논리합(XOR) 연산을 수행한다.
AND 게이트는 XOR 게이트의 출력 및 전압 리셋 신호(RSTB)에 대한 논리곱(AND) 연산을 수행하여 보상 리셋 신호(TCRST)를 생성한다.
도 16 및 17을 참조하면, 분주 클록 신호(DCLK)가 인가되면, 제1 플립-플롭(FF8)은 로직 하이 레벨의 전압(1'b1)을 샘플링하고, 분주 클록 신호(DCLK)의 하강 에지(falling edge)에서 제1 플립-플롭(FF8)의 출력을 제2 플립-플롭(FF9)이 다시 샘플링한다.
제1 및 제2 플립-플롭들(FF8, FF9)의 출력을 XOR 연산하여 기존의 전압 리셋 신호(RSTB)와 AND 연산을 수행하면, 도 17에 도시된 바와 같은 보상 리셋 신호(TCRST)를 생성할 수 있다. 즉, 제1 시점(t1)에서 전압 보상 신호(RSTB)가 천이하면 전압 레귤레이터(10)의 출력인 레귤레이터 전압(VREG)이 증가하고, 레귤레이터 전압(VREG)가 내부 로직들의 문턱 전압(VTH)을 넘기는 시점, 즉 제2 시점(t2)에서 분주 클록 신호(DCLK)가 토글링되기 시작한다.
보상 리셋 신호(TCRST)는 하이 레벨로 토글하여 기존 로직들을 리셋시킨 후, 제3 시점(t3)에서 로우 레벨로 복귀한다. 즉, 레귤레이터 전압(VREG)이 로직 문턱(VTH)을 넘길 때 온도 보상 회로(300)는 리셋을 시작하게 되고, 다음 분주 클록 신호(DCLK)의 하강 에지 때 온도 보상 회로(300)의 리셋을 풀어주는 역할을 갖게 된다.
결과적으로, 스타트-업 인에이블 회로(330)는 전압 리셋 신호(RSTB)와 레귤레이터 전압(VREG)의 천이가 시퀀스에 관계없이, 즉 시퀀스 프리(Sequence Free)하도록 기능할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 클록 생성 회로(100)는 스타트-업 인에이블 회로(330)를 이용하여 타 시스템의 서브 IP(Sub-IP)로 사용되거나, 단독으로 사용되어도, 파워 시퀀스 프리(Power Sequence Free)하게 동작하므로, 다양한 제품군에 응용이 확장 될 수 있다.
도 18 및 19는 본 발명의 실시예들에 따른 클록 생성 회로의 동작 모드들을 나타내는 도면들이다.
도 18에는 본 발명의 실시예들에 따른 클록 생성 회로(100)의 시뮬레이션 결과가 도시되어 있다. 도 18의 시뮬레이션에서 사용한 저항 소자의 온도 변화량은, -40'C~125'C에서 약 8% 선형적으로 변하는 특성이 스파이스 모델(Spice Model)에 반영된 소자를 사용하였다.
도 18의 좌측 결과는, 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드(FSEL)를 RC 오실레이터에 인가하는 노말 모드에서 RC 오실레이터의 주파수를 여러 PVT조건에서 검증한 결과이다. 시뮬레이션 결과는 -55'C~150'C의 온도 변화에 대하여, -4.17%~+6.77%의 주파수 정밀도를 보여주고 있다.
도 18의 우측 결과는, 주파수 선택 코드(FSEL)를 대체하여 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드(TCFSEL)를 RC 오실레이터에 인가한 온도 보상 모드에서, -0.73% ~ +1.27% 까지 개선이 이루어짐을 보여준다.
도 18의 노말 모드 및 온도 보상 모드의 시뮬레이션 결과들을 비교하면, Peak-to-Peak 값을 기준으로 5.47배의 정밀도가 개선됨을 확인할 수 있다. 결과적으로, 본 발명의 실시예들에 따라서, 온도 센서의 출력을 이용한 주파수 보정 기술이 효과적으로 동작하고 있음을 확인할 수 있다.
도 19는 노말 모드에서 온도 보상 모드로, 다시 온도 보상 모드에서 노말 모드로 실시간 모드 변경 시, 주파수 변화에 대한 시뮬레이션 결과를 보여주고 있다.
여러 PVT조건에서 수행한 결과이며, 모드 별로 변경 시, 주파수가 급격하게 변하는 것이 아니라, 천천히 변경될 수 있도록 FIR(finite impulse response) 저역 통과 필터(LPF)를 온도 보상 회로(300)에 반영하였고, 위 기술이 잘 반영되어 있음을 확인할 수 있다.
주파수뿐만 아니라, 듀티비(Duty ratio)도 모드 변경시마다 변화가 발생하지 않고, 거의 50%로 잘 유지되고 있음을 확인할 수 있다. 시스템 애플리케이션(System Application)마다 클록 신호(CLK)의 하강 에지도 사용하기 때문에, 듀티비 성능도 큰 변동이 없어야 하며, 도 19의 시뮬레이션 결과에서도 설계 의도대로 잘 동작하고 있음을 확인할 수 있다.
본 발명의 실시예들에 따른 온도 보상 회로는, 시스템 쓰로틀링(System Throttling) 까지도 고려한 것이다. 쓰로틀링이란, 풀-칩 시스템(Full-chip System)이 고속 동작하여 칩 내부 발열에 의해서 온도가 지속적으로 상승하게 되면 칩 내부에 비정상적인 전류가 흐르게 되므로, 시스템의 오동작 발생 전에, 클록 주파수를 내려 시스템의 동작 속도를 강제로 내리는 기능을 말한다.
오실레이터를 이용하는 시스템의 경우 오실레이터 주파수 조절은 주파수 선택 코드(FSEL) 값으로 조절하는데, 이 또한 주파수 선택 코드(FSLE) 값의 변경시, 오실레이터 주파수 변경이 천천히 발생해야만, 시스템 로직의 오동작을 예방할 수 있다. 따라서, 주파수 선택 코드(FSEL) 변화를 샘플링하고, 이를 저역 통과 필터(LPF)에 인가한다. 온도 보상 주파수 선택 코드(TCFSEL)의 값이 천천히 변경될 수 있도록, 저역 통과 필터(LPF) 이전에 주파수 선택 코드(FSEL) 값이 샘플링 되도록 온도 보상 회로를 설계하였다.
종래에는 주로 온도 경향성이 서로 다른 소자들의 조합을 이용하거나, 저항의 연결되는 시간을 조절하는 등, 소자 특성을 이용하여 온도 경향성을 개선하려고 하였다. 또는 오실레이터의 충/방전 전류 자체를 온도에 변화가 없도록, 밴드 갭 레퍼런스(BGR) 등의 복잡한 아날로그 회로를 도입하여 해결하려고 하였다. 그러나 공정에서 서로 반대되는 온도경향성을 가진 저항소자를 제공하지 않을 수도 있고, 저항간 미스매치(mismatch)에 의하여 보정되는 수치가 기대보다 작아질 수 있는 문제가 있다.
본 발명의 실시예들에 따라서, 심플한 디지털 보정 회로인 온도 보상 회로를 이용하여 온도 경향성 문제를 해결할 수 있다. 다양한 제품군은 대부분 온도센서를 내장하고 있기 때문에, 온도센서의 출력을 이용함으로써 쉽게 오실레이터의 온도 경향성을 보정할 수 있다.
도 20 및 21은 본 발명의 실시예들에 따른 시스템을 나타내는 블록도들이다.
도 20은 본 발명의 실시예들에 따른 클록 생성 회로(100)를 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 20을 참조하면, 컴퓨터 시스템(2000)은 시스템 온 칩(SOC)(2100),, 디스플레이 장치(2200), 입력 장치(2300), 메모리 장치(2500), 메모리 장치(2500)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2400) 및 클록 생성 회로(100)를 포함할 수 있다. 컴퓨터 시스템(2000)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, MP4 플레이어 등과 같은 전자 장치로 구현될 수 있다.
시스템 온 칩(2100)은 입력 장치(2300)를 통하여 입력된 데이터에 따라 메모리 장치(2500)에 저장된 데이터를 디스플레이 장치(2200)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(2300)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 시스템 온 칩(405)은 컴퓨터 시스템(2000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2400)의 동작을 제어할 수 있다.
실시 예에 따라서, 메모리 장치(2500)의 동작을 제어할 수 있는 메모리 컨트롤러(2400)는 시스템 온 칩(2100)의 일부로서 구현될 수 있고 또한 시스템 온 칩(2100)과 구별되는 별도의 칩으로 구현될 수도 있다.
본 발명의 실시예들에 따른 클록 생성 회로(100)는 온도 보상 회로 및 오실레이터를 포함할 수 있다. 전술한 바와 같이, 상기 온도 보상 회로는 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성할 수 있다. 상기 오실레이터는 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호(CLK)를 생성할 수 있다. 클록 신호(CLK)는 컴퓨터 시스템(2000)의 적어도 하나의 구성요소의 동작 클록 신호로서 이용될 수 있다.
도 21은 본 발명의 실시예들에 따른 클록 생성 회로(100)를 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 21을 참조하면, 컴퓨터 시스템(3000)은 안테나(3100), 시스템 온 칩(SOC)(3200), 무선 송수신기(3300), 입력 장치(3400), 디스플레이 장치(3500) 및 클록 생성 회로(100)를 포함할 수 있다. 무선 송수신기(3300)는 안테나(3100)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(3000)는 RF(Radio Frequency) 송수신기일 수 있으며, 안테나(3100)를 통하여 수신된 무선 신호를 시스템 온 칩(3200)에서 처리될 수 있는 신호로 변환할 수 있다. 시스템 온 칩(3200)은 무선 송수신기(3300)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이 장치(3500)로 전송할 수 있다. 또한, 무선 송수신기(3300)는 시스템 온 칩(3200)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(3100)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(3400)는 시스템 온 칩(3200)의 동작을 제어하기 위한 제어 신호 또는 시스템 온 칩(3200)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
본 발명의 실시예들에 따른 클록 생성 회로(100)는 전술한 바와 같은 온도 보상 회로 및 오실레이터를 포함할 수 있다. 클록 생성 회로(100)에서 생성된 클록 신호(CLK)는 컴퓨터 시스템(3000)의 적어도 하나의 구성요소의 동작 클록 신호로서 이용될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 클록 생성 회로 및 클록 신호의 생성 방법은 온도 센서의 출력 값을 이용하여 오실레이터의 특성을 반영한 온도 보상 주파수 선택 코드를 생성하고 상기 온도 보상 주파수 선택 코드를 이용하여 오실레이터를 제어함으로써 동작 온도의 변화에 따른 클록 신호의 주파수 변동을 효율적으로 감소할 수 있다.
본 발명의 실시예들은 클록 신호가 요구되는 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 자율 주행 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성하는 온도 보상 회로; 및
    상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성하는 오실레이터를 포함하는 클록 생성 회로.
  2. 제1 항에 있어서,
    상기 온도 보상 회로는,
    상기 오실레이터가 PTAT(proportional to absolute temperature) 특성을 갖는 경우 상기 동작 온도가 증가할수록 상기 온도 보상 주파수 선택 코드의 값을 감소하고,
    상기 오실레이터가 CTAT(complementary to absolute temperature) 특성을 갖는 경우 상기 동작 온도가 증가할수록 상기 온도 보상 주파수 선택 코드의 값을 증가하는 것을 특징으로 하는 클록 생성 회로.
  3. 제1 항에 있어서,
    상기 오실레이터는,
    커패시터의 충전 및 방전을 통하여 상기 클록 신호를 생성하는 저항-커패시터(RC) 오실레이터이고,
    상기 온도 보상 주파수 선택 코드에 선형적으로 비례하는 충전 전류를 생성하고 상기 충전 전류를 이용하여 상기 커패시터를 충전하는 것을 특징으로 하는 클록 생성 회로.
  4. 제3 항에 있어서,
    상기 클록 생성 회로는,
    상기 온도 보상 주파수 선택 코드를 써모미터 코드로 변환하는 써모미터 디코더를 더 포함하고,
    상기 오실레이터는,
    상기 써모미터 코드의 비트 값들에 기초하여 상기 충전 전류를 생성하는 것을 특징으로 하는 클록 생성 회로.
  5. 제1 항에 있어서,
    상기 온도 보상 회로는,
    하기의 수학식에 따라서 상기 온도 보상 주파수 선택 코드를 생성하는 것을 특징으로 하는 클록 생성 회로.
    TCFSEL = (FSEL+LO)*WF*ΔT+LO
    (상기 수학식에서, TCFSEL은 상기 온도 보상 주파수 선택 코드를 나타내고, FSEL은 상기 주파수 선택 코드를 나타내고, WF는 가중치 인자를 나타내고, ΔT는 상기 동작 온도 및 상기 기준 온도의 차이를 나타내고, LO는 상수 값을 나타냄)
  6. 제5 항에 있어서,
    상기 가중치 인자는 상기 동작 온도에 관계 없이 고정되는 것을 특징으로 하는 클록 생성 회로.
  7. 제5 항에 있어서,
    상기 가중치 인자는 상기 동작 온도가 상기 기준 온도보다 높은 경우에 해당하는 고온 가중치 인자 및 상기 동작 온도가 상기 기준 온도보다 낮은 경우에 해당하는 저온 가중치 인자를 포함하는 것을 특징으로 하는 클록 생성 회로.
  8. 제7 항에 있어서,
    상기 고온 가중치 인자 및 상기 저온 가중치 인자는 하기의 수학식들에 의해 결정되는 것을 특징으로 하는 클록 생성 회로.
    WF_HT=[(FSEL_HT+LO)/(FSEL_RT+LO)]/(HT-RT)
    WF_LT=[(FSEL_LT+LO)/(FSEL_RT+LO)]/(RT-LT)
    (상기 수학식들에서, WF_HT는 상기 고온 가중치 인자를 나타내고, WF_LT는 상기 저온 가중치 인자를 나타내고, RT는 상기 기준 온도를 나타내고, HT는 상기 기준 온도보다 높은 고온 동작 온도를 나타내고, LT는 상기 기준 온도보다 낮은 저온 동작 온도를 나타내고, FSEL_RT는 상기 기준 온도에 상응하는 상기 주파수 선택 코드를 나타내고, FSEL_HT는 상기 고온 온도에 상응하는 상기 주파수 선택 코드를 나타내고, FSEL_LT는 상기 저온 온도에 상응하는 상기 주파수 선택 코드를 나타냄)
  9. 제5 항에 있어서,
    상기 가중치 인자는 상기 동작 온도에 따라 변화하는 것을 특징으로 하는 클록 생성 회로.
  10. 제1 항에 있어서,
    상기 온도 보상 회로는,
    상기 온도 보상 주파수 선택 코드에 대한 저역 통과 필터링을 수행하여 필터링된 온도 보상 주파수 선택 코드를 상기 오실레이터로 출력하는 것을 특징으로 하는 클록 생성 회로.
  11. 제1 항에 있어서,
    상기 온도 보상 회로는,
    온도 보상 모드에서 상기 온도 보상 주파수 선택 코드를 상기 오실레이터로 출력하고,
    노말 모드에서 상기 온도 보상 주파수 선택 코드를 대체하여 상기 주파수 선택 코드를 상기 오실레이터로 출력하는 것을 특징으로 하는 클록 생성 회로.
  12. 현재의 동작 온도 및 기준 온도의 차이에 기초하여 온도 보상 주파수 선택 코드를 생성하는 온도 보상 회로; 및
    상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성하는 오실레이터를 포함하고,
    상기 온도 보상 회로는,
    상기 클록 신호의 주파수를 분주하여 분주 클록 신호를 생성하는 클록 분주기;
    상기 동작 온도 및 상기 기준 온도의 차이에 기초하여 보정 코드를 생성하는 로직 회로; 및
    상기 보정 코드 및 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 합산하여 상기 동작 온도에 따라 변화하는 상기 온도 보상 주파수 선택 코드를 생성하는 출력 회로를 포함하는 클록 생성 회로.
  13. 제12 항에 있어서,
    상기 로직 회로는,
    상기 기준 온도에 상응하는 기준 온도 코드 및 상기 동작 온도에 상응하는 동작 온도 코드의 차이를 나타내는 온도 차이 값 및 상기 동작 온도가 상기 기준 온도보다 높은지 여부를 나타내는 극성 신호를 생성하는 제1 로직 회로; 및
    상기 온도 차이 값, 상기 극성 신호 및 외부로부터 제공되는 가중치 인자 정보에 기초하여 상기 보정 코드를 생성하는 제2 로직 회로를 포함하는 것을 특징으로 하는 클록 생성 회로.
  14. 제13 항에 있어서,
    상기 온도 보상 회로는,
    상기 동작 온도 코드에 동기화된 외부 클록 신호를 상기 분주 클록 신호에 동기화하여 동기화된 외부 클록 신호를 생성하는 동기화 회로를 더 포함하고,
    상기 로직 회로는,
    상기 동기화된 외부 클록 신호에 동기하여 상기 기준 온도 코드 및 상기 동작 온도 코드를 수신하는 것을 특징으로 하는 클록 생성 회로.
  15. 제12 항에 있어서,
    상기 출력 회로는,
    데이터 단자로 상기 보정 코드를 수신하고, 클록 단자로 상기 분주 클록 신호를 수신하는 제1 플립-플롭;
    데이터 단자로 상기 제1 플립-플롭의 출력을 수신하고, 클록 단자로 상기 분주 클록 신호를 수신하는 제2 플립-플롭; 및
    상기 제2 플립-플롭의 출력 및 상기 주파수 선택 코드를 합산하여 상기 온도 보상 주파수 선택 코드를 출력하는 합산기를 포함하는 것을 특징으로 하는 클록 생성 회로.
  16. 제12 항에 있어서,
    상기 출력 회로는,
    상기 온도 보상 주파수 선택 코드에 대한 저역 통과 필터링을 수행하여 필터링된 온도 보상 주파수 선택 코드를 출력하는 저역 통과 필터를 포함하는 것을 특징으로 하는 클록 생성 회로.
  17. 제12 항에 있어서,
    상기 출력 회로는,
    온도 보상 모드 또는 노말 모드를 나타내는 모드 신호에 기초하여 상기 온도 보상 모드에서 상기 온도 보상 주파수 선택 코드를 출력하고, 상기 노말 모드에서 상기 온도 보상 주파수 선택 코드를 대체하여 상기 주파수 선택 코드를 출력하는 선택부를 포함하는 것을 특징으로 하는 클록 생성 회로.
  18. 제12 항에 있어서,
    상기 온도 보상 회로는,
    상기 오실레이터에 인가되는 레귤레이터 전압의 파워-업 타이밍을 나타내는 전압 리셋 신호를 상기 분주 클록 신호에 동기화하여 보상 리셋 신호를 생성하는 스타트-업 인에이블 회로를 더 포함하고,
    상기 오실레이터는 상기 보상 리셋 신호에 응답하여 인에이블되는 것을 특징으로 하는 클록 생성 회로.
  19. 제18 항에 있어서,
    상기 스타트-업 인에이블 회로는,
    데이터 단자로 로직 하이 레벨의 전압을 수신하고, 클록 단자로 상기 분주 클록 신호를 수신하는 제1 플립-플롭;
    상기 분주 클록 신호를 반전하여 반전된 분주 클록 신호를 생성하는 인버터;
    데이터 단자로 상기 제1 플립-플롭의 출력을 수신하고, 클록 단자로 상기 반전된 분주 클록 신호를 수신하는 제2 플립-플롭;
    상기 제1 플립-플롭의 출력 및 상기 제2 플립-플롭의 출력에 대한 배타적 논리합(XOR) 연산을 수행하는 XOR 게이트; 및
    상기 XOR 게이트의 출력 및 상기 전압 리셋 신호에 대한 논리곱(AND) 연산을 수행하여 상기 보상 리셋 신호를 생성하는 AND 게이트를 포함하는 것을 특징으로 하는 클록 생성 회로.
  20. 현재의 동작 온도 및 기준 온도의 차이에 기초하여 상기 동작 온도에 관계 없이 고정된 값을 갖는 주파수 선택 코드를 보정하여 상기 동작 온도에 따라 변화하는 온도 보상 주파수 선택 코드를 생성하는 단계; 및
    상기 온도 보상 주파수 선택 코드에 기초하여 상기 동작 온도에 관계 없이 일정하게 유지되는 동작 주파수를 갖는 클록 신호를 생성하는 단계를 포함하는 클록 생성 방법.
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