KR102504912B1 - 반도체 장치의 리키지 분포 예측 시스템 및 그 방법 - Google Patents

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Abstract

본 발명은 적은 수의 리키지 데이터를 이용하여서도 리키지 분포를 정확하게 예측할 수 있는 리키지 분석 시스템 및 그 분석 방법을 개시하며, 리키지 분석 시스템은 공정 변화에 따라 변화되는 파라미터들에 대한 샘플값들을 랜덤하게 선택하는 파라미터 샘플링부; 선택된 샘플값들을 가우시안 샘플값들로 변환하는 데이터 변환부; 리키지 시뮬레이션을 수행하여 반도체 장치의 리키지 데이터를 생성하는 리키지 데이터 생성부; 및 리키지 데이터를 복수의 클러스터들로 클러스터링하고, 상기 클러스터들의 리키지 데이터를 이용하여 각 클러스터에 대응되는 가우시안 구성요소들을 생성한 후 상기 가우시안 구성요소들을 혼합하여 상기 반도체 장치의 리키지 분포를 결정하는 GMM 모델링부를 포함할 수 있다.

Description

반도체 장치의 리키지 분포 예측 시스템 및 그 방법{LEAKAGE DISTRIBUTION ESTIMATING SYSTEM OF SEMICONDUCTOR AND ANALYSIS METHOD OF THE SAME}
본 발명은 반도체 장치의 리키지 분포를 예측하는 시스템 및 방법에 관한 것으로, 보다 상세하게는 적은 수의 리키지 데이터를 이용하여서도 리키지 분포를 정확하게 예측할 수 있는 리키지 분석 시스템 및 그 분석 방법에 관한 것이다.
최근 휴대용 전자기기 시장이 급격하게 증가함에 따라 배터리의 수명 문제를 해결하기 위해 파워 소비를 줄이기 위한 요구가 증가하고 있다. 한편 반도체 장치의 트랜지스터의 스케일 감소로 인해, 반도체 장치의 파워 소비 중 리키지 파워가 차지하는 비율이 증가하고 있다.
따라서, 정확하게 리키지를 예측하는 것이 반도체 장치의 회로 설계에 있어서 매우 중요한 사항이 되었다.
또한, SoC(system-on-a-Chip) 회로의 리키지 예측(leakage estimation)은 주로 게이트 레벨이나 상위 레벨에서 주로 수행된다. 그러나 DRAM의 경우 셀의 구조가 단일 트랜지스터로 구성되어 있고, 아날로그 동작범위에서 동작하기 때문에 트랜지스터 레벨에서의 예측이 적합하다. 이에 비해 트랜지스터 레벨에서의 리키지 분석에 대한 연구는 많이 부족한 상황이어서 이에 대한 깊은 연구가 필요하다.
특허문헌 1: 미국등록특허 7603638(2009.10.13.) 특허문헌 2: 미국등록특허 6239607(2001.05.29) 특허문헌 3: 미국공개특허 2008-0103708(2008.05.01)
본 발명은 반도체 장치의 공정상의 변화(process variation)로 인해 발생하는 회로 리키지 전류(circuit leakage current)의 분포를 트랜지스터 레벨에서 효율적으로 예측할 수 있는 통계적 리키지 분석(statistical leakage analysis) 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 리키지 분포 예측 시스템은 반도체 장치에서 공정 변화에 따라 변화되는 파라미터들에 대한 샘플값들을 랜덤하게 선택하는 파라미터 샘플링부; 상기 파라미터 샘플링부에서 선택된 샘플값들을 가우시안 샘플값들로 변환하는 데이터 변환부; 상기 반도체 장치에 포함된 스위칭 소자들에 대한 노드 바이어스 정보, 상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출된 정보, 및 상기 가우시안 샘플값들을 이용한 리키지 시뮬레이션을 수행하여 상기 반도체 장치의 리키지 데이터를 생성하는 리키지 데이터 생성부; 및 상기 리키지 데이터를 복수의 클러스터들로 클러스터링하고, 상기 클러스터들의 리키지 데이터를 이용하여 각 클러스터에 대응되는 가우시안 구성요소들을 생성한 후 상기 가우시안 구성요소들을 혼합하여 상기 반도체 장치의 리키지 분포를 결정하는 GMM 모델링부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 리키지 분포 예측 시스템은 서브 시스템들과 일대일 대응되며, 대응되는 서브 시스템의 리키지 분포를 생성하는 복수의 서브 예측 시스템들; 및 상기 복수의 서브 시스템들의 리키지 분포들을 순차적으로 합하여 상기 복수의 서브 시스템들을 포함하는 반도체 시스템에 대한 리키지 분포를 결정하는 순차 가산부를 포함하되, 상기 서브 예측 시스템들 각각은 상기 서브 시스템에서 공정 변화에 따라 변화되는 파라미터들에 대한 샘플값들을 랜덤하게 선택하는 파라미터 샘플링부; 상기 파라미터 샘플링부에서 선택된 샘플값들을 가우시안 샘플값들로 변환하는 데이터 변환부; 상기 서브 시스템에 포함된 스위칭 소자들에 대한 노드 바이어스 정보, 상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출된 정보, 및 상기 가우시안 샘플값들을 이용한 리키지 시뮬레이션을 수행하여 리키지 데이터를 생성하는 리키지 데이터 생성부; 및 상기 리키지 데이터를 복수의 클러스터들로 클러스터링하고, 각 클러스터의 리키지 데이터를 이용하여 각 클러스터에 대응되는 복수의 가우시안 구성요소들을 생성한 후 상기 복수의 가우시안 구성요소들을 혼합하여 상기 서브 시스템에 대한 리키지 분포를 결정하는 GMM 모델링부를 포함할 수 있다.
본 발명의 일 실시예에 따른 리키지 분포 예측 방법은 반도체 장치에서 공정 변화에 따라 변화되는 파라미터들에 대한 샘플값들을 랜덤하게 선택하는 단계; 선택된 샘플값들을 가우시안 샘플값들로 변환하는 단계; 상기 반도체 장치에 포함된 스위칭 소자들에 대한 노드 바이어스 정보, 상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출된 정보, 및 상기 가우시안 샘플값들을 이용한 리키지 시뮬레이션을 수행하여 상기 반도체 장치의 리키지 데이터를 생성하는 단계; 상기 리키지 데이터를 복수의 클러스터들로 클러스터링하는 단계; 상기 클러스터들의 리키지 데이터를 이용하여 각 클러스터에 대응되는 가우시안 구성요소들을 생성하는 단계; 및 상기 가우시안 구성요소들을 혼합하여 상기 반도체 장치의 리키지 분포를 결정하는 단계를 포함할 수 있다.
본 발명은 HSPICE를 사용한 몬테카를로(MC: Monte-Carlo) 시뮬레이션시 사용되는 리키지 데이터(시뮬레이션 데이터)의 수보다 훨씬 적은 수의 리키지 데이터를 사용해서도 몬테카를로 시뮬레이션을 통해 얻은 결과와 실질적으로 동일한 결과를 얻을 수 있음으로써 반도체 장치에 대한 공정 변화를 반영하면서도 효율적으로 리키지를 분석할 수 있게 해준다.
또한, 본 발명은 전체 회로의 부분적인 블록들에 대해 개별적으로 리키지 데이터를 수집하여 리키지를 분석한 후 이들을 결합시켜 전체 회로에 대한 리키지를 분석할 수 있도록 해준다.
도 1은 본 발명의 일 실시예에 따른 리키지 분포 예측 시스템의 구성을 나타내는 구성도.
도 2는 본 발명의 일 실시예에 따른 룩업 테이블의 파일들의 구성을 보여주는 도면.
도 3은 소불 시퀀스 및 소불 시퀀스를 가우시안 샘플값들로 변환한 모습을 보여주는 도면.
도 4는 이차원 선형 보간법을 설명하기 위한 도면.
도 5는 본 발명의 일 실시예에 따른 리키지 분포 예측 방법을 설명하기 위한 순서도.
도 6은 트랜지스터 레벨의 리키지 구성요소들의 값들을 이용하여 시스템 레벨에서의 리키지 값을 구하는 방법을 예시적으로 보여주는 도면.
도 7은 리키지 데이터를 클러스터링하는 모습을 예시적으로 보여주는 도면.
도 8은 클러스터들에 대응되는 가우스 구성요소들 및 이들을 혼합한 최종적인 GMM 리키지 분포를 몬테카를로(MC) 시뮬레이션 결과와 함께 보여주는 도면.
도 9는 본 발명의 다른 실시예에 따른 리키지 분포 예측 시스템의 구성을 나타내는 구성도.
도 10은 두 GMM 리키지 분포를 합하는 과정을 도식적으로 나타낸 도면.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 리키지 분포 예측 시스템의 구성을 나타내는 구성도이다.
도 1의 리키지 분포 예측 시스템은 회로 분석부(10), 메모리(20), 파라미터 샘플링부(30), 데이터 변환부(40), 리키지 데이터 생성부(50) 및 GMM(Gaussian Mixed Model) 모델링부(60)를 포함할 수 있다.
회로 분석부(10)는 반도체 장치의 회로 설계 데이터를 입력받아 회로 시뮬레이션을 수행하고, 이를 통해 반도체 장치에 포함된 구성요소들(예컨대, 스위칭 소자인 트랜지스터들)에 대한 노드 바이어스(node vias) 정보를 추출한다. 예컨대, 회로 분석부(10)는 구성요소들 간의 연결정보(netlist)에 대해 회로 시뮬레이션을 수행하여 해당 회로를 구성하는 각 트랜지스터들에 대한 채널 길이(L), 채널 폭(W), 게이트 전압(Vg), 소오스 전압(Vs) 및 드레인 전압(Vd)에 대한 정보를 추출한다. 본 실시예에서는 회로 분석부(10)가 분포 예측 시스템에 포함됨으로써 분포 예측 시스템이 자체적으로 노드 바이어스 정보를 추출하는 경우에 대해 설명하고 있으나, 이러한 노드 바이어스 정보는 외부로부터 미리 제공받아 메모리(20)에 저장된 상태로 사용될 수도 있다.
메모리(20)는 트랜지스터 레벨에서의 리키지 값들(리키지 전류값들)을 룩업 테이블(LUT) 형태로 저장한다. 룩업 테이블은, 표 1에서와 같이, 트랜지스터의 타입(NMOS, PMOS) 별로 그리고 각 타입의 트랜지스터에서 발생되는 리키지 전류값들(리키지 구성요소(leakage component)) 별로 미리 추출된 정보로써 만들어진 룩업 테이블 파일(LUT file)들을 포함할 수 있다.
Figure 112018042457588-pat00001
각 룩업 테이블 파일은 트랜지스터의 타입 별로 각각의 리키지 구성요소에 대해, 일정 범위 내에서 파라미터 값들을 변화시키면서 미리 추출한 리키지 전류값들이 해당 파라미터들과 매칭되게 저장될 수 있다. 예컨대, 룩업 테이블 파일들은, 도 2에서와 같이, 트랜지스터의 타입(NMOS, PMOS) 별로 각각의 리키지 구성요소에 대해, 트랜지스터의 채널 길이(L), 채널 폭(W), 게이트 전압(Vg), 소오스 전압(Vs) 및 드레인 전압(Vd)을 일정 범위 내에서 변화시키면서 각각의 경우에 대해 미리 추출한 리키지 전류값들이 해당 파라미터 값들과 매칭되게 저장될 수 있다. 또한, 메모리(20)는 회로 분석부(10)에서 추출된 노드 바이어스 정보를 별도로 저장할 수도 있다. 이러한 메모리(20)는 플래시 메모리, 저항성 메모리(RRAM), 상변화 메모리(PRAM), 자성 메모리(MRAM), 강유전체 메모리(FeRAM) 등의 불휘발성 메모리를 포함할 수 있다. 본 실시예에서는 룩업 테이블을 저장하는 메모리가 분포 예측 시스템에 포함되는 경우에 대해 설명하고 있으나, 룩업 테이블은 외부의 저장 매체에 저장되고, 분포 예측 시스템은 필요시 외부의 저장 매체에서 룩업 파일들을 읽어와 사용할 수도 있다.
파라미터 샘플링부(30)는 반도체 장치의 실제 제조 공정에서 발생될 수 있는 공정 변화(process variation)를 고려해야 할 파라미터들에 대해 기 설정된 범위(시스템 운영자에 의해 임의로 설정되는 범위) 내에서 랜덤한 값(샘플값)들을 선택한다.
예컨대, 파라미터 샘플링부(30)는 공정 변화를 고려해야 할 파라미터들의 개수 및 샘플링할 샘플들의 개수가 정해지면, 정해진 파라미터의 개수 및 샘플 수에 해당하는 샘플값들을 랜덤하게 선택한다. 트랜지스터의 각 파라미터들(L, W 등)의 값은 미리 지정되어 있지만 실제 제조 공정에서 발생하는 공정 변화에 의해 그 값들은 미리 지정된 값(설계값)들과 달라질 수 있다. 그러므로, 공정 변화에 따라 달라질 수 있는 예상 범위 내에서 파라미터들에 대한 샘플값들을 다양하게 선택하여 시뮬레이션함으로써 그러한 공정 변화를 고려할 수 있다.
본 실시예에 따른 파라미터 샘플링부(30)는 랜덤한 변수값(샘플값)으로서 보다 균일하게 분포되어 있는 값들을 선택하기 위한 방법으로 소불 시퀀스(sobol sequence)를 사용할 수 있다. 즉, 파라미터 샘플링부(30)는 파라미터들의 개수를 크기(Dimension)로 하고 샘플 개수를 길이(Length)로 하는 소불 시퀀스를 생성함으로써 샘플값들을 선택할 수 있다. 또한, 파라미터 샘플링부(30)는 GMM 모델링부(60)로부터 추가적인 샘플링을 요청받으면, 먼저 선택되었던 소불 시퀀스에 연속되게 새로운 소불 시퀀스를 추가하는 방법으로 샘플값들을 추가적으로 선택할 수 있다.
데이터 변환부(40)는 파라미터 샘플링부(30)에서 선택된 샘플값들을 가우시안 값들로 변환시킨다. 트랜지스터의 제조 공정에 있어서, 공정 변화에 따른 파라미터들의 변화는 가우시안(Gaussian)을 따른다고 가정되어 있다. 그런데, 파라미터 샘플링부(30)에서 사용되는 소불 시퀀스는 균일한 분포(uniform distribution)로부터 선택된 샘플값들이기 때문에, 파라미터 샘플링부(30)에서 선택된 샘플값들(균일하게 분포된 소불 시퀀스)을 가우시안 분포 형태로 분포된 가우시안 샘플값들로 변환해야 한다.
따라서, 데이터 변환부(40)는 도 3의 (a)에서와 같이 균일한 분포로 선택된 샘플값들을 도 3의 (b)와 같이, 원하는 평균 및 표준편차 값을 가지는 가우시안 분포를 따르는 샘플값들로 변환시킨다. 이처럼 균일하게 분포된 랜덤 변수를 가우시안 랜덤 변수로 변환하기 위한 방법으로, 데이터 변환부(40)는 박스뮬러 변환(Box-Muller transformation)을 사용할 수 있다. 도 3은 두 개의 랜덤변수에서 추출된 샘플의 예를 나타내며 가로축과 세로축이 각각의 랜덤변수의 변수값에 해당한다.
리키지 데이터 생성부(50)는 회로 분석부(10)로부터의 노드 바이어스 정보, 메모리(20)에 저장된 룩업 테이블(LUT) 정보 및 데이터 변환부(40)에서 생성된 가우시안 샘플값들을 이용하여 리키지 시뮬레이션을 수행함으로써 시스템 레벨(반도체 장치)의 리키지 데이터를 생성한다.
예컨대, 리키지 데이터 생성부(50)는 먼저 회로 분석부(10)로부터 제공받은 노드 바이어스 정보(L, W, Vg, Vs, Vd)를 룩업 테이블 정보와 비교하여 각 트랜지스터에 대한 리키지 구성요소들(Subthreshold leakage, Body-to-drain leakage, Body-to-source leakage, Gate-to-body leakage)의 값을 구하고, 그 트랜지스터 레벨의 리키지 구성요소들의 값들을 이용하여 해당 트랜지스터들을 모두 포함하는 시스템 레벨에서의 리키지 값을 구한다.
그리고, 리키지 데이터 생성부(50)는 데이터 변환부(40)로부터의 가우시안 샘플값들에 대해서도 마찬가지로 각 트랜지스터의 리키지 구성요소들의 값들을 구한 후, 이들을 이용하여 각 가우시안 샘플값에 대응되는 시스템 레벨에서의 리키지 값들을 구한다. 이때, 노드 바이어스 정보 또는 가우시안 샘플값이 룩업 테이블에 존재하지 않는 경우, 리키지 데이터 생성부(50)는 룩업 테이블에 존재하는 값들을 이용한 보간(interpolation)을 통해 해당 리키지 값을 추정할 수 있다.
예컨대, 룩업 테이블의 크기 (Dimension)가 2 일 때 리키지 데이터 생성부(50)는, 도 4에서와 같이, 룩업 테이블에 존재하는 데이터 값들을 격자점들(Grid Points)(Q11, Q12, Q21, Q22)에 대한 데이터 값들로 이용하여 P 점에 대한 데이터 값을 추출하는 이차원 선형 보간(linear interpolation)을 통해 리키지 값을 추정할 수 있다. 트랜지스터 레벨에서의 리키지 값들(리키지 구성요소들의 값들)을 이용하여 시스템 레벨에서의 리키지값을 구하는 방법은 후술된다. 도 4에서 세로축과 가로축은 두 개의 파라미터의 파라미터 값을 의미하고, R1과 R2는 이차원 선형보간법 중간 과정에 계산된 한 축에 대한 일차원 선형보간법의 계산 결과 값을 의미한다.
GMM 모델링부(60)는 리키지 데이터 생성부(50)에서 생성된 리키지 값들(리키지 데이터)을 클러스터링(clustering)하고, 클러스터링된 각 클러스터에 포함된 리키지 데이터를 이용하여 해당 클러스터에 대한 가우스 함수(리키지에 대한 확률 밀도 함수(PDF))를 구함으로써 가우시안 구성요소(Gaussian component)들을 생성하고, 생성된 가우시안 구성요소들을 혼합(mix)하여 해당 시스템에 대한 GMM(Gaussian Mixed Model) 리키지 분포를 생성한다.
이때, GMM 모델링부(60)는 EM(Expectation-Maximization) 알고리즘을 이용하여 리키지 데이터들을 클러스터링할 수 있다.
또한, GMM 모델링부(60)는 가우시안 구성요소들을 생성하기 전에 리키지 데이터에 대한 클러스터링을 검증하는 과정을 수행할 수 있다.
즉, 본 실시예는 MC(Monte-Carlo) 시뮬레이션에서보다 훨씬 적은 수의 리키지 데이터를 이용하여 MC 시뮬레이션을 통해 얻는 수준의 리키지 분포를 얻고자 하는 것이나, 리키지 데이터가 너무 부족하게 되면, 클러스터링 과정에서 국소적 최저점(local minima)에 빠질 위험이 크기 때문에 충분한 데이터가 요구된다. 따라서, GMM 모델링부(60)는 클러스터링 결과를 검증하는 과정을 수행하여 그 결과가 좋지 않을 경우에는 파라미터 샘플링부(30)에게 추가적인 샘플값들을 요구하여 리키지 데이터를 추가적으로 수집할 수 있다. GMM 모델링부(60)는 가우시안 구성요소들을 가중합(weighted sum)함으로써 해당 시스템의 GMM 리키지 분포를 최종적인 형태를 결정할 수 있다.
도 5는 본 발명의 일 실시예에 따른 리키지 분포 예측 방법을 설명하기 위한 순서도이다.
먼저, 반도체 장치의 실제 제조 공정에서 발생될 수 있는 공정 변화에 대응되게 트랜지스터의 파라미터 값들(채널 길이, 채널 폭, 게이트 전압, 소오스 전압, 드레인 전압 등)을 변화시키면서 해당 파라미터에서 발생되는 트랜지스터의 리키지 전류값들(리키지 구성요소들의 값들)이 미리 추출되어 룩업 테이블 형태로 메모리(20)에 저장된다. 회로 분석부(10)는 리키지 분포를 예측하고자 하는 회로의 설계 데이터를 이용한 회로 시뮬레이션을 수행하여 해당 회로에 포함된 각 트랜지스터에 대한 노드 바이어스 정보를 추출한다. 회로 분석부(10)에서 추출된 노드 바이어스 정보는 메모리(20) 또는 별도의 메모리(미도시)에 미리 저장되어 사용될 수 있다. 또는 노드 바이어스 정보는 외부로부터 미리 제공받아 메모리(20) 또는 별도의 메모리(미도시)에 저장된 상태로 사용될 수도 있다.
파라미터 샘플링부(30)는 소불 시퀀스에 대한 크기(Dimension) 및 길이(Length)가 정해지면, 해당 조건에서 소불 시퀀스를 이용하여 랜덤하게 샘플값들을 선택한다(단계 512).
이때, 크기(Dimension)는 공정 변화를 고려해야 하는 파라미터들의 개수에 해당하며, 길이(Length)는 선택하고자 하는 샘플 개수에 해당한다.
샘플값들이 선택되면, 데이터 변환부(40)는 파라미터 샘플링부(30)에서 선택된 샘플값들을 가우시안 샘플값들로 변환한다(단계 514).
소불 시퀀스는 균일한 분포로부터 생성된 샘플값들인데, 통상적으로 공정 파라미터들의 변화는 가우시안 분포를 따른다고 가정되어 있으므로, 이러한 균일하게 분포된 소불 시퀀스를 가우시안 분포된 샘플값으로 변환하는 과정이 필요하다. 따라서, 데이터 변환부(40)는 파라미터 샘플링부(30)에서 선택된 샘플값들을 원하는 평균 및 표준편차 값을 가지는 가우시안 분포를 따르는 가우시안 샘플값들로 변환한다. 본 실시예서는, 균일하게 분포된 샘플값들을 가우시안 샘플값들로 변환시키는 방법으로 박스뮬러 변환(Box-Muller transformation)이 사용될 수 있다.
가우시안 샘플값들이 생성되면, 리키지 데이터 생성부(50)는 가우시안 샘플값들, 회로 분석부(10)로부터의 노드 바이어스 정보 및 미리 저장된 룩업 테이블 정보를 이용하여 리키지 시뮬레이션을 수행하여 리키지 데이터를 생성한다(단계 516).
예컨대, 리키지 데이터 생성부(50)는 먼저 회로 분석부(10)로부터 수신한 각 트랜지스터에 대한 L, W, Vg, Vs, Vd 값들을 해당 트랜지스터 타입의 룩업 테이블 파일들의 내용과 비교하여 각 트랜지스터의 리키지 값들(리키지 구성요소들의 값들)을 구한다. 즉,트랜지스터 레벨에서의 리키지 값들이 구해진다.
각 트랜지스터에 대한 리키지 값들이 구해지면, 리키지 데이터 생성부(50)는 그 리키지 값들을 이용하여 해당 트랜지스터들을 모두 포함하는 시스템 레벨에서의 리키지 값을 구한다.
도 6은 리키지 데이터 생성부에서 리키지 데이터를 구하는 방법을 설명하기 위한 예시적인 도면으로, 트랜지스터 레벨의 리키지 구성요소들의 값들을 이용하여 시스템 레벨에서의 리키지 값을 구하는 방법을 예시적으로 보여주는 도면이다.
시스템 레벨에서의 리키지는 해당 시스템 내에서 전원전압(Vdd) 노드에서 그라운드(Ground)로 흐르는 리키지 전류의 총 합이므로, 리키지 데이터 생성부(50)는 먼저 해당 시스템(반도체 장치)의 회로에 대한 그래프 구성(graph construction)을 수행한다.
도 6에서, (b) 그림은 (a) 그림의 회로에 포함된 각 트랜지스터의 리키지 구성요소들로 그래프를 구성한 모습을 보여준다. (a) 회로에서, 각 트랜지스터의 바디(body)는 도시되지 않았으나 그라운드에 연결되어 있다고 가정한다. (b)의 그래프에서, (a) 회로의 트랜지스터들의 노드들(n1 ∼ n4)은 그래프의 꼭지점들(vertices)이 되고, 트랜지스터 레벨의 리키지 구성요소들(i1 ∼ i18)은 그래프의 에지(edge)가 된다. (a) 그림에 표시된 리키지 구성요소들 중 일부 구성요소들(i2, i8, i18)은 데이터 “0”과 그라운드 간의 리키지 전류(i2, i8) 및 그라운드 레벨 간의 리키지(i18) 이므로, (b) 그래프에 도시되지 않았다.
그림 (b)와 같은 그래프 구성이 완료되면, 리키지 데이터 생성부(50)는 (b) 그림에서 곡선으로 표시된 컷(CUT1, CUT2)과 같이, 모든 꼭지점들을 전원전압 노드(n1)를 포함하는 그룹과 그라운드 노드(n4)를 포함하는 그룹으로 나누는 하나의 컷(CUT1 또는 CUT2)을 형성한다.
리키지 데이터 생성부(50)는 이렇게 생성된 하나의 컷(CUT1 또는 CUT2)을 지나는 엣지들의 값들을 모두 합함으로써 시스템 레벨에서의 리키지의 값을 구한다.
마찬가지로, 리키지 데이터 생성부(50)는 데이터 변환부(40)로부터의 가우시안 샘플값들 각각에 대해서도 각 트랜지스터의 리키지 값들을 구한 후, 이를 이용하여 시스템 레벨에서의 리키지 값을 구한다.
예컨대, 공정 변화를 고려해야 하는 파라미터가 채널의 길이(L)인 경우, L, W, Vg, Vs, Vd 값들에서 L 값을 가우시안 샘플값들로 순차적으로 대체한 후 각각의 경우에 대해 해당 트랜지스터 타입의 룩업 테이블 파일들과 비교하여 각 트랜지스터의 리키지 값들을 구한다. 만약, 가우시안 샘플값에 대응되는 값(L, W, Vg, Vs, Vd)이 룩업 테이블 파일들에 존재하지 않는 경우, 리키지 데이터 생성부(50)는 룩업 테이블에 존재하는 값들을 이용한 이차원 선형 보간(linear interpolation)을 통해 리키지 값을 추정할 수 있다.
공정 변화가 고려된 리키지 데이터(시스템 레벨에서의 리키지 값들)가 모두 구해지면, GMM 모델링부(60)는 도 7과 같이 리키지 데이터에 대한 클러스터링(clustering)을 수행한다(단계 518).
예컨대, 클러스터의 개수가 K로 설정되면, GMM 모델링부(60)는 EM 알고리즘을 수행하여 리키지 데이터들을 K개의 그룹들(클러스터들)로 분류할 수 있다. 이때, 클러스터들은 가우시안 구성요소들에 대응된다. 클러스터링을 수행함으로써, 각 가우시안 구성요소의 가중치(weight), 평균(mean) 및 표준편차(standard deviation)를 알 수 있다.
EM 알고리즘은 여러 통계적 모델의 파라미터를 추출하는데 있어 최대우도법(Maximum Likelihood)을 이용하는 반복적 방법(iterative method)으로서, 머신 러닝 분야 또는 컴퓨터 비전(computer vision)에서 데이터 클러스터링에 많이 사용되는 방법이다. 따라서, 이에 대한 상세한 설명은 생략한다.
클러스터링이 완료되면, GMM 모델링부(60)는 클러스터링에 대한 검증을 수행할 수 있다(단계 520).
이를 위해, GMM 모델링부(60)는 클러스터 내의 데이터가 얼마나 잘 밀집되어 있는지를 나타내는 값(SSW: Sum of Squares Within cluster)과 클러스터들 간에 데이터가 얼마나 잘 구분되어 있는지를 나타내는 값(SSB: Sum of Squares Between clusters)을 각각 아래의 수학식 1 및 수학식 2와 같이 계산한다.
Figure 112018042457588-pat00002
이때, x는 i번째 클러스터에 속한 모든 데이터이며, mi는 i번째 클러스터의 평균(mean)값이다.
Figure 112018042457588-pat00003
이때 Ci는 i번째 클러스터의 데이터의 개수이며, m은 모든 데이터들의 평균값이고, mi는 i번째 클러스터의 평균값이다.
검증을 위한 값들(SSW, SSB)이 구해지면, GMM 모델링부(60)는 수학식 3과 같이 그 값들(SSW, SSB)의 비(ratio)를 구하여 검증 인자(validation factor)로 사용한다. 이때, 검증 인자가 작을수록 좋은 클러스터링으로 평가된다.
Figure 112018042457588-pat00004
클러스터링에 대한 검증 결과가 좋지 않은 경우(단계 522), 예컨대 검증 인자의 값(validation factor)이 임의의 값으로 기 설정된 기준치보다 크면, GMM 모델링부(60)는 우선 클러스터의 개수(K)를 증가시키면서 클러스터링을 다시 수행하고 그 결과를 다시 검증한다(단계 524).
클러스터의 개수를 기 설정된 상한값까지 증가시켰으나 여전히 검증 결과가 좋지 않을 경우(단계 526), GMM 모델링부(60)는 파라미터 샘플링부(30)에게 추가적인 샘플값들을 요구한다(단계 528).
GMM 모델링부(60)로부터 추가적인 샘플값들을 요청받은 파라미터 샘플링부(30)는 이미 존재하는 소불 시퀀스에 연속되게 새로운 소불 시퀀스를 추가하는 방법으로 샘플값들을 추가적으로 선택한다. 추가적으로 선택된 샘플값들은 상술한 단계 514 및 516 과정을 거치게 되며, 이를 통해 리키지 데이터가 추가적으로 모아지게 된다.
리키지 데이터가 추가되어 단계 522에서 클러스터링 검증 결과가 좋으면, 예컨대 검증 인자의 값이 기준치보다 작거나 같으면(단계 522), GMM 모델링부(60)는 각 클러스터의 리키지 데이터를 이용하여 해당 클러스터에 대한 가우스 함수를 구함으로써 가우스 구성요소들을 생성한다(단계 530).
가우스 구성요소들이 생성되면, GMM 모델링부(60)는 가우스 구성요소들을 가중합(weighted sum)하여 혼합함으로써 해당 시스템에 대한 최종적인 리키지 분포(GMM 리키지 분포)를 결정한다(단계 532).
예컨대, GMM 모델링부(60)는 클러스터링을 통해 각 클러스터에 대한 가중치(ω), 평균(μ) 및 표준편차(σ)를 알 수 있으며, 아래의 수학식 4와 같이, 그러한 가중치(ω)를 고려하여 각 클러스터에 대응되는 가우시안 구성요소들을 합한다.
Figure 112018042457588-pat00005
여기에서,
Figure 112018042457588-pat00006
,
Figure 112018042457588-pat00007
,
Figure 112018042457588-pat00008
는 각각 i번째 클러스터의 가중치, 평균, 표준편차를 나타낸다.
도 8은 클러스터들에 대응되는 가우스 구성요소들 및 이들을 혼합한 최종적인 GMM 리키지 분포를 몬테카를로(MC) 시뮬레이션 결과와 함께 보여주는 도면이다.
동일한 시스템에 대해, 본 실시예에 따른 가우스 혼합 모델(GMM)을 이용한 시뮬레이션에서는 10,000개의 리키지 데이터가 이용되었으며, 몬테카를로(MC) 시뮬레이션 방법에서는 225,174개의 리키지 데이터가 이용되었다.
도 8에서 아래에 가는 점선으로 표시된 가우시안 분포(정규 분포) 곡선들은 본 실시예에 따른 GMM의 가우스 구성요소들에 대한 분포 곡선들을 나타내며, 굵은 실선으로 표시된 분포 곡선은 가우스 구성요소들이 혼합된 GMM 리키지 분포 곡선을 나타낸다. 그리고, 히스토그램으로 표시된 그림은 몬테카를로(MC) 시뮬레이션을 수행하여 얻은 리키지 분포를 나타낸다.
도 8에서와 같이, 본 실시예에 따른 GMM 시뮬레이션은 몬테카를로 시뮬레이션 보다 훨씬 적은 수의 리키지 데이터를 이용하였음에도 예측된 리키지의 분포는 서로 매우 유사함을 알 수 있다.
도 9는 본 발명의 다른 실시예에 따른 리키지 분포 예측 시스템의 구성을 나타내는 구성도이다.
도 9의 리키지 분포 예측 시스템은 복수개의 서브 예측 시스템들(100A ∼ 100C) 및 순차 가산부(200)를 포함할 수 있다.
서브 예측 시스템들(100A ∼ 100C)은 각각 상술한 도 1의 리키지 분포 예측 시스템과 같이, 트랜지스터들에 대한 리키지 구성요소들의 값들을 이용하여 해당 트랜지스터들을 포함하는 서브 시스템에 대한 리키지 데이터를 구하고, 해당 리키지 데이터에 대한 GMM 모델링을 통해 서브 시스템의 최종적인 GMM 리키지 분포를 결정한다. 따라서, 서브 예측 시스템들(100A ∼ 100C)은 각각 도 1의 리키지 분포 예측 시스템과 같은 구성을 가질 수 있다.
순차 가산부(200)는 서브 예측 시스템들(100A ∼ 100C)에서 생성된 리키지 분포들을 순차적으로 합하여 전체 시스템에 대한 리키지 분포를 생성한다.
본 발명은 가우스 구성요소들을 혼합하여 최종적인 리키지 분포 생성하는 것이므로, 전체 시스템을 복수개의 서브 시스템들로 구분한 후 서브 시스템들의 리키지 분포(GMM 리키지 분포)들을 상술한 GMM 모델링을 이용하여 개별적으로 구하고, 그 서브 시스템들의 리키지 분포들을 순차적으로 합함으로써 전체 시스템의 리키지 분포를 결정할 수 있다.
예컨대, 두 GMM 리키지 분포들의 합은 아래와 같은 유도과정을 통하여 구할 수 있다.
먼저, 두 서브 시스템들의 리키지 분포들을 각각
Figure 112018042457588-pat00009
와
Figure 112018042457588-pat00010
로 나타내면, 두 랜덤 변수의 특성 함수(characteristic function)는 특성 함수의 정의에 따라
Figure 112018042457588-pat00011
와
Figure 112018042457588-pat00012
로 나타낼 수 있다.
두 랜덤 변수 X, Y의 합을 Z라 하면, Z의 특성 함수는 X와 Y의 특성 함수의 곱으로 나타낼 수 있다. 따라서, Z의 특성 함수는
Figure 112018042457588-pat00013
와 같다.
이를 다시 해당하는 확률 밀도 함수(PDF : Probability Density Function)으로 나타내면 아래와 같다.
Figure 112018042457588-pat00014
위의 결과를 해석하면 도 10과 같다. 도 10에서, X와 Y를 GMM에 따른 분포 곡선으로 나타냈을 때 X와 Y의 가우시안 구성요소는 하나의 쌍(pair)을 이루어 새로운 가우시안 구성요소를 형성한다. 새로운 가우시안 구성요소의 가중치(ω)는 두 가중치의 곱이며, 평균(μ)과 분산(σ2)은 각각 두 평균들의 합과 두 분산들의 합으로 이루어진다. 모든 경우의 수의 쌍들(pairs)에 대하여 새로운 가우시안 구성요소들이 생성되고 나면, 새롭게 생성된 가우시안 구성요소들이 합해져서 하나의 리키지 분포를 이루게 되며 결과적인 전체 시스템에 대한 리키지 분포가 생성된다.
순차 가산부(200)는 위와 같은 방법으로 각 서브 예측 시스템들(100A ∼ 100C)에서 생성된 리키지 분포(GMM 리키지 분포)들을 순차적으로 합하여 전체 시스템에 대한 리키지 분포를 생성한다.
본 실시예에서, 서브 시스템은 하나의 반도체 장치에서의 일부 블록이 될 수도 있으며, 멀티 칩 패키지에서 각각의 칩들이 될 수도 있다.
상술한 실시예에서, 리키지 데이터 생성부(50)는 룩업 테이블을 이용하여 각 트랜지스터 레벨의 리키지 구성요소들에 대한 값을 구하는 경우를 설명하였으나 이에 한정되지는 않는다. 예컨대, 리키지 데이터 생성부(50)는 HSPICE를 이용한 회로 시뮬레이션을 통하여 각 트랜지스터의 리키지 구성요소들에 대한 값을 구할 수도 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 회로 분석부 20 : 메모리
30 : 파라미터 샘플링부 40 : 데이터 변환부
50 : 리키지 데이터 생성부 60 : GMM 모델링부
100A ∼ 100C : 서브 예측 시스템
200 : 순차 가산부

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  16. 반도체 장치에서 공정 변화에 따라 변화되는 파라미터들에 대한 샘플값들을 랜덤하게 선택하는 단계;
    선택된 샘플값들을 가우시안 샘플값들로 변환하는 단계;
    상기 반도체 장치에 포함된 스위칭 소자들에 대한 노드 바이어스 정보, 상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출된 정보, 및 상기 가우시안 샘플값들을 이용한 리키지 시뮬레이션을 수행하여 상기 반도체 장치의 리키지 데이터를 생성하는 단계;
    상기 리키지 데이터를 복수의 클러스터들로 클러스터링하는 단계;
    상기 클러스터들의 리키지 데이터를 이용하여 각 클러스터에 대응되는 가우시안 구성요소들을 생성하는 단계이되, 상기 가우시안 구성요소는 상기 클러스터에 포함된 리키지 데이터에 대한 가우시안 분포이고,
    상기 가우시안 구성요소들을 혼합하여 상기 반도체 장치의 리키지 분포를 결정하는 단계를 포함하는 반도체 장치의 리키지 분포 예측 방법.
  17. 제 16항에 있어서, 상기 파라미터들에 대한 샘플값들을 선택하는 단계는
    상기 파라미터들의 개수를 크기(Dimension)으로 하고 샘플링할 샘플들의개수를 길이(Length)로 하는 소불 시퀀스(sobol sequence)를 생성하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  18. 제 16항에 있어서,
    상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출된 정보는
    상기 스위칭 소자의 타입 별로 각각의 상기 리키지 구성요소에 대해, 상기 스위칭 소자의 파라미터들을 변화시키면서 미리 추출한 리키지 전류값들이 해당 파라미터 값들과 매칭되게 저장된 룩업 테이블 형태로 저장되는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  19. 제 18항에 있어서, 상기 리키지 데이터를 생성하는 단계는
    상기 각 스위칭 소자의 상기 노드 바이어스 정보를 상기 룩업 테이블과 비교하여 각 스위칭 소자에 대한 리키지 구성요소들의 값들을 구하고, 상기 반도체 장치에 포함된 전체 상기 스위칭 소자들의 리키지 구성요소들의 값들을 이용하여 상기 반도체 장치의 리키지 값을 구하고
    상기 각 가우시안 샘플값을 상기 룩업 테이블과 비교하여 각 스위칭 소자에 대한 리키지 구성요소들의 값들을 구하고, 상기 반도체 장치에 포함된 전체 상기 스위칭 소자들의 리키지 구성요소들의 값들을 이용하여 상기 반도체 장치의 리키지 값들을 구하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  20. 제 19항에 있어서,
    상기 스위칭 소자에 대한 리키지 구성요소들의 값들을 이용하여 상기 반도체 장치의 리키지 값을 구하는 것은
    상기 스위칭 소자들의 노드들을 꼭지점(vertices)으로 하고 상기 스위칭 소자들의 리키지 구성요소들을 에지(edge)하는 그래프를 구성한 후, 모든 꼭지점들을 전원전압 노드를 포함하는 그룹과 그라운드 노드를 포함하는 그룹으로 나누는 하나의 컷(CUT)을 형성하고, 상기 컷을 지나는 에지들의 값들을 모두 합하여 상기 반도체 장치의 리키지 값을 구하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  21. 제 16항에 있어서, 상기 클러스터링은
    EM(Expectation-Maximization) 알고리즘을 수행하여 상기 리키지 데이터를 기 설정된 수만큼의 클러스터들로 분류하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  22. 제 16항에 있어서,
    상기 가우시안 구성요소들을 생성하기 전에, 상기 클러스터링을 검증하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  23. 제 22항에 있어서, 상기 클러스터링을 검증하는 단계는
    상기 클러스터 내의 데이터가 얼마나 잘 밀집되어 있는지를 나타내는 값(SSW: Sum of Squares Within cluster)과 상기 클러스터들 간에 데이터가 얼마나 잘 구분되어 있는지를 나타내는 값(SSB: Sum of Squares Between clusters)을 구한 후 상기 SSW와 상기 SSB의 비(ratio)(SSW/SSB)를 검증 인자로 하여 상기 클러스터링을 검증하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  24. 제 23항에 있어서, 상기 클러스터링을 검증하는 단계는
    상기 검증 인자가 기준치보다 크면, 상기 클러스터의 수를 증가시키면서 상기 클러스터링 및 클러스터링 검증을 반복 수행하되, 상기 클러스터 수의 증가는 기 지정된 상한값까지만 진행키는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  25. 삭제
  26. 제 16항에 있어서, 상기 가우시안 구성요소들을 혼합하는 것은
    상기 복수의 가우시안 구성요소들을 해당 클러스터의 가중치를 고려하여 가중합(weighted sum)하는 것을 포함함을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
  27. 제 16항에 있어서 상기 리키지 데이터를 생성하는 단계는 상기 스위칭 소자들 간의 연결정보(netlist)를 포함하는 반도체 장치의 리키지 분포 예측 방법.
  28. 제 16항에 있어서 상기 변환하는 단계는 박스뮬러 변환(Box-Muller transformation)을 이용하는 반도체 장치의 리키지 분포 예측 방법.
  29. 제 16항에 있어서 상기 상기 리키지 데이터를 생성하는 단계는 상기 노드 바이어스 정보 또는 상기 가우시안 샘플값이 상기 스위칭 소자의 리키지 구성요소들에 대해 미리 추출한 정보에 포함되어 있지 않은 경우, 이차원 선형 보간(linear interpolation)을 통해 해당 노드 바이어스 정보 또는 가우시안 샘플값에 대한 리키지 구성요소들의 값들을 추정하는 것을 특징으로 하는 반도체 장치의 리키지 분포 예측 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030381B2 (en) * 2019-01-16 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage analysis on semiconductor device
CN112487747A (zh) * 2020-11-27 2021-03-12 深圳天狼芯半导体有限公司 功率元件仿真方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080103708A1 (en) 2006-10-13 2008-05-01 Sony Computer Entertainment Inc. Leakage power estimation
US20150025857A1 (en) * 2013-07-22 2015-01-22 International Business Machines Corporation Statistical power estimation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239607B1 (en) 1998-10-16 2001-05-29 Agilent Technologies, Inc. Simulation-based method for estimating leakage currents in defect-free integrated circuits
US7603638B2 (en) 2006-07-28 2009-10-13 Infineon Technologies Ag Method and system for modeling statistical leakage-current distribution
KR100876884B1 (ko) 2007-05-25 2008-12-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US20120158346A1 (en) * 2010-12-17 2012-06-21 Silicon Image, Inc. Iddq testing of cmos devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080103708A1 (en) 2006-10-13 2008-05-01 Sony Computer Entertainment Inc. Leakage power estimation
US20150025857A1 (en) * 2013-07-22 2015-01-22 International Business Machines Corporation Statistical power estimation

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