JPH0878670A - 電荷注入形絶縁ゲート半導体装置 - Google Patents
電荷注入形絶縁ゲート半導体装置Info
- Publication number
- JPH0878670A JPH0878670A JP21092194A JP21092194A JPH0878670A JP H0878670 A JPH0878670 A JP H0878670A JP 21092194 A JP21092194 A JP 21092194A JP 21092194 A JP21092194 A JP 21092194A JP H0878670 A JPH0878670 A JP H0878670A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- charge injection
- electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】オン抵抗が小さく、かつ特性の調整が容易な絶
縁ゲート形半導体スイッチング素子を得る。 【構成】カソード側よりドリフト層に達する複数の凹部
を設け、一部の凹部に絶縁ゲート電極を設けた絶縁ゲー
ト形半導体スイッチング素子において、他の凹部の底部
には電荷注入層が形成され、この電荷注入層には第２の
ゲート電極が接続されている電荷注入形絶縁ゲート半導
体スイッチング装置。 【効果】本発明によればオフセット電圧がなく、ゲート
構造によって容易に高速スイチング特性と低オン電圧特
性を調整できる絶縁ゲート半導体スイッチング装置が得
られる。
縁ゲート形半導体スイッチング素子を得る。 【構成】カソード側よりドリフト層に達する複数の凹部
を設け、一部の凹部に絶縁ゲート電極を設けた絶縁ゲー
ト形半導体スイッチング素子において、他の凹部の底部
には電荷注入層が形成され、この電荷注入層には第２の
ゲート電極が接続されている電荷注入形絶縁ゲート半導
体スイッチング装置。 【効果】本発明によればオフセット電圧がなく、ゲート
構造によって容易に高速スイチング特性と低オン電圧特
性を調整できる絶縁ゲート半導体スイッチング装置が得
られる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷注入形絶縁ゲート
半導体装置に係り、特に零電圧から電流が立ち上がると
共に、オン抵抗が従来の絶縁ゲート形電界効果トランジ
スタよりも小さな半導体装置に関する。
半導体装置に係り、特に零電圧から電流が立ち上がると
共に、オン抵抗が従来の絶縁ゲート形電界効果トランジ
スタよりも小さな半導体装置に関する。
【０００２】
【従来の技術】絶縁ゲート形電界効果トランジスタ（MO
SFET）は絶縁ゲートにゲート電圧を印加することによ
り、主電流をオン，オフできる機能を持つ。MOSFETは電
圧制御デバイスであるため、従来のバイポーラトランジ
スタにくらべて、ゲート回路が簡略化できること、ゲー
ト回路の損失が小さいなどの特徴を持つ。しかし、バイ
ポーラトランジスタに比べて、少数キャリヤの注入がな
いためオン動作時の電圧降下、即ちオン電圧が大きく、
特に高耐圧化するほどオン電圧の増大は顕著になる。
SFET）は絶縁ゲートにゲート電圧を印加することによ
り、主電流をオン，オフできる機能を持つ。MOSFETは電
圧制御デバイスであるため、従来のバイポーラトランジ
スタにくらべて、ゲート回路が簡略化できること、ゲー
ト回路の損失が小さいなどの特徴を持つ。しかし、バイ
ポーラトランジスタに比べて、少数キャリヤの注入がな
いためオン動作時の電圧降下、即ちオン電圧が大きく、
特に高耐圧化するほどオン電圧の増大は顕著になる。
【０００３】一方、近年、絶縁ゲート電界効果トランジ
スタのドレイン領域にｐエミッタ層を設けることで、オ
ン電圧の低減を図った絶縁ゲート形バイポーラトランジ
スタ（ＩＧＢＴ）が実用化され、従来のバイポーラトラ
ンジスタに置き換わりつつある。これは、アノード側に
設けたエミッタ層からのホールの注入によりドリフト領
域が伝導度変調され、この領域の実効的な抵抗を下げる
ものである。このため従来のMOSFETに比べてオン電圧が
小さく、且つ絶縁ゲート形という特徴を併せ持ってい
る。しかし、ＩＧＢＴではアノード側のエミッタ層から
ホール注入が始まるには、エミッタ接合のビルトイン電
圧を超える電圧を外部より印加する必要があり、いわゆ
るオフセット電圧が存在する。素子を低損失化する場
合、このオフセット電圧以下には素子のオン電圧を下げ
られないため、特に低電圧動作の際には問題となる。こ
のような現状からオフセット電圧がなく、且つオン電圧
が従来のMOSFETよりも小さな素子が要望されていた。
スタのドレイン領域にｐエミッタ層を設けることで、オ
ン電圧の低減を図った絶縁ゲート形バイポーラトランジ
スタ（ＩＧＢＴ）が実用化され、従来のバイポーラトラ
ンジスタに置き換わりつつある。これは、アノード側に
設けたエミッタ層からのホールの注入によりドリフト領
域が伝導度変調され、この領域の実効的な抵抗を下げる
ものである。このため従来のMOSFETに比べてオン電圧が
小さく、且つ絶縁ゲート形という特徴を併せ持ってい
る。しかし、ＩＧＢＴではアノード側のエミッタ層から
ホール注入が始まるには、エミッタ接合のビルトイン電
圧を超える電圧を外部より印加する必要があり、いわゆ
るオフセット電圧が存在する。素子を低損失化する場
合、このオフセット電圧以下には素子のオン電圧を下げ
られないため、特に低電圧動作の際には問題となる。こ
のような現状からオフセット電圧がなく、且つオン電圧
が従来のMOSFETよりも小さな素子が要望されていた。
【０００４】図２は前述のような要望に鑑み考案された
電荷注入形のMOSFETの例で、アイ・イー・イー・イー、
トランザクションズ、オン、エレクトロン・デバイス(I
EEE,ＥＤ−３９，Ｎo.８，ｐｐ．１９５４−１９６０，
１９９２）に掲載されている。本素子は従来のMOSFET構
造の横に電荷注入層であるｐ形層２０およびｐ層２０内
に形成されたｎ形層２１がある。
電荷注入形のMOSFETの例で、アイ・イー・イー・イー、
トランザクションズ、オン、エレクトロン・デバイス(I
EEE,ＥＤ−３９，Ｎo.８，ｐｐ．１９５４−１９６０，
１９９２）に掲載されている。本素子は従来のMOSFET構
造の横に電荷注入層であるｐ形層２０およびｐ層２０内
に形成されたｎ形層２１がある。
【０００５】その動作は先ずゲート電極１２に正の電圧
を与えるとMOSFET部のゲート直下のｐ層４の表面がｎ形
に反転してｎチャネル８が形成され、ソース電極１１よ
りｎチャネル８，ｎ-ドリフト層３を経由してドレイン
電極へと電子が流れる(電流パスＡ）。更に、電流が増
加してｎ- ドリフト層内の電圧降下が大きくなり、オン
電圧が約１Ｖを超えるとゲート電極２３の下のｎチャネ
ル８を経由して流れる電子電流がフローティング電極２
２でホール電流に変わりフローティングのｐ層２０から
ドリフト層へのホールの注入が始まる（電流パスＢ）。
このホールの注入によりｎ−ドリフト層が伝導度変調さ
れ、オン電圧が低減する。
を与えるとMOSFET部のゲート直下のｐ層４の表面がｎ形
に反転してｎチャネル８が形成され、ソース電極１１よ
りｎチャネル８，ｎ-ドリフト層３を経由してドレイン
電極へと電子が流れる(電流パスＡ）。更に、電流が増
加してｎ- ドリフト層内の電圧降下が大きくなり、オン
電圧が約１Ｖを超えるとゲート電極２３の下のｎチャネ
ル８を経由して流れる電子電流がフローティング電極２
２でホール電流に変わりフローティングのｐ層２０から
ドリフト層へのホールの注入が始まる（電流パスＢ）。
このホールの注入によりｎ−ドリフト層が伝導度変調さ
れ、オン電圧が低減する。
【０００６】
【発明が解決しようとする課題】従来の電荷注入型MOSF
ETでは、ホール注入は素子のオン電圧が約１Ｖ以上で起
こるため、１Ｖ以下のオン電圧では伝導度変調を起こす
ことができない。また、ｐ層２０からのホール注入はソ
ース側のシリコン表面付近に限定されるため、従来のMO
SFETに対するオン電圧の低減降下は高々３０パーセント
程度と小さい。
ETでは、ホール注入は素子のオン電圧が約１Ｖ以上で起
こるため、１Ｖ以下のオン電圧では伝導度変調を起こす
ことができない。また、ｐ層２０からのホール注入はソ
ース側のシリコン表面付近に限定されるため、従来のMO
SFETに対するオン電圧の低減降下は高々３０パーセント
程度と小さい。
【０００７】本発明は上記の問題点を考慮してなされた
ものであり、零電圧から電流が立上り、オン電圧が小さ
く且つ、高速なスイッチング動作が可能で、しかも特性
の調整が容易な半導体スイッチ素子を得ることを目的と
する。
ものであり、零電圧から電流が立上り、オン電圧が小さ
く且つ、高速なスイッチング動作が可能で、しかも特性
の調整が容易な半導体スイッチ素子を得ることを目的と
する。
【０００８】
【課題を解決するための手段】前記目的は、トレンチ構
造により形成した第１のゲート電極である絶縁ゲート電
極と、これに隣接して形成されたトレンチの底部に電荷
注入層とこれに接続された第２のゲート電極を設け、し
かもトレンチ内には第１のゲート電極と第２のゲート電
極のいずれか一方を形成することで達成できる。
造により形成した第１のゲート電極である絶縁ゲート電
極と、これに隣接して形成されたトレンチの底部に電荷
注入層とこれに接続された第２のゲート電極を設け、し
かもトレンチ内には第１のゲート電極と第２のゲート電
極のいずれか一方を形成することで達成できる。
【０００９】
【作用】本発明による電荷注入形絶縁ゲート半導体装置
はカソード側表面より堀込んだトレンチ底部に電荷注入
のための第２のゲート層があるため、ドリフト層の広い
領域にわたって伝導度変調がおこり、低オン電圧で、且
つ第１の絶縁ゲートにより零電圧から電流を流すことが
できる。さらに、トレンチ内には第１のゲート電極と第
２のゲート電極のいずれか一方を形成するので、第１の
ゲート電極領域と第２のゲート電極領域の面積比率を変
えることにより、容易に高速スイッチング特性と低オン
電圧特性を調整できる。
はカソード側表面より堀込んだトレンチ底部に電荷注入
のための第２のゲート層があるため、ドリフト層の広い
領域にわたって伝導度変調がおこり、低オン電圧で、且
つ第１の絶縁ゲートにより零電圧から電流を流すことが
できる。さらに、トレンチ内には第１のゲート電極と第
２のゲート電極のいずれか一方を形成するので、第１の
ゲート電極領域と第２のゲート電極領域の面積比率を変
えることにより、容易に高速スイッチング特性と低オン
電圧特性を調整できる。
【００１０】
【実施例】以下、本発明による電荷注入形絶縁ゲート半
導体装置の実施例を図面により詳細に説明する。
導体装置の実施例を図面により詳細に説明する。
【００１１】図１（ａ）は本発明の一実施例を示す断面
斜視図を、同図（ｂ）はその等価回路を示す。（ａ）で
１は半導体基体、２はｎ+ドレイン層、３はｎ-ドリフト
層、４はｐベース層、５はｎ+ ソース層、７はゲート絶
縁膜、１０はドレイン電極、１１はソース電極、１２は
絶縁ゲート電極（第１ゲート電極）であり、これらの層
から形成される領域Ｅはいわゆるトレンチ形絶縁ゲート
電界効果トランジスタ（MOSFET）を形成している。ま
た、このMOSFET領域に隣接するトレンチ底部には、ｐ+
層６と、これにオーミック接触する第２ゲート電極１３
がある。このｐ+層６と電極１３は本素子のドリフト領
域３に電荷を注入するための領域であり、同図で領域Ｆ
は電荷注入領域とも言うべきものである。同図（ｂ）は
（ａ）の等価回路であるが、MOSFETの絶縁ゲートＧ１は
（ａ）の第１のゲート電極１２に対応している。一方、
電荷注入用ゲートであるＧ２は（ａ）の第２のゲート電
極１３に対応している。
斜視図を、同図（ｂ）はその等価回路を示す。（ａ）で
１は半導体基体、２はｎ+ドレイン層、３はｎ-ドリフト
層、４はｐベース層、５はｎ+ ソース層、７はゲート絶
縁膜、１０はドレイン電極、１１はソース電極、１２は
絶縁ゲート電極（第１ゲート電極）であり、これらの層
から形成される領域Ｅはいわゆるトレンチ形絶縁ゲート
電界効果トランジスタ（MOSFET）を形成している。ま
た、このMOSFET領域に隣接するトレンチ底部には、ｐ+
層６と、これにオーミック接触する第２ゲート電極１３
がある。このｐ+層６と電極１３は本素子のドリフト領
域３に電荷を注入するための領域であり、同図で領域Ｆ
は電荷注入領域とも言うべきものである。同図（ｂ）は
（ａ）の等価回路であるが、MOSFETの絶縁ゲートＧ１は
（ａ）の第１のゲート電極１２に対応している。一方、
電荷注入用ゲートであるＧ２は（ａ）の第２のゲート電
極１３に対応している。
【００１２】以下、本素子の動作を述べる。ドレイン電
極に正、ソース電極に負の電圧をバイアスしておき、絶
縁ゲート電極１２に閾値以上の電圧を印加するとゲート
絶縁膜を介したゲート電極下部のｐベース表面はｎ形に
反転し、ｎチャネル８が形成されてソース層５，ｎチャ
ネル８，ｎ-ドリフト層３，ｎ+ドレイン層２からなる電
子の電流経路ができ、電流が流れる。ところで、このMO
SFETはいわゆる、多数キャリヤ素子であるため、そのオ
ン抵抗は少数キャリヤの注入があるバイポーラトランジ
スタにくらべ高い。特に、高耐圧素子になり、ｎ- ドリ
フト層が厚くなるほどオン抵抗の増加は著しい。このた
め本実施例では、トレンチ底部に設けられたｐ層６から
少数キャリヤを注入する。
極に正、ソース電極に負の電圧をバイアスしておき、絶
縁ゲート電極１２に閾値以上の電圧を印加するとゲート
絶縁膜を介したゲート電極下部のｐベース表面はｎ形に
反転し、ｎチャネル８が形成されてソース層５，ｎチャ
ネル８，ｎ-ドリフト層３，ｎ+ドレイン層２からなる電
子の電流経路ができ、電流が流れる。ところで、このMO
SFETはいわゆる、多数キャリヤ素子であるため、そのオ
ン抵抗は少数キャリヤの注入があるバイポーラトランジ
スタにくらべ高い。特に、高耐圧素子になり、ｎ- ドリ
フト層が厚くなるほどオン抵抗の増加は著しい。このた
め本実施例では、トレンチ底部に設けられたｐ層６から
少数キャリヤを注入する。
【００１３】本構造ではソース側シリコン表面から掘り
込まれたトレンチ底部からキャリヤ注入が起こるため従
来構造（図２）で指摘されたような表面付近のみにキャ
リヤが注入されるという問題は無くなる。また、トレン
チ深さを深くすることで、縦方向のキャリヤ注入効果を
一層大きくでき、オン電圧を小さくできる。
込まれたトレンチ底部からキャリヤ注入が起こるため従
来構造（図２）で指摘されたような表面付近のみにキャ
リヤが注入されるという問題は無くなる。また、トレン
チ深さを深くすることで、縦方向のキャリヤ注入効果を
一層大きくでき、オン電圧を小さくできる。
【００１４】さらに、本実施例ではトレンチの一つの部
分には第１のゲート電極と第２のゲート電極のどちらか
一方のみを形成する。従って、第１のゲートと第２のゲ
ートの比率を変えることで電荷注入の割合を調整でき
る。即ち、第１のゲートに比べ第２のゲート領域の割合
を大きくすると、電荷注入の効果が増大し、バイポーラ
トランジスタの特性に近づき、一方、小さくするとMOSF
ETの特性に近づく。従って、ゲート構造により高速スイ
ッチング特性と低オン電圧特性を調整することができ
る。すなわち、ゲート構造により、任意の電流・電圧定
格に対して、最適な特性を容易に得ることができる。
分には第１のゲート電極と第２のゲート電極のどちらか
一方のみを形成する。従って、第１のゲートと第２のゲ
ートの比率を変えることで電荷注入の割合を調整でき
る。即ち、第１のゲートに比べ第２のゲート領域の割合
を大きくすると、電荷注入の効果が増大し、バイポーラ
トランジスタの特性に近づき、一方、小さくするとMOSF
ETの特性に近づく。従って、ゲート構造により高速スイ
ッチング特性と低オン電圧特性を調整することができ
る。すなわち、ゲート構造により、任意の電流・電圧定
格に対して、最適な特性を容易に得ることができる。
【００１５】本構造では絶縁ゲート１２を形成するため
のトレンチ溝および電荷注入ゲート領域のトレンチ溝を
同時に形成できるため、製造プロセスを簡略化できると
いう効果も有る。
のトレンチ溝および電荷注入ゲート領域のトレンチ溝を
同時に形成できるため、製造プロセスを簡略化できると
いう効果も有る。
【００１６】図３は本発明のその他の実施例である。図
１の実施例に比較してドレイン側にｐ+層９がｎ+ドレイ
ン層２と共に形成されていることが特徴であり、いわゆ
るｐエミッタ短絡形ＩＧＢＴ（絶縁ゲート形バイポーラ
トランジスタ）の形になっている。エミッタ短絡形ＩＧ
ＢＴではｎ+ドレイン層２とＭＯＳチャネル部とで MOSF
ET領域が形成されると共に、ｐエミッタ層９とＭＯＳチ
ャネル部とでIGBT領域が形成され、MOSFETとＩＧＢＴと
が並列接続された形になっている。
１の実施例に比較してドレイン側にｐ+層９がｎ+ドレイ
ン層２と共に形成されていることが特徴であり、いわゆ
るｐエミッタ短絡形ＩＧＢＴ（絶縁ゲート形バイポーラ
トランジスタ）の形になっている。エミッタ短絡形ＩＧ
ＢＴではｎ+ドレイン層２とＭＯＳチャネル部とで MOSF
ET領域が形成されると共に、ｐエミッタ層９とＭＯＳチ
ャネル部とでIGBT領域が形成され、MOSFETとＩＧＢＴと
が並列接続された形になっている。
【００１７】本実施例では、印加電圧が、零からMOSFET
部には電流が流れ始めるが、ｐエミッタ層９からのホー
ル注入がないため、ＩＧＢＴ領域よりもオン抵抗は大き
い。そして印加電圧がｐエミッタ層とｎ- ドリフト層と
で形成される接合のビルトイン電圧を超えるようになる
と、ｐエミッタからホールが注入されるようになり、オ
ン抵抗は急激に低下する。このようにＩＧＢＴ領域が動
作する前後でオン抵抗は大きく変化する。これを補正
し、滑らかな電圧−電流特性を得るには、MOSFETのみが
動作しているモードで電荷注入層６からホールを注入さ
せる。また、この場合ｐベース層４の幅Ｗｐを数μｍ程
度に狭くすることで、同一オン電圧での電流密度を高く
できる。これは、ｐベース幅Ｗｐを狭くすると、ｐエミ
ッタ層９から注入されたホールがｐベース層に流れ込む
際、そのキャリヤ密度が高くなりｐベース層付近のｎ-
ドリフト層の電位は実効的に高くなり、ｎチャネル領域
に流れる電子電流を大きく出来ることによる。
部には電流が流れ始めるが、ｐエミッタ層９からのホー
ル注入がないため、ＩＧＢＴ領域よりもオン抵抗は大き
い。そして印加電圧がｐエミッタ層とｎ- ドリフト層と
で形成される接合のビルトイン電圧を超えるようになる
と、ｐエミッタからホールが注入されるようになり、オ
ン抵抗は急激に低下する。このようにＩＧＢＴ領域が動
作する前後でオン抵抗は大きく変化する。これを補正
し、滑らかな電圧−電流特性を得るには、MOSFETのみが
動作しているモードで電荷注入層６からホールを注入さ
せる。また、この場合ｐベース層４の幅Ｗｐを数μｍ程
度に狭くすることで、同一オン電圧での電流密度を高く
できる。これは、ｐベース幅Ｗｐを狭くすると、ｐエミ
ッタ層９から注入されたホールがｐベース層に流れ込む
際、そのキャリヤ密度が高くなりｐベース層付近のｎ-
ドリフト層の電位は実効的に高くなり、ｎチャネル領域
に流れる電子電流を大きく出来ることによる。
【００１８】図４は図１に示す本発明の電荷注入形MOSF
ETの電圧−電流特性を従来のMOSFETおよびＩＧＢＴと比
較したものである。耐圧６００Ｖ級の素子についての比
較である。本発明によれば従来のMOSFETと比べて同一オ
ン電圧における出力電流密度を約１０倍大きくできる。
また、ＩＧＢＴとの比較では出力電流密度が１平方セン
チメートル当たり７０アンペア程度までは本発明の素子
の方がオン電圧を低くできる。
ETの電圧−電流特性を従来のMOSFETおよびＩＧＢＴと比
較したものである。耐圧６００Ｖ級の素子についての比
較である。本発明によれば従来のMOSFETと比べて同一オ
ン電圧における出力電流密度を約１０倍大きくできる。
また、ＩＧＢＴとの比較では出力電流密度が１平方セン
チメートル当たり７０アンペア程度までは本発明の素子
の方がオン電圧を低くできる。
【００１９】図５は本発明による６００Ｖ級電荷注入形
MOSFETの製造プロセスを示す。(ａ）低抵抗ｎ＋ 層２
上に、抵抗率４０Ωcm，厚さ６０μｍのｎ型エピタキシ
ャル層３を成長させた基板を用いる。(ｂ）次に、ｎ-層
３表面よりｐベース層４を形成するため公知のイオン打
ち込み法により加速電圧７５ｋｅＶ，ドーズ量１×１０
14cm-2のＢ（ボロン）を打ち込んだ後、１２００℃，５
０分の熱処理により深さ６μｍのｐベース層を形成す
る。（ｃ）ゲート構造を形成するためのトレンチ溝を異
方性ドライエッチングにより形成する。トレンチ溝の幅
は６μｍ，深さ２０μｍ、隣接するトレンチ溝の間隔は
５μｍである。（ｄ）トレンチ溝形成後、トレンチ側壁
部および底部に酸化膜を形成する。さらに電荷注入ゲー
ト部のトレンチ底部の酸化膜をホトリソグラフィ技術と
異方性ドライエッチングにより除去する。（ｅ）トレン
チ溝に第１のゲート電極１２及び第２のゲート電極１３
となるポリシリコン層を堆積する。この場合ゲート抵抗
を下げる目的でポリシリコン形成時、Ｂ（ボロン）をふ
くむドーピングガスを流しておく。（ｆ）続いてソース
層を形成するためレジスト膜を用い、第１のゲート電極
１２および、その周辺部の領域にＰ（リン）を選択的に
イオン打ち込みする。この場合、先にドーピングしてお
いたボロンよりもリンの濃度が高くなるよう、リンのド
ーズ量を設定しておく。（ｇ）この後１０００℃，３０
分の熱処理により第２のゲート電極１３のポリシリコン
層よりシリコン中へＢ（ボロン）が拡散され、第２のゲ
ート電極とシリコン層とはオーミック接触すると共に、
シリコン表面にｐ+ 層６が形成される。（ｈ）最後にド
レイン電極１０およびソース電極１１を形成して素子が
完成する。上述のように本発明の電荷注入形電界効果ト
ランジスタは従来のトレンチ形電界効果トランジスタの
製造プロセスを殆ど変えることなく、第２のゲート電極
および電荷注入層を形成することのみが、新たに加わる
のみである。
MOSFETの製造プロセスを示す。(ａ）低抵抗ｎ＋ 層２
上に、抵抗率４０Ωcm，厚さ６０μｍのｎ型エピタキシ
ャル層３を成長させた基板を用いる。(ｂ）次に、ｎ-層
３表面よりｐベース層４を形成するため公知のイオン打
ち込み法により加速電圧７５ｋｅＶ，ドーズ量１×１０
14cm-2のＢ（ボロン）を打ち込んだ後、１２００℃，５
０分の熱処理により深さ６μｍのｐベース層を形成す
る。（ｃ）ゲート構造を形成するためのトレンチ溝を異
方性ドライエッチングにより形成する。トレンチ溝の幅
は６μｍ，深さ２０μｍ、隣接するトレンチ溝の間隔は
５μｍである。（ｄ）トレンチ溝形成後、トレンチ側壁
部および底部に酸化膜を形成する。さらに電荷注入ゲー
ト部のトレンチ底部の酸化膜をホトリソグラフィ技術と
異方性ドライエッチングにより除去する。（ｅ）トレン
チ溝に第１のゲート電極１２及び第２のゲート電極１３
となるポリシリコン層を堆積する。この場合ゲート抵抗
を下げる目的でポリシリコン形成時、Ｂ（ボロン）をふ
くむドーピングガスを流しておく。（ｆ）続いてソース
層を形成するためレジスト膜を用い、第１のゲート電極
１２および、その周辺部の領域にＰ（リン）を選択的に
イオン打ち込みする。この場合、先にドーピングしてお
いたボロンよりもリンの濃度が高くなるよう、リンのド
ーズ量を設定しておく。（ｇ）この後１０００℃，３０
分の熱処理により第２のゲート電極１３のポリシリコン
層よりシリコン中へＢ（ボロン）が拡散され、第２のゲ
ート電極とシリコン層とはオーミック接触すると共に、
シリコン表面にｐ+ 層６が形成される。（ｈ）最後にド
レイン電極１０およびソース電極１１を形成して素子が
完成する。上述のように本発明の電荷注入形電界効果ト
ランジスタは従来のトレンチ形電界効果トランジスタの
製造プロセスを殆ど変えることなく、第２のゲート電極
および電荷注入層を形成することのみが、新たに加わる
のみである。
【００２０】図６は本発明による電荷注入形絶縁ゲート
半導体素子を等価的に３端子素子として用いる場合の構
成を示す。本構成では電荷注入ゲートの第２ゲートＧ２
に供給するゲート電流をドレイン電極Ｄよりとっている
ことが特徴である。ドレイン電極と第２ゲート電極の間
に電圧および電流を所定の値に調整するための回路３０
が設けられている。装置としては図中で破線で示した部
分４０をモジュールとして組み立て、外部に、ドレイン
電極と接続されるドレイン端子と，ソース電極と接続さ
れるソース端子と，第１のゲート電極と接続されるゲー
ト端子を取り出す。また、本図の構成によれば第２ゲー
トへの電力の供給は主回路からとっているため、第２ゲ
ートのために新たな電源を設ける必要がない。
半導体素子を等価的に３端子素子として用いる場合の構
成を示す。本構成では電荷注入ゲートの第２ゲートＧ２
に供給するゲート電流をドレイン電極Ｄよりとっている
ことが特徴である。ドレイン電極と第２ゲート電極の間
に電圧および電流を所定の値に調整するための回路３０
が設けられている。装置としては図中で破線で示した部
分４０をモジュールとして組み立て、外部に、ドレイン
電極と接続されるドレイン端子と，ソース電極と接続さ
れるソース端子と，第１のゲート電極と接続されるゲー
ト端子を取り出す。また、本図の構成によれば第２ゲー
トへの電力の供給は主回路からとっているため、第２ゲ
ートのために新たな電源を設ける必要がない。
【００２１】
【発明の効果】本発明によれば、オフセット電圧がな
く、且つオン抵抗の小さな電荷注入形絶縁ゲート半導体
スイッチング素子が得られる。
く、且つオン抵抗の小さな電荷注入形絶縁ゲート半導体
スイッチング素子が得られる。
【図１】本発明の一実施例を示す断面斜視図（ａ）およ
びその等価回路（ｂ）。
びその等価回路（ｂ）。
【図２】電荷注入形のMOSFETの従来例。
【図３】本発明の他の実施例。
【図４】図１に示す本発明の電荷注入形MOSFETの電圧−
電流特性。
電流特性。
【図５】本発明による６００Ｖ級の電荷注入形MOSFETの
製造プロセス。
製造プロセス。
【図６】本発明による電荷注入形絶縁ゲート半導体素子
を３端子素子として用いる場合の構成。
を３端子素子として用いる場合の構成。
１…半導体基体、２…ｎ+ドレイン層、３…ｎ-ドリフト
層、４…ｐベース層、５…ｎ+ソース層、６…ｐ+層、７
…ゲート絶縁膜、８…ｎチャネル、９…ｐエミッタ層、
１０…ドレイン電極、１１…ソース電極、１２…第１の
ゲート電極（絶縁ゲート電極）、１３…第２のゲート電
極、２０…ｐ層、２１…ｎ+ 層、２２…フローティング
電極、２３…ゲート電極、４０…モジュール構成部分。
層、４…ｐベース層、５…ｎ+ソース層、６…ｐ+層、７
…ゲート絶縁膜、８…ｎチャネル、９…ｐエミッタ層、
１０…ドレイン電極、１１…ソース電極、１２…第１の
ゲート電極（絶縁ゲート電極）、１３…第２のゲート電
極、２０…ｐ層、２１…ｎ+ 層、２２…フローティング
電極、２３…ゲート電極、４０…モジュール構成部分。
Claims (4)
- 【請求項１】一対の主表面と、 一方の主表面に隣接する一方導電型のドレイン層と、 ドレイン層に隣接し、ドレイン層よりも高比抵抗を有す
る一方導電型のドリフト層と、 ドリフト層に隣接し、他方の主表面に露出する他方導電
型のベース層と、 ベース層内に他方の主表面より選択的に形成された一方
導電型のソース層とを設けた半導体基体を有し、 他方の主表面より、ドリフト層に達する複数の凹部を設
け、 一部の凹部には絶縁膜を介して第１のゲート電極を設
け、 他の凹部の底部には他方導電型の電荷注入層が形成し、
電荷注入層に接触する第２のゲート電極を設け、 ソース層とベース層とに接触するソース電極、及びドレ
イン層に接触するドレイン電極を設けることを特徴とす
る電荷注入形絶縁ゲート半導体装置。 - 【請求項２】請求項１において、一方導電型のドレイン
層の一部に他方導電型のエミッタ層を設け、ドレイン電
極がエミッタ層とドリフト層とに接触することを特徴と
する電荷注入形絶縁ゲート半導体装置。 - 【請求項３】請求項１または請求項２において、第２の
ゲート電極に流すゲート電流をドレイン電極より供給す
ることを特徴とする電荷注入形絶縁ゲート半導体装置。 - 【請求項４】請求項３の電荷注入型絶縁ゲート半導体装
置を備え、ドレイン電極に接続する外部ドレイン端子
と，ソース電極に接続する外部ソース端子と，第１のゲ
ート電極に接続する外部ゲート端子と、を設けることを
特徴とする半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21092194A JPH0878670A (ja) | 1994-09-05 | 1994-09-05 | 電荷注入形絶縁ゲート半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21092194A JPH0878670A (ja) | 1994-09-05 | 1994-09-05 | 電荷注入形絶縁ゲート半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878670A true JPH0878670A (ja) | 1996-03-22 |
Family
ID=16597283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21092194A Pending JPH0878670A (ja) | 1994-09-05 | 1994-09-05 | 電荷注入形絶縁ゲート半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114727A (en) * | 1997-01-09 | 2000-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1994
- 1994-09-05 JP JP21092194A patent/JPH0878670A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114727A (en) * | 1997-01-09 | 2000-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI383497B (zh) | 具有雙閘極之絕緣閘雙極性電晶體 | |
| KR100869324B1 (ko) | 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JPH0467343B2 (ja) | ||
| JPH037149B2 (ja) | ||
| US5879967A (en) | Methods forming power semiconductor devices having latch-up inhibiting regions | |
| US5886384A (en) | Semiconductor component with linear current to voltage characteristics | |
| JP2983110B2 (ja) | 半導体装置及びその製造方法 | |
| US11393901B2 (en) | Cell layouts for MOS-gated devices for improved forward voltage | |
| JPH1154748A (ja) | 半導体装置およびその製造方法 | |
| US6448588B2 (en) | Insulated gate bipolar transistor having high breakdown voltage in reverse blocking mode | |
| JPH09186323A (ja) | 電力用絶縁ゲートバイポーラトランジスタ | |
| JP3863926B2 (ja) | ３端子電力絶縁ゲートトランジスタ及びその製造方法 | |
| US5723349A (en) | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure | |
| JP2000243756A (ja) | 水平バイポーラ型電界効果トランジスタ及びその製造方法 | |
| EP0103934B1 (en) | Insulated-gate field-effect transistors | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| US11114552B2 (en) | Insulated gate turn-off device with designated breakdown areas between gate trenches | |
| JPH06112494A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0992826A (ja) | 半導体素子及びそのシミュレーション方法 | |
| JPH06275818A (ja) | 電力用半導体素子 | |
| JPH0878670A (ja) | 電荷注入形絶縁ゲート半導体装置 | |
| JPH05121425A (ja) | バイポーラ静電誘導トランジスタ | |
| JPH10229192A (ja) | 半導体スイッチ素子 | |
| US20240088226A1 (en) | Insulated gate turn-off device with short channel pmos transistor |