JP3840505B2 - 水平バイポーラ型電界効果トランジスタ及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 6
- 238000005036 potential barrier Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明はバイポーラ型電界効果トランジスタ技術に関し、特にＳＯＩ(Silicon−On−Insulation)基板上に形成された水平バイポーラ型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラ型電界効果トランジスタ(Bipolar Mode Field Effect Transistor：ＢＭＦＥＴ)は、短チャンネル接合電界効果トランジスタの一種として、ゲート接合に順方向電圧を印加しドリフト領域の伝導度を変調させることにより、電流駆動力を向上させる。ＢＭＦＥＴは低い順方向電圧降下及び速いスイッチング速度等により他のバイポーラパワー素子に比べて高周波かつ高電圧用スイッチング素子として有望である。
【０００３】
図１は個別素子の垂直ＢＭＦＥＴを示す断面図である。ドレイン領域の高濃度のｎ型基板１０上に低濃度のｎ型エピタキシャル層のドリフト領域１１が形成されている。ドリフト領域１１の上部の一部には高濃度のＰ型ゲート領域１２が形成され、ドリフト領域１１の上部の他部分は高濃度のｎ型ソース領域１３がゲート領域１２により囲まれている。ドレイン領域１０、ゲート領域１２及びソース領域１３の各々にドレイン電極１７、ゲート電極１５及びソース電極１６が配置される。ゲート電極１５とソース電極１６との間には絶縁膜１４が配置される。
【０００４】
高濃度のｎ型ソース接合１３の下部の高濃度のｐ型ゲート接合１５間の距離であるチャンネル幅ｃが垂直ＢＭＦＥＴの動作に重要な役割をする。定常オフＢＭＦＥＴにおいて、ゲート−ソースが０Ｖ以下で、Ｐ＋型ゲート領域１５とＮ−型ドリフト領域１２との接合の内部電圧(Built−in−Voltage)によりチャンネル幅「ｃ」を持つチャンネル領域を空乏させ、チャンネルに電位障壁を形成させる。従って、チャンネルを通過する電子の流れが抑制されソース／ドレイン間の電流の流れが発生しない。
【０００５】
定常オンＢＭＦＥＴでは、ゲート−ソースが正の電圧ならば、ホール注入により高い比抵抗を持つドリフト領域１１を伝導度変調させ、非常に低いオン抵抗と高い電流利得を得ることができる。
【０００６】
こうした電気的特性を有する垂直ＢＭＦＥＴをＩＣ素子として構成するため、一般のエピタキシャル基板に形成すれば、垂直ｐ／ｎ接合により寄生ＢＪＴ電流が生じ消費電力が増加するという問題がある。従って、従来の垂直ＢＭＦＥＴの電気的特性を維持しながらパワーＩＣ素子に適合した水平型ＢＭＦＥＴを具現する技術が要求された。
【０００７】
最近パワーＩＣ素子によく使われているＳＯＩディバイスは、基板上に形成された絶縁領域により基板とソース／ドレイン領域との接合キャパシタンスがほぼ発生しなくて高速動作が可能で、基板へ流れる漏洩電流が抑制され高温でも使用できるという長所がある。従って、パワーＩＣ用素子を製造するためにＳＯＩ基板を利用する技術が発展されており、このような素子中の一例として、ＬＩＧＢＴ(Laternal Insulated Gate Bipolar Transistor)、ＬＭＣＴ(Lateral MOS−Controlled Thyristor)及びＬＤＭＯＳ(Lateral DMOS)等のようなＭＯＳゲート水平電力素子がある。しかし、ＬＤＭＯＳりは多数キャリヤの電子によって、バイポーラ素子よりオン−抵抗が高く電力損失が大きいという問題がある。一方、ＬＤＭＯＳはスイッチング速度が速い。ＬＩＧＢＴやＬＭＣＴはＬＤＭＯＳよりは高い電流駆動力と低いオン抵抗を持つが、少数キャリアのホールの再結合によりスイッチング速度は比較的遅い。
【０００８】
【発明が解決しようとする課題】
即ち、垂直ＢＭＦＥＴは電気的特性が優れるが、ＩＣ用として製造されると、Ｐ／Ｎ接合による寄生ＢＪＴの電流経路が生じ、従来のＳＯＩ基板を利用するＭＯＳゲート水平電力素子はオン抵抗が高い、またはスイッチング速度が遅いという問題がある。
【０００９】
従って、本発明は、ＩＣに適合した水平ＳＯＩＢＭＦＥＴを具備することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一つの見地によれば、水平ＳＯＩＢＭＦＥＴは、Ｎ型またはＰ型のいずれか一つの導電性を持つ半導体基板、前記半導体基板上に形成された埋没絶縁膜、及び前記埋没絶縁膜の上面に形成された第１導電型のドリフト領域を具備する。前記ドリフト領域には前記埋没絶縁膜の上面から第１距離だけ離隔された上部に形成された第２伝導型のゲート領域が配置される。また、前記埋没絶縁膜の上面には前記ゲート領域に隣接する第１導電型のソース領域が配置され、前記ゲート領域から所定距離を置いて離隔され前記ソース領域と対向する第１導電型のドレイン領域が配置される。ソース領域の側面にソース電極、前記ゲート領域の上面にゲート電極、前記ドレイン領域の上面にドレイン電極が配置される。
【００１１】
ここで、ゲート領域は、ソース領域の伸張方向と平行に配列される多数のセルで構成され、多数のセルの各々は第２距離だけ離隔される。ここで、第１距離はチャンネル深さで、前記第２距離はチャンネル幅である。また、第１導電型はＮ型で、第２導電型はＰ型である。
【００１２】
本発明の他の見地によれば、Ｎ型またはＰ型の半導体基板上に埋没酸化膜を形成する。埋没酸化膜の上面に第１導電型のドリフト領域を形成し、ドリフト領域の所定部分にトレンチを形成し前記埋没酸化膜の上面を露出させる。次に、ドリフト領域中、前記トレンチから所定距離を置いて離隔された部分に、前記埋没酸化膜の上面から第１距離を置いて離隔された第２導電型のゲート領域を形成する。その後、ゲート領域と前記トレンチ間に第１導電型のソース領域を形成すると同時に、前記ソース領域に対向して前記ゲート領域から所定距離を置いて離隔された部分に第１導電型のドレイン領域を形成する。
【００１３】
前記ゲート領域は、前記ソース領域の伸張方向と平行に配列される多数のセルで構成される。多数のセルの各々は第２距離だけ離隔される。一方、第１距離はチャンネル深さ、前記第２距離はチャンネル幅、第１伝導型はＮ型、第２伝導型はＰ型である。
【００１４】
又、前記ドレイン領域の形成段階後、前記ソース領域及びドレイン領域が形成された結果物の全面に絶縁膜を形成し、トレンチ内部、前記ゲート領域及び前記ドレイン領域の上部の前記絶縁膜を除去する。前記トレンチ内部に金属物質を満たしてソース電極を形成し、前記ゲート領域の上部及び前記ドレイン領域の上部にそれぞれゲート電極及びドレイン電極を形成する。
【００１５】
【発明の実施の形態】
図２は本発明による水平ＳＯＩＢＭＦＥＴの斜視図である。
Ｐ型またはＮ型の半導体基板２０の上部に埋没酸化膜２１が配置される。埋没酸化膜２１の上部にはエピタキシャル成長方法により形成された低濃度のｎ型ドリフト領域２２が配置される。ドリフト領域２２中、前記埋没酸化膜２１の上面からチャンネル深さの「ｄ」だけ離隔された部分に高濃度のＰ型ゲート領域２４が配置される。ゲート領域２４は多数のセルで構成される。各セルはチャンネル幅「Ｗ」により離隔されている。高濃度のＰ型ゲート領域２４に隣接して高濃度のＮ型ソース領域２５が配置され、高濃度のＰ型ゲート領域２４と離隔されソース領域２５に対向して高濃度のＮ型ドレイン領域２６が配置される。ゲート領域は２４、ソース領域２５及びドレイン領域２６の各々にゲート電極３０、ソース電極２８及びドレイン電極２９が配置される。
【００１６】
水平ＳＯＩＢＭＦＥＴの定常オフ動作を調べてみると、ゲート−ソース電圧が０Ｖである時、高濃度のＰ型ゲート領域２４とゲート領域の下部の低濃度のＮ型ドリフト領域間の接合の内部電圧により「ｄ」の深さを持つチャンネルまたはドリフト領域２２が空乏されチャンネルに電位障壁が形成される。従って、ドレイン電極に高電圧を加えてもソース領域２５とドレイン領域２６間には電流がほぼ流れない。即ち、電流経路に接合のない一般的なＪＦＥＴのようなターン−オフ速度の速いユニポーラＦＥＴ動作を行う。
【００１７】
定常オン動作を調べてみると、ゲート−ソースに印加された電圧が正であれば、高濃度のｎ型ソース領域２５と高濃度のＰ型ゲート領域２４間のＰ／Ｎ接合に順方向電圧が印加される。従って、Ｐ型ゲート領域からホールのエピタキシャル層であるドリフト領域及びチャンネル領域へ注入され、ドリフト領域及びチャンネル領域で伝導度変調が生ずることにより、低い飽和電圧で高電流が獲得される。すなわち、水平ＳＯＩＢＭＦＥＴはバイポーラＦＥＴと同様な動作を行い電流駆動力を高めることができる。
【００１８】
また、ゲート領域は図２に示したように、多数のセルが拡散された構造であるので、水平ＳＯＩＢＭＦＥＴの有効チャンネル領域が増加する。有効チャンネル領域が広くなるとドレイン電流経路が多くなり電流レベルも高まるので、電流利得も増加する。
【００１９】
一方、定常オン特性の素子の場合において、従来のＳＯＩＢＭＦＥＴ素子の各々をブロッキングするにはＳＯＩＢＭＦＥＴ以外に別の付加回路が要求される。しかし、本発明のＳＯＩＢＭＦＥＴはゲート電極３０に０Ｖを印加し、チャンネル幅「Ｗ」を調節してチャンネル深さ「ｄ」の電位障壁により大きい電位障壁を形成することにより、素子各々をブロッキングできるので、電力ＩＣ素子の高集積化を達成できる。
【００２０】
図３は順方向電流特性を２次元シミュレーションしたもので、チャンネル深さｄが１μmのＳＯＩＢＭＦＥＴのターン−オン特性を示すグラフである。横軸はドレイン電圧、縦軸はドレイン電流密度を示す。ゲート−ソース電圧が０．６Ｖ乃至０．８５Ｖで約０．１Ｖ程度の低い飽和電圧を持つことが分かる。
【００２１】
チャンネル深さ「ｄ」が小さい程またはチャンネル幅「Ｗ」が大きい程飽和電圧は小さくなるので、図２に示したように、ゲート領域が多数のセルが拡散された３次元構造を持った水平ＳＯＩＢＭＦＥＴは、チャンネル深さ「ｄ」とチャンネル幅「Ｗ」とを調節することにより、電流駆動力を向上させることができる。
【００２２】
図４は、初期電流密度２０A／cm２で発明のＳＯＩＢＭＦＥＴとＭＯＳゲート電力素子らのターン−オフ時間をシミュレーションしたグラフである。水平ＳＯＩＢＭＦＥＴは約０．２μｓのターン−オフ時間を有し、ＳＯＩＬＤＭＯＳは０．１μｓ、ＳＯＩＬＩＧＢＴは２．５μｓの時間を有する。ところが、ＳＯＩＬＤＭＯＳのターン−オフ時間がＳＯＩＢＭＦＥＴより速いが、ＳＯＩＬＤＭＯＳはターン−オフ以後にも電流漏洩がずっと発生する反面、水平ＳＯＩＢＭＦＥＴはターン−オフ以後に電流の尾がほぼ現れない。
【００２３】
従って、本発明のＳＯＩＢＭＦＥＴは他のパワーＩＣ素子に比しターン−オフ時低い飽和電圧を持つのでオン抵抗が低いし、併せてターンオフ時順方向電圧降下による電流密度の増加が緩慢なので、電圧遮断能力が向上されスイッチング速度が向上されることが分かる。また、エピタキシャル基板を使用してＢＭＦＥＴを形成する場合に発生しているＢＪＴ寄生電流経路はＳＯＩの埋没絶縁膜により遮断されるので、漏洩電流は発生しない。
【００２４】
図４のグラフは２次元ゲート領域を持ったＳＯＩＢＭＦＥＴをシミュレーションした結果であって、図２に示したようにチャンネル幅Ｗだけ離隔された多数のセルで構成された３次元ゲート接合を持ったＳＯＩＢＭＦＥＴは、チャンネル幅を調整して２次元ゲート接合を持ったＳＯＩＢＭＦＥＴより向上された定常オフ特性と順方向電流特性とを得ることができる。
【００２５】
図５Ａ乃至図５Ｃは本発明による水平ＳＯＩＢＭＦＥＴの製造工程段階を示す。
図５Ａに示したように、Ｐ型またはＮ型の半導体基板５０上の埋没酸化膜５１の上面にエピタキシャル成長された低濃度のｎ型ドリフト領域５２と酸化膜５３を順次的に形成する。以後、写真食刻工程によりドリフト領域５２内にトレンチＴを形成する。トレンチＴから所定間隔をおいて離れた部分に高濃度のＰ型ゲート領域５４を形成する。ゲート領域５４は埋没酸化膜５１の上面からチャンネル深さに該当する「ｄ」だけ離隔された位置に形成され、チャンネル幅「Ｗ」により離隔された多数のセルで構成される。多数のセルらはトレンチＴと平行に配列される。
【００２６】
次に、図５Ｂに示したように、トレンチＴとゲート領域５４間に高濃度のＮ型ソース領域５５を形成する。ソース領域５５はゲート領域５４と接触する。一方、ソース領域５５の形成と同時に、ソース領域５５に対向してゲート領域５４から所定距離をおいて離隔された高濃度のＮ型ドレイン領域５６を形成する。以後、アニーリングを行ってドリフト領域、ゲート領域、ソース領域及びドレイン領域の不純物を拡散させる。
【００２７】
続いて、図５Ｃに示したように、結果物の全面に絶縁膜５７を形成して写真食刻工程を行って、トレンチＴ内部とドレイン領域及びゲート領域の上部の絶縁膜５７と酸化膜５３除去する。次に、金属物質でトレンチ内部を満たしてソース電極５８を形成し、ゲート領域５４及びドレイン領域５６にゲート電流６０及びドレイン電極５９を形成する。ゲート電極はＷで離隔されたセル電極で構成される。
【００２８】
【発明の効果】
本発明による水平ＳＯＩＢＭＦＥＴは高電圧、高周波領域に有用なパワーＩＣ用素子として、従来のＭＯＳゲート水平電力素子に比べて非常に低い順方向電圧降下特性と速いスイッチング特性を有する。多数のセルで構成されたゲート領域により一層高い電流利得と電流容量を得ることができる。また、ゲート領域の下部のチャンネル長さとチャンネル幅を調節することにより素子のオン／オフ特性を調節できる。
【００２９】
以上で本発明を特定の実施例に限って説明したが、本発明は、これに限らず、本発明の思想から逸脱しない範囲内で多様に変形できることは当業者に明らかである。
【図面の簡単な説明】
【図１】 垂直ＢＭＦＥＴを示す断面図である。
【図２】 本発明による水平ＳＯＩＢＭＦＥＴの斜視図である。
【図３】 本発明による水平ＳＯＩＢＭＦＥＴのＩ−Ｖ特性を示すグラフである。
【図４】 本発明による水平ＳＯＩＢＭＦＥＴと従来の水平電力素子のターン−オフ特性を比較するグラフである。
【図５】 Ａ乃至Ｃは、本発明の水平ＳＯＩＢＭＦＥＴの製造工程を示す工程断面図である。
【符号の説明】
２０、５０…基板
２１、５１…埋没酸化膜
２２、５２…ドリフト領域
２４、５４…ゲート領域
ｄ…チャンネル深さ
Ｗ…チャンネル幅
２５、５５…ソース領域
２６、５６…ドレイン領域
Ｔ…トレンチ
【発明の属する技術分野】
本発明はバイポーラ型電界効果トランジスタ技術に関し、特にＳＯＩ(Silicon−On−Insulation)基板上に形成された水平バイポーラ型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラ型電界効果トランジスタ(Bipolar Mode Field Effect Transistor：ＢＭＦＥＴ)は、短チャンネル接合電界効果トランジスタの一種として、ゲート接合に順方向電圧を印加しドリフト領域の伝導度を変調させることにより、電流駆動力を向上させる。ＢＭＦＥＴは低い順方向電圧降下及び速いスイッチング速度等により他のバイポーラパワー素子に比べて高周波かつ高電圧用スイッチング素子として有望である。
【０００３】
図１は個別素子の垂直ＢＭＦＥＴを示す断面図である。ドレイン領域の高濃度のｎ型基板１０上に低濃度のｎ型エピタキシャル層のドリフト領域１１が形成されている。ドリフト領域１１の上部の一部には高濃度のＰ型ゲート領域１２が形成され、ドリフト領域１１の上部の他部分は高濃度のｎ型ソース領域１３がゲート領域１２により囲まれている。ドレイン領域１０、ゲート領域１２及びソース領域１３の各々にドレイン電極１７、ゲート電極１５及びソース電極１６が配置される。ゲート電極１５とソース電極１６との間には絶縁膜１４が配置される。
【０００４】
高濃度のｎ型ソース接合１３の下部の高濃度のｐ型ゲート接合１５間の距離であるチャンネル幅ｃが垂直ＢＭＦＥＴの動作に重要な役割をする。定常オフＢＭＦＥＴにおいて、ゲート−ソースが０Ｖ以下で、Ｐ＋型ゲート領域１５とＮ−型ドリフト領域１２との接合の内部電圧(Built−in−Voltage)によりチャンネル幅「ｃ」を持つチャンネル領域を空乏させ、チャンネルに電位障壁を形成させる。従って、チャンネルを通過する電子の流れが抑制されソース／ドレイン間の電流の流れが発生しない。
【０００５】
定常オンＢＭＦＥＴでは、ゲート−ソースが正の電圧ならば、ホール注入により高い比抵抗を持つドリフト領域１１を伝導度変調させ、非常に低いオン抵抗と高い電流利得を得ることができる。
【０００６】
こうした電気的特性を有する垂直ＢＭＦＥＴをＩＣ素子として構成するため、一般のエピタキシャル基板に形成すれば、垂直ｐ／ｎ接合により寄生ＢＪＴ電流が生じ消費電力が増加するという問題がある。従って、従来の垂直ＢＭＦＥＴの電気的特性を維持しながらパワーＩＣ素子に適合した水平型ＢＭＦＥＴを具現する技術が要求された。
【０００７】
最近パワーＩＣ素子によく使われているＳＯＩディバイスは、基板上に形成された絶縁領域により基板とソース／ドレイン領域との接合キャパシタンスがほぼ発生しなくて高速動作が可能で、基板へ流れる漏洩電流が抑制され高温でも使用できるという長所がある。従って、パワーＩＣ用素子を製造するためにＳＯＩ基板を利用する技術が発展されており、このような素子中の一例として、ＬＩＧＢＴ(Laternal Insulated Gate Bipolar Transistor)、ＬＭＣＴ(Lateral MOS−Controlled Thyristor)及びＬＤＭＯＳ(Lateral DMOS)等のようなＭＯＳゲート水平電力素子がある。しかし、ＬＤＭＯＳりは多数キャリヤの電子によって、バイポーラ素子よりオン−抵抗が高く電力損失が大きいという問題がある。一方、ＬＤＭＯＳはスイッチング速度が速い。ＬＩＧＢＴやＬＭＣＴはＬＤＭＯＳよりは高い電流駆動力と低いオン抵抗を持つが、少数キャリアのホールの再結合によりスイッチング速度は比較的遅い。
【０００８】
【発明が解決しようとする課題】
即ち、垂直ＢＭＦＥＴは電気的特性が優れるが、ＩＣ用として製造されると、Ｐ／Ｎ接合による寄生ＢＪＴの電流経路が生じ、従来のＳＯＩ基板を利用するＭＯＳゲート水平電力素子はオン抵抗が高い、またはスイッチング速度が遅いという問題がある。
【０００９】
従って、本発明は、ＩＣに適合した水平ＳＯＩＢＭＦＥＴを具備することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一つの見地によれば、水平ＳＯＩＢＭＦＥＴは、Ｎ型またはＰ型のいずれか一つの導電性を持つ半導体基板、前記半導体基板上に形成された埋没絶縁膜、及び前記埋没絶縁膜の上面に形成された第１導電型のドリフト領域を具備する。前記ドリフト領域には前記埋没絶縁膜の上面から第１距離だけ離隔された上部に形成された第２伝導型のゲート領域が配置される。また、前記埋没絶縁膜の上面には前記ゲート領域に隣接する第１導電型のソース領域が配置され、前記ゲート領域から所定距離を置いて離隔され前記ソース領域と対向する第１導電型のドレイン領域が配置される。ソース領域の側面にソース電極、前記ゲート領域の上面にゲート電極、前記ドレイン領域の上面にドレイン電極が配置される。
【００１１】
ここで、ゲート領域は、ソース領域の伸張方向と平行に配列される多数のセルで構成され、多数のセルの各々は第２距離だけ離隔される。ここで、第１距離はチャンネル深さで、前記第２距離はチャンネル幅である。また、第１導電型はＮ型で、第２導電型はＰ型である。
【００１２】
本発明の他の見地によれば、Ｎ型またはＰ型の半導体基板上に埋没酸化膜を形成する。埋没酸化膜の上面に第１導電型のドリフト領域を形成し、ドリフト領域の所定部分にトレンチを形成し前記埋没酸化膜の上面を露出させる。次に、ドリフト領域中、前記トレンチから所定距離を置いて離隔された部分に、前記埋没酸化膜の上面から第１距離を置いて離隔された第２導電型のゲート領域を形成する。その後、ゲート領域と前記トレンチ間に第１導電型のソース領域を形成すると同時に、前記ソース領域に対向して前記ゲート領域から所定距離を置いて離隔された部分に第１導電型のドレイン領域を形成する。
【００１３】
前記ゲート領域は、前記ソース領域の伸張方向と平行に配列される多数のセルで構成される。多数のセルの各々は第２距離だけ離隔される。一方、第１距離はチャンネル深さ、前記第２距離はチャンネル幅、第１伝導型はＮ型、第２伝導型はＰ型である。
【００１４】
又、前記ドレイン領域の形成段階後、前記ソース領域及びドレイン領域が形成された結果物の全面に絶縁膜を形成し、トレンチ内部、前記ゲート領域及び前記ドレイン領域の上部の前記絶縁膜を除去する。前記トレンチ内部に金属物質を満たしてソース電極を形成し、前記ゲート領域の上部及び前記ドレイン領域の上部にそれぞれゲート電極及びドレイン電極を形成する。
【００１５】
【発明の実施の形態】
図２は本発明による水平ＳＯＩＢＭＦＥＴの斜視図である。
Ｐ型またはＮ型の半導体基板２０の上部に埋没酸化膜２１が配置される。埋没酸化膜２１の上部にはエピタキシャル成長方法により形成された低濃度のｎ型ドリフト領域２２が配置される。ドリフト領域２２中、前記埋没酸化膜２１の上面からチャンネル深さの「ｄ」だけ離隔された部分に高濃度のＰ型ゲート領域２４が配置される。ゲート領域２４は多数のセルで構成される。各セルはチャンネル幅「Ｗ」により離隔されている。高濃度のＰ型ゲート領域２４に隣接して高濃度のＮ型ソース領域２５が配置され、高濃度のＰ型ゲート領域２４と離隔されソース領域２５に対向して高濃度のＮ型ドレイン領域２６が配置される。ゲート領域は２４、ソース領域２５及びドレイン領域２６の各々にゲート電極３０、ソース電極２８及びドレイン電極２９が配置される。
【００１６】
水平ＳＯＩＢＭＦＥＴの定常オフ動作を調べてみると、ゲート−ソース電圧が０Ｖである時、高濃度のＰ型ゲート領域２４とゲート領域の下部の低濃度のＮ型ドリフト領域間の接合の内部電圧により「ｄ」の深さを持つチャンネルまたはドリフト領域２２が空乏されチャンネルに電位障壁が形成される。従って、ドレイン電極に高電圧を加えてもソース領域２５とドレイン領域２６間には電流がほぼ流れない。即ち、電流経路に接合のない一般的なＪＦＥＴのようなターン−オフ速度の速いユニポーラＦＥＴ動作を行う。
【００１７】
定常オン動作を調べてみると、ゲート−ソースに印加された電圧が正であれば、高濃度のｎ型ソース領域２５と高濃度のＰ型ゲート領域２４間のＰ／Ｎ接合に順方向電圧が印加される。従って、Ｐ型ゲート領域からホールのエピタキシャル層であるドリフト領域及びチャンネル領域へ注入され、ドリフト領域及びチャンネル領域で伝導度変調が生ずることにより、低い飽和電圧で高電流が獲得される。すなわち、水平ＳＯＩＢＭＦＥＴはバイポーラＦＥＴと同様な動作を行い電流駆動力を高めることができる。
【００１８】
また、ゲート領域は図２に示したように、多数のセルが拡散された構造であるので、水平ＳＯＩＢＭＦＥＴの有効チャンネル領域が増加する。有効チャンネル領域が広くなるとドレイン電流経路が多くなり電流レベルも高まるので、電流利得も増加する。
【００１９】
一方、定常オン特性の素子の場合において、従来のＳＯＩＢＭＦＥＴ素子の各々をブロッキングするにはＳＯＩＢＭＦＥＴ以外に別の付加回路が要求される。しかし、本発明のＳＯＩＢＭＦＥＴはゲート電極３０に０Ｖを印加し、チャンネル幅「Ｗ」を調節してチャンネル深さ「ｄ」の電位障壁により大きい電位障壁を形成することにより、素子各々をブロッキングできるので、電力ＩＣ素子の高集積化を達成できる。
【００２０】
図３は順方向電流特性を２次元シミュレーションしたもので、チャンネル深さｄが１μmのＳＯＩＢＭＦＥＴのターン−オン特性を示すグラフである。横軸はドレイン電圧、縦軸はドレイン電流密度を示す。ゲート−ソース電圧が０．６Ｖ乃至０．８５Ｖで約０．１Ｖ程度の低い飽和電圧を持つことが分かる。
【００２１】
チャンネル深さ「ｄ」が小さい程またはチャンネル幅「Ｗ」が大きい程飽和電圧は小さくなるので、図２に示したように、ゲート領域が多数のセルが拡散された３次元構造を持った水平ＳＯＩＢＭＦＥＴは、チャンネル深さ「ｄ」とチャンネル幅「Ｗ」とを調節することにより、電流駆動力を向上させることができる。
【００２２】
図４は、初期電流密度２０A／cm２で発明のＳＯＩＢＭＦＥＴとＭＯＳゲート電力素子らのターン−オフ時間をシミュレーションしたグラフである。水平ＳＯＩＢＭＦＥＴは約０．２μｓのターン−オフ時間を有し、ＳＯＩＬＤＭＯＳは０．１μｓ、ＳＯＩＬＩＧＢＴは２．５μｓの時間を有する。ところが、ＳＯＩＬＤＭＯＳのターン−オフ時間がＳＯＩＢＭＦＥＴより速いが、ＳＯＩＬＤＭＯＳはターン−オフ以後にも電流漏洩がずっと発生する反面、水平ＳＯＩＢＭＦＥＴはターン−オフ以後に電流の尾がほぼ現れない。
【００２３】
従って、本発明のＳＯＩＢＭＦＥＴは他のパワーＩＣ素子に比しターン−オフ時低い飽和電圧を持つのでオン抵抗が低いし、併せてターンオフ時順方向電圧降下による電流密度の増加が緩慢なので、電圧遮断能力が向上されスイッチング速度が向上されることが分かる。また、エピタキシャル基板を使用してＢＭＦＥＴを形成する場合に発生しているＢＪＴ寄生電流経路はＳＯＩの埋没絶縁膜により遮断されるので、漏洩電流は発生しない。
【００２４】
図４のグラフは２次元ゲート領域を持ったＳＯＩＢＭＦＥＴをシミュレーションした結果であって、図２に示したようにチャンネル幅Ｗだけ離隔された多数のセルで構成された３次元ゲート接合を持ったＳＯＩＢＭＦＥＴは、チャンネル幅を調整して２次元ゲート接合を持ったＳＯＩＢＭＦＥＴより向上された定常オフ特性と順方向電流特性とを得ることができる。
【００２５】
図５Ａ乃至図５Ｃは本発明による水平ＳＯＩＢＭＦＥＴの製造工程段階を示す。
図５Ａに示したように、Ｐ型またはＮ型の半導体基板５０上の埋没酸化膜５１の上面にエピタキシャル成長された低濃度のｎ型ドリフト領域５２と酸化膜５３を順次的に形成する。以後、写真食刻工程によりドリフト領域５２内にトレンチＴを形成する。トレンチＴから所定間隔をおいて離れた部分に高濃度のＰ型ゲート領域５４を形成する。ゲート領域５４は埋没酸化膜５１の上面からチャンネル深さに該当する「ｄ」だけ離隔された位置に形成され、チャンネル幅「Ｗ」により離隔された多数のセルで構成される。多数のセルらはトレンチＴと平行に配列される。
【００２６】
次に、図５Ｂに示したように、トレンチＴとゲート領域５４間に高濃度のＮ型ソース領域５５を形成する。ソース領域５５はゲート領域５４と接触する。一方、ソース領域５５の形成と同時に、ソース領域５５に対向してゲート領域５４から所定距離をおいて離隔された高濃度のＮ型ドレイン領域５６を形成する。以後、アニーリングを行ってドリフト領域、ゲート領域、ソース領域及びドレイン領域の不純物を拡散させる。
【００２７】
続いて、図５Ｃに示したように、結果物の全面に絶縁膜５７を形成して写真食刻工程を行って、トレンチＴ内部とドレイン領域及びゲート領域の上部の絶縁膜５７と酸化膜５３除去する。次に、金属物質でトレンチ内部を満たしてソース電極５８を形成し、ゲート領域５４及びドレイン領域５６にゲート電流６０及びドレイン電極５９を形成する。ゲート電極はＷで離隔されたセル電極で構成される。
【００２８】
【発明の効果】
本発明による水平ＳＯＩＢＭＦＥＴは高電圧、高周波領域に有用なパワーＩＣ用素子として、従来のＭＯＳゲート水平電力素子に比べて非常に低い順方向電圧降下特性と速いスイッチング特性を有する。多数のセルで構成されたゲート領域により一層高い電流利得と電流容量を得ることができる。また、ゲート領域の下部のチャンネル長さとチャンネル幅を調節することにより素子のオン／オフ特性を調節できる。
【００２９】
以上で本発明を特定の実施例に限って説明したが、本発明は、これに限らず、本発明の思想から逸脱しない範囲内で多様に変形できることは当業者に明らかである。
【図面の簡単な説明】
【図１】 垂直ＢＭＦＥＴを示す断面図である。
【図２】 本発明による水平ＳＯＩＢＭＦＥＴの斜視図である。
【図３】 本発明による水平ＳＯＩＢＭＦＥＴのＩ−Ｖ特性を示すグラフである。
【図４】 本発明による水平ＳＯＩＢＭＦＥＴと従来の水平電力素子のターン−オフ特性を比較するグラフである。
【図５】 Ａ乃至Ｃは、本発明の水平ＳＯＩＢＭＦＥＴの製造工程を示す工程断面図である。
【符号の説明】
２０、５０…基板
２１、５１…埋没酸化膜
２２、５２…ドリフト領域
２４、５４…ゲート領域
ｄ…チャンネル深さ
Ｗ…チャンネル幅
２５、５５…ソース領域
２６、５６…ドレイン領域
Ｔ…トレンチ
Claims (12)
- 半導体基板、
前記半導体基板上に形成された埋没絶縁膜、
前記埋没絶縁膜の上面に形成された第１導電型のドリフト領域、
前記ドリフト領域に形成され、前記埋没絶縁膜の上面で第１距離だけ離隔された上部に形成された第２導電型のゲート領域、
前記埋没絶縁膜の上面に形成され、前記ゲート領域に隣接する第１導電型のソース領域、及び
前記埋没絶縁膜の上面に形成され、前記ゲート領域から所定距離を置いて離隔され前記ソース領域と対向する第１導電型のドレイン領域を具備する
水平バイポーラ電界効果トランジスタ。 - 前記ソース領域の側面に形成されたソース電極、前記ゲート領域の上面に形成されたゲート電極、及び前記ドレイン領域の上面に形成されたドレイン電極を更に具備する
請求項１記載の水平バイポーラ電界効果トランジスタ。 - 前記ゲート領域は、前記ソース領域の伸張方向と平行に配列される多数のセルで構成され、多数のセルの各々は第２距離だけ離隔された
請求項１記載の水平バイポーラ電界効果トランジスタ。 - 前記第１距離はチャンネル深さで、前記第２距離はチャンネル幅である
請求項３記載の水平バイポーラ電界効果トランジスタ。 - 前記半導体基板はＮ型またはＰ型である
請求項１記載の水平バイポーラ電界効果トランジスタ。 - 前記第１導電型はＮ型で、第２導電型はＰ型である
請求項１記載の水平バイポーラ電界効果トランジスタ。 - 半導体基板上に埋没酸化膜を形成する段階、
前記埋没酸化膜の上面に第１導電型のドリフト領域を形成する段階、
前記ドリフト領域の所定部分にトレンチを形成して前記埋没酸化膜の上面を露出させる段階、
前記ドリフト領域中、前記トレンチから所定距離を置いて離隔された部分に、
前記埋没酸化膜の上面から第１距離を置いて離隔された第２導電型のゲート領域を形成する段階、及び、
前記ゲート領域と前記トレンチ間に第１導電型のソース領域を形成すると同時に、前記ソース領域に対向して前記ゲート領域から所定距離を置いて隔離された部分に第１導電型のドレイン領域を形成する段階を具備する
水平バイポーラ電界効果トランジスタの製造方法。 - 前記ゲート領域は、前記ソース領域の伸張方向と平行に配列される多数のセルで構成され、多数のセルの各々は第２距離だけ離隔された
請求項７記載の水平バイポーラ電界効果トランジスタの製造方法。 - 前記第１距離はチャンネル深さで、前記第２距離はチャンネル幅である
請求項８記載の水平バイポーラ電界効果トランジスタの製造方法。 - 前記半導体基板はＮ型またはＰ型である
請求項７記載の水平バイポーラ電界効果トランジスタの製造方法。 - 前記第１導電型はＮ型で、第２導電型はＰ型である
請求項７記載の水平バイポーラ電界効果トランジスタの製造方法。 - 前記ドレイン領域の形成段階後、前記ソース領域及びドレイン領域が形成された結果物の全面に絶縁膜を形成する段階、
前記トレンチ内部、前記ゲート領域及び前記ドレイン領域の上部の前記絶縁膜を除去する段階、
前記トレンチ内部に金属物質を満たしてソース電極を形成する段階、及び、
前記ゲート領域の上部及び前記ドレイン領域の上部にそれぞれゲート電極及びドレイン電極を形成する段階を更に具備する
請求項７記載の水平バイポーラ電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030392A KR19990006170A (ko) | 1997-06-30 | 1997-06-30 | 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법 |
| KR1997-30392 | 1997-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243756A JP2000243756A (ja) | 2000-09-08 |
| JP3840505B2 true JP3840505B2 (ja) | 2006-11-01 |
Family
ID=19513079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18389498A Expired - Lifetime JP3840505B2 (ja) | 1997-06-30 | 1998-06-30 | 水平バイポーラ型電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6084254A (ja) |
| JP (1) | JP3840505B2 (ja) |
| KR (1) | KR19990006170A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509854B1 (en) * | 1997-03-16 | 2003-01-21 | Hitachi, Ltd. | DA conversion circuit |
| US6346451B1 (en) * | 1997-12-24 | 2002-02-12 | Philips Electronics North America Corporation | Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode |
| US6573558B2 (en) * | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6861678B2 (en) * | 2003-07-18 | 2005-03-01 | Texas Instruments Incorporated | Double diffused vertical JFET |
| KR100791683B1 (ko) | 2006-12-05 | 2008-01-03 | 동부일렉트로닉스 주식회사 | 수평형 모스 트랜지스터 및 그 제조 방법 |
| US7977714B2 (en) * | 2007-10-19 | 2011-07-12 | International Business Machines Corporation | Wrapped gate junction field effect transistor |
| US7960222B1 (en) | 2007-11-21 | 2011-06-14 | National Semiconductor Corporation | System and method for manufacturing double EPI N-type lateral diffusion metal oxide semiconductor transistors |
| US20100117153A1 (en) * | 2008-11-07 | 2010-05-13 | Honeywell International Inc. | High voltage soi cmos device and method of manufacture |
| EP2876686B1 (en) | 2013-11-22 | 2019-03-20 | ams AG | High-voltage semiconductor device and method of producing the same |
| GB2622086A (en) * | 2022-09-02 | 2024-03-06 | Search For The Next Ltd | A novel transistor device |
| CN116053302B (zh) * | 2023-03-07 | 2023-07-04 | 南京邮电大学 | 基于双soi结构的背栅辅助resurf系统及双soi结构的制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3855608A (en) * | 1972-10-24 | 1974-12-17 | Motorola Inc | Vertical channel junction field-effect transistors and method of manufacture |
| US3938241A (en) * | 1972-10-24 | 1976-02-17 | Motorola, Inc. | Vertical channel junction field-effect transistors and method of manufacture |
| US4314267A (en) * | 1978-06-13 | 1982-02-02 | Ibm Corporation | Dense high performance JFET compatible with NPN transistor formation and merged BIFET |
| US5241211A (en) * | 1989-12-20 | 1993-08-31 | Nec Corporation | Semiconductor device |
| US5378642A (en) * | 1993-04-19 | 1995-01-03 | General Electric Company | Method of making a silicon carbide junction field effect transistor device for high temperature applications |
| US5460982A (en) * | 1993-07-02 | 1995-10-24 | Siemens Aktiengesellschaft | Method for manufacturing lateral bipolar transistors |
| FR2708144A1 (fr) * | 1993-07-22 | 1995-01-27 | Philips Composants | Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ. |
| US5494837A (en) * | 1994-09-27 | 1996-02-27 | Purdue Research Foundation | Method of forming semiconductor-on-insulator electronic devices by growing monocrystalline semiconducting regions from trench sidewalls |
| KR0178315B1 (ko) * | 1995-10-20 | 1999-03-20 | 한민구 | 수평형 바이폴라 모드 전계 효과 트랜지스터 |
-
1997
- 1997-06-30 KR KR1019970030392A patent/KR19990006170A/ko not_active Application Discontinuation
-
1998
- 1998-06-26 US US09/105,397 patent/US6084254A/en not_active Expired - Lifetime
- 1998-06-30 JP JP18389498A patent/JP3840505B2/ja not_active Expired - Lifetime
-
2000
- 2000-06-12 US US09/591,965 patent/US6358786B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6358786B1 (en) | 2002-03-19 |
| KR19990006170A (ko) | 1999-01-25 |
| JP2000243756A (ja) | 2000-09-08 |
| US6084254A (en) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051220 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060614 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |