JP2005167155A - 電界効果トランジスタおよび半導体リレー - Google Patents
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Abstract
【課題】 素子耐圧の確保、並びにオン抵抗及びオフ容量の低減が可能な電界効果トランジスタ及びそれを用いた半導体リレーを提供する。
【解決手段】 SOI基板の半導体薄膜12に、P型ベース層21、N+型ソース層22、N+型ドレイン層24が形成され、P型ベース層21とN+型ドレイン層24との間に高抵抗なP−型ゲートドレイン間オフセット層23が形成されており、素子耐圧が向上する。P型ベース層21の上部に膜厚H1の第1のゲート酸化膜を介して第1のゲート電極31a、P−型ゲートドレイン間オフセット層23の上部により厚い膜厚H2を有する第2のゲート酸化膜を介して第2のゲート電極32aが設けられており、高抵抗なゲートドレイン間オフセット層23にも第2のゲート電極32aにより十分な電界が加わりオン抵抗が低減される。またゲートドレイン間オフセット層23を設けたことで、ベース層21のみの距離X1がゲートドレイン間オフセット層23まで加えた距離X2まで拡張され、オフ容量が低減される。
【選択図】 図1
【解決手段】 SOI基板の半導体薄膜12に、P型ベース層21、N+型ソース層22、N+型ドレイン層24が形成され、P型ベース層21とN+型ドレイン層24との間に高抵抗なP−型ゲートドレイン間オフセット層23が形成されており、素子耐圧が向上する。P型ベース層21の上部に膜厚H1の第1のゲート酸化膜を介して第1のゲート電極31a、P−型ゲートドレイン間オフセット層23の上部により厚い膜厚H2を有する第2のゲート酸化膜を介して第2のゲート電極32aが設けられており、高抵抗なゲートドレイン間オフセット層23にも第2のゲート電極32aにより十分な電界が加わりオン抵抗が低減される。またゲートドレイン間オフセット層23を設けたことで、ベース層21のみの距離X1がゲートドレイン間オフセット層23まで加えた距離X2まで拡張され、オフ容量が低減される。
【選択図】 図1
Description
本発明は、電界効果トランジスタおよび半導体リレーに関する。
半導体リレーに代表される高耐圧系電界効果トランジスタには、素子耐圧の向上、並びにオン抵抗(Ron)及びオフ容量(Cout)の低減という要求がある。
しかし、電界効果トランジスタにおける素子耐圧の確保、オン抵抗Ron及びオフ容量Coutの低減の間には、トレードオフが存在する。
例えば、従来の1μm程度の厚膜SOI(Silicon On Insulator)を用いた40V系電界効果トランジスタの断面構造を図6に示す。
半導体基板40上にシリコン酸化膜41が形成され、その表面上にP型ベース層43、N+型ドレイン層45、N−型オフセットドレイン層42、N+型ソース層44が形成され、P型ベース層43上にゲート電極46が設けられている。
このような従来の電界効果トランジスタでは、オン抵抗Ron及びオフ容量Coutを共に低減させることができず、Cout×Ron>10[p・FΩ]が限界であった。
ところで、ストレインシリコンが電界効果トランジスタにおけるチャネル移動度を高めることは知られている。しかし、オフ容量Coutを低減させるために、拡散層を例えば数nm程度の薄膜で形成しようとすると、素子耐圧を確保することが困難であった。
以下に、従来の半導体リレーに関する技術を開示する文献名を記載する。
特開平9−312392号公報。
また、従来のSOI構造を有する半導体リレーに関する技術を開示する文献名を記載する。
特開平11−186562号公報。
上述したように、従来は素子耐圧を確保すると共に、オン抵抗Ron及びオフ容量Coutとを低減することが困難であった。
本発明は上記事情に鑑み、素子耐圧の確保、並びにオン抵抗及びオフ容量の低減が可能な電界効果トランジスタ及びそれを用いた半導体リレーを提供することを目的とする。
本発明の一態様による電界効果トランジスタは、
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極と、
を備えることを特徴とする。
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極と、
を備えることを特徴とする。
本発明の一態様による半導体リレーは、
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧を与えられて駆動される、第1及び第2の電界効果トランジスタであって、
前記第1、第2の電界効果トランジスタは、それぞれ
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、
前記第1の電界効果トランジスタの前記第2導電型ドレイン層に電源電圧が入力され、
前記第1及び第2の電界効果トランジスタが有するそれぞれの前記第2導電型ソース層が共通に接続され、前記第1及び第2の電界効果トランジスタが有するそれぞれの第1及び第2のゲート電極が全て共通に接続されており、前記第2導電型ソース層と前記ゲート電極との間に前記受光電圧が印加され、
前記第2の電界効果トランジスタの前記第2導電型ドレイン層に印加された信号を伝達することを特徴とする。
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧を与えられて駆動される、第1及び第2の電界効果トランジスタであって、
前記第1、第2の電界効果トランジスタは、それぞれ
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、
前記第1の電界効果トランジスタの前記第2導電型ドレイン層に電源電圧が入力され、
前記第1及び第2の電界効果トランジスタが有するそれぞれの前記第2導電型ソース層が共通に接続され、前記第1及び第2の電界効果トランジスタが有するそれぞれの第1及び第2のゲート電極が全て共通に接続されており、前記第2導電型ソース層と前記ゲート電極との間に前記受光電圧が印加され、
前記第2の電界効果トランジスタの前記第2導電型ドレイン層に印加された信号を伝達することを特徴とする。
本発明の電界効果トランジスタ及びこれを用いた半導体リレーは、ベース層とドレイン層との間にベース層と同一導電型でより高抵抗なゲートドレイン間オフセット層を有し、ベース層上に第1のゲート電極、ゲートドレイン間オフセット層上に第2のゲート電極を有することにより、ベース層とゲートドレイン間オフセット領域とに同時にゲート電圧を印加することができるので、必要な素子耐圧を確保しつつ、オン抵抗並びにオフ容量の低減が可能となる。
以下、本発明の実施の形態について図面を参照して説明する。
(1)実施の形態1
図1に、本発明の実施の形態1による電界効果トランジスタの構成を示す。
図1に、本発明の実施の形態1による電界効果トランジスタの構成を示す。
半導体基板10、シリコン酸化膜11、並びに半導体薄膜12を有するSOI(Silicon On Insulator)基板において、半導体薄膜12にP型ベース層21が形成され、このP型ベース層21の表面部分に選択的にN+型ソース層22が形成され、N+型ソース層22と離間してN+型ドレイン層24が形成されている。
P型ベース層21とN+型ドレイン層24との間には、P型ベース層21より高抵抗なP−型ゲートドレイン間オフセット層23が形成されている。これにより、素子耐圧が確保される。
さらに、P型ベース層21の上部には、図示されていない膜厚H1を有する第1のゲート酸化膜を介して第1のゲート電極31aが設けられ、P−型ゲートドレイン間オフセット層23の上部には、前記第1のゲート酸化膜より厚い膜厚H2を有する図示されていない第2のゲート酸化膜を介して第2のゲート電極32aが設けられている。
尚、第1のゲート電極31aに印加するゲート電圧と、第2のゲート電極32bに印加するゲート電圧とは、同一あるいは異なっていてもよい。異なる場合にはいずれが高くともよいが、第2のゲート電極32bの方がゲート酸化膜が厚いため、第2のゲート電極32bに印加するゲート電圧の方を高くすることが望ましい。
このような構成を備えた本実施の形態1による電界効果トランジスタは、次のような作用、効果を奏する。
この電界効果トランジスタをオンさせるとき、第1のゲート電極31aにゲート電圧を印加し、P型ベース層21におけるチャネル領域を開いてN+型ソース層22とN+型ドレイン層との間を導通させる。
この際に、高抵抗なP−型ゲートドレイン間オフセット層23には、第1のゲート電極31aからは十分な電界が加わらないため、オン抵抗Ronが大きくなる。本実施の形態1では、P−型ゲートドレイン間オフセット層23の上部にも第2のゲート電極32aを設けてゲート電圧を印加することで、P−型ゲートドレイン間オフセット層23にも十分な電界が加わりオン抵抗Ronを低減することができる。
P−型ゲートドレイン間オフセット層23を設けたことにより、P型ベース層21のみの距離X1を、P−型ゲートドレイン間オフセット層23まで加えた距離X2まで拡張することができるので、オフ容量Coutを低減することができる。
また、P型ベース層21とN+型ドレイン層24との間に、高抵抗なP−型ゲートドレイン間オフセット層23を設けることで、P型ベース層21の端部に電界集中が発生することを緩和し、素子耐圧を確保することができる。
さらに、第2のゲート電極32aは、第1のゲート電極31aより膜厚の厚いゲート酸化膜を介して設けることで、素子耐圧の向上に寄与することができる。
従って、本実施の形態1による電界効果トランジスタによれば、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が可能である。
(2)実施の形態2
図2に、本発明による実施の形態2による電界効果トランジスタの構成を示す。
図2に、本発明による実施の形態2による電界効果トランジスタの構成を示す。
本実施の形態2は、上記実施の形態1と比較し第1のゲート電極31bと第2のゲート電極32bとが電気的に短絡されている点で相違する。他の上記実施の形態1と同一の構成要素には、同一の番号を付して説明を省略する。
これにより、単一のゲート電圧を用いて、第1のゲート電極31b並びに第2のゲート電極32bとを駆動することができる。
本実施の形態2においても、上記実施の形態1と同様に、高抵抗なP−型ゲートドレイン間オフセット層23に、第2のゲート電極32bから十分な電界が加わるため、オン抵抗Ronが低減される。
同時に、P−型ゲートドレイン間オフセット層23を設けたことにより、オフ容量Coutが低減され、またP−型ゲートドレイン間オフセット層23の存在により、P型ベース層21の端部への電界集中が緩和され、素子耐圧が向上する。また、第2のゲート電極32aを膜厚の厚いゲート酸化膜を介して設けていることで、素子耐圧の向上に寄与する。
従って、本実施の形態2によれば、上記実施の形態1と同様に、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が実現される。
(3)実施の形態3
本発明による実施の形態3による電界効果トランジスタの構成を図3に示す。
本発明による実施の形態3による電界効果トランジスタの構成を図3に示す。
本実施の形態3は、上記実施の形態1と比較して、第2のゲート電極32cの一方の端部を図示されていない絶縁膜を介して第1のゲート電極31cの上部にまで延在させて、両者が上下に重複する領域を設けた点で相違する。他の上記実施の形態1と同一の構成要素には、同一の番号を付して説明を省略する。
上記実施の形態1では、第1のゲート電極31aと第2のゲート電極32aとが上下に重複する領域を殆ど有していない。この両者の間が離れていると、p−型ゲートドレイン間オフセット層23への電圧の印加を十分に行うことができないおそれがある。しかし、第1のゲート電極31aのドレイン側の面と、第2のゲート電極32aのソース側の面とが一致するように形成することはマスク合わせずれ等により困難である。
そこで、本実施の形態3のように両者が重複する領域を設けることで、面位置を一致させる製造上の困難性が回避されるので、第1、第2のゲート電極31c、32cを容易に形成することができる。
但し、第1、第2のゲート電極31c、32cが上下に重複している領域において、両者の間に寄生容量が存在する。よって、特性を重視する場合は上記実施の形態1の方が望ましく、製造上の容易性を重視する場合は本実施の形態3の方が望ましい。
本実施の形態3においても、上記実施の形態1と同様に、p−型ゲートドレイン間オフセット層23に、第2のゲート電極32cから十分な電界が加わるため、オン抵抗Ronが低減される。
同時に、P−型ゲートドレイン間オフセット層23によりオフ容量Coutが低減され、またP型ベース層21の端部への電界集中が緩和されるので、素子耐圧が向上する。また、第2のゲート電極32cを膜厚の厚いゲート酸化膜を介して設けていることで、素子耐圧の向上に寄与する。
従って、本実施の形態3によれば、上記実施の形態1、2と同様に、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が実現される。
(4)実施の形態4
図4に、本発明の実施の形態4による電界効果トランジスタの構成を示す。
図4に、本発明の実施の形態4による電界効果トランジスタの構成を示す。
本実施の形態4は、上記実施の形態3に対し、第1のゲート電極31dと第2のゲート電極32dとが電気的に短絡されている点で相違する。他の上記実施の形態3と同一の構成要素には、同一の番号を付して説明を省略する。
本実施の形態4によれば、単一のゲート電圧を用いて、第1のゲート電極31d及び第2のゲート電極32dを駆動することができる。
本実施の形態4によっても、上記実施の形態3と同様にオン抵抗Ron及びオフ容量Coutが低減され、また素子耐圧が向上する。
(5)実施の形態5
本発明の実施の形態5による半導体リレーについて、図5を用いて説明する。
本発明の実施の形態5による半導体リレーについて、図5を用いて説明する。
発光ダイオード100の両端に、スイッチング制御信号が入力されて発光する。
複数の受光ダイオード101が直列に接続された受光素子リレー102が受光し、放電回路103を経て、出力段に2つ並列接続されて設けられたMOSFET104及び105のソース、ゲート間に受光電圧が入力される。MOSFET104のドレインには電源電圧Vccが供給されており、MOSFET105のドレインには出力端子106が接続されている。
ここで、放電回路103はMOSFET104及び105がオフする際にゲート酸化膜に蓄積された電荷を放電し、ゲート電圧を0[V]にするために設けられている。
ここで、MOSFET104、105には、上記実施の形態1乃至4のいずれかによる電界効果トランジスタを用いており、それぞれ第1、第2のゲート電極を共通接続している。このような電界効果トランジスタを用いることで、本実施の形態5の半導体リレーによれば、オン抵抗Ron並びにオフ容量Coutを低減することができると共に、高耐圧化が実現される。
上述した実施の形態はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することができる。例えば、上記実施の形態における導電型を全て反転させたものであってもよい。
10 半導体基板
11 シリコン酸化膜
21 P型ベース層
22 N+型ソース層
23 P−型オフセット層
24 N型ドレイン層
31a〜31d 第1のゲート電極
32a〜32d 第2のゲート電極
100 発光ダイオード
101 受光ダイオード
102 受光素子リレー
103 放電回路
104、105 MOSFET
106 出力端子
11 シリコン酸化膜
21 P型ベース層
22 N+型ソース層
23 P−型オフセット層
24 N型ドレイン層
31a〜31d 第1のゲート電極
32a〜32d 第2のゲート電極
100 発光ダイオード
101 受光ダイオード
102 受光素子リレー
103 放電回路
104、105 MOSFET
106 出力端子
Claims (6)
- 基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極と、
を備えることを特徴とする電界効果トランジスタ。 - 前記基板は、半導体基板と、その表面上に形成された絶縁層とを有し、前記半導体層は前記絶縁層の表面上に形成されていることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記第2のゲート電極における一部が、絶縁膜を介して前記第1のゲート電極の上部に位置し、他の部分が前記第2のゲート絶縁膜を介して前記第1導電型ゲートドレイン間オフセット層の表面上に位置していることを特徴とする請求項1又は2記載の電界効果トランジスタ。
- 前記第1のゲート電極及び前記第2のゲート電極が電気的に接続されており、前記第1のゲート電極と前記第2のゲート電極とに同一のゲート電圧が印加されることを特徴とする請求項1乃至3のいずれかに記載された電界効果トランジスタ。
- 前記第1のゲート電極及び前記第2のゲート電極が電気的に分離されており、前記第1のゲート電極と前記第2のゲート電極とにそれぞれ同一又は異なるゲート電圧が印加されることを特徴とする請求項1乃至3のいずれかに記載された電界効果トランジスタ。
- スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧を与えられて駆動される、第1及び第2の電界効果トランジスタであって、
前記第1、第2の電界効果トランジスタは、それぞれ
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面部分に選択的に形成された第2導電型ソース層と、
前記第1導電型ベース層の表面部分において前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗の第1導電型ゲートドレイン間オフセット層と、
前記第1導電型ベース層の表面上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、
少なくとも前記第1導電型ゲートドレイン間オフセット層の表面上に、前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、
前記第1の電界効果トランジスタの前記第2導電型ドレイン層に電源電圧が入力され、
前記第1及び第2の電界効果トランジスタが有するそれぞれの前記第2導電型ソース層が共通に接続され、前記第1及び第2の電界効果トランジスタが有するそれぞれの第1及び第2のゲート電極が全て共通に接続されており、前記第2導電型ソース層と前記ゲート電極との間に前記受光電圧が印加され、
前記第2の電界効果トランジスタの前記第2導電型ドレイン層に印加された信号を伝達することを特徴とする半導体リレー。
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JP2013046273A (ja) * | 2011-08-25 | 2013-03-04 | Nidec-Read Corp | 半導体リレー及び測定装置 |
US8575610B2 (en) | 2010-09-02 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
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2003
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