TWI684278B - 多步驟表面鈍化結構及用於製造其之方法 - Google Patents

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Abstract

氮化鎵(GaN)電晶體其包括二或多個絕緣體半導體界面區(絕緣體)。置放在該閘極及汲極間之第一絕緣體(接近該閘極)最小化閘極洩漏及接近閘極造成高閘極-汲極電荷(Qgd)的場。置放在該第一絕緣體與該汲極間之第二絕緣體(或多個絕緣體)最小化在汲極接點的電場及提供通道中之高電荷密度用於低導通電阻。

Description

多步驟表面鈍化結構及用於製造其之方法
發明領域
本發明係有關於第III族氮化物電晶體諸如氮化鎵(GaN)電晶體之領域。更特別地，本發明係有關於具有多個絕緣體半導體界面區的GaN電晶體。
發明背景
氮化鎵(GaN)半導體裝置用於功率半導體裝置之需求漸增，原因在於其有能力攜載大量電流及支援高電壓故。此等裝置的發展通常針對高功率/高頻應用。製作供此等類型應用之裝置係基於具有高電子遷移率的一般裝置結構，及係各異地稱作異質接面場效電晶體(HFET)、高電子遷移率電晶體(HEMT)、或調變摻雜場效電晶體(MODFET)。
GaN HEMT裝置包括具有至少二氮化物層的氮化物半導體。形成於半導體上或緩衝層上的不同材料造成該等層具有不同帶隙。於相鄰氮化物層中之不同材料也造成偏極化，其促成接近該等二層之接面的，特別在具有較窄帶隙該層中的，傳導性二維電子氣體(2DEG)區。
造成偏極化的氮化物層典型地包括相鄰於GaN層的AlGaN位障層以包括2DEG，其允許電荷流經裝置。此位障層可經摻雜或未經摻雜。因於零閘極偏壓2DEG區存在於閘極下方，故大半氮化物裝置通常為導通或排空模式裝置。若於零施加閘極偏壓在閘極下方2DEG區為排空，亦即去除，則裝置可以是加強模式裝置。加強模式裝置通常為關閉且合所需，原因在於其提供額外安全性故，且因其使用簡單低成本驅動電路更容易控制故。加強模式裝置要求施加於閘極的正偏壓以便導通電流。
圖1例示具有單層表面鈍化絕緣體(層)108的習知加強模式GaN電晶體100之橫剖面圖，且更完整地描述於核發給Ueda等人的美國專利案第8,076,698號。圖1之裝置(GaN電晶體)100包括可由矽(Si)、碳化矽(SiC)、藍寶石、或其它材料組成之基體101；由AlN及AlGaN組成的過渡層102其厚度為約0.1微米至約1.0微米；由GaN組成的緩衝層103其厚度為約0.5微米至約10微米；由AlGaN組成的位障層104其中Al對Ga比為約0.1至約0.5具有厚度為約0.005微米至約0.03微米；低度摻雜p型AlGaN 105；重度摻雜p型GaN 106；隔離區107；鈍化層/區108；用於源極及汲極的歐姆接觸金屬109及110，典型地由具有蓋金屬諸如鎳及金的鈦及鋁組成；及在p型GaN閘極上方典型地由鎳(Ni)及金(Au)組成的閘極金屬111。
圖2例示沒有表面鈍化絕緣體的先前技術 GaN電晶體裝置之橫剖面圖，且更完整地描述於核發給Lidow等人的美國專利案第8,350,294號。GaN電晶體1係形成於基體31上，其可包含例如矽Si、碳化矽SiC或藍寶石。於基體31上方且與其接觸者為過渡層32。過渡層32包含AlN及AlGaN，具有0.1至1.0微米之厚度。緩衝層33分開過渡層32與位障層34。緩衝層33較佳地係由具有任何濃度之In及Al(包括0% In及/或Al)的InAlGaN形成且具有0.5至3微米之厚度。位障層34係由AlGaN製成且具有0.005至0.03微米之厚度及約10%至50%之鋁百分比。源極及汲極接點35、36置放於位障層上方。源極及汲極接點係由具有蓋金屬諸如鎳及金或Ti及TiN的鈦及鋁組成。由Ta、Ti、TiN、W、或WSi2製成的，且具有0.05至1.0微米厚度之閘極接點37係設在源極及汲極接點間。補償半導體層38形成於位障層34上方及閘極接點37下方。補償半導體層38較佳地包含有深度鈍化p型雜質諸如，例如，Mg、Zn、Be、Cd、或Ca的AlGaN或GaN。緩衝層33及位障層34係由III氮化物材料製成，諸如InxAlyGa(1-x-y)N，其中x+y
Figure 106117886-A0305-02-0005-1
1。補償半導體層38之高摻雜濃度結果導致增強模式裝置。此外，使用補償半導體層38導致裝置操作期間的低閘極洩漏。最後，補償半導體層38之絕緣本質減低了裝置的閘極電容。
圖1及2中顯示的習知GaN電晶體具有數個缺點。於大半矽裝置中，絕緣體/位障界面(諸如於圖1中)並非關鍵參數。但於GaN電晶體中其乃關鍵參數，掌控 著裝置效能。單層表面鈍化絕緣體，諸如圖1中之鈍化層108，可製作成最小化漏電流及閘極至汲極電容，或可製作成於通道中獲得高電子密度及低汲極場。但單一絕緣鈍化層無法被製作成同時達成兩項目的。
因此期望提出一種GaN電晶體其最小化或消除漏電流及閘極至汲極電容，及於裝置導通期間，其於通道中具有高電子密度及低汲極場。
發明概要
後文以各種實施例描述的本發明解決了前文討論之問題及其它問題，本發明藉由提供第III族氮化物電晶體，較佳地GaN電晶體，其包括二或多個絕緣體半導體界面區以最小化或消除漏電流及閘極至汲極電容，同時於裝置導通期間，該裝置於通道中具有高電子密度及低汲極場。
針對電晶體及電晶體之製法的額外實施例及額外實施例之特徵描述如下及爰引於此並融入本章節。
1、100、300‧‧‧GaN電晶體
31、101、131‧‧‧基體
32、102、132‧‧‧過渡層
33、133‧‧‧InAlGaN緩衝層
34、104‧‧‧位障層
35、109、135、201‧‧‧源極接點
36、110、136、203‧‧‧汲極接點
37、137、202‧‧‧閘極接點
38‧‧‧補償半導體層
105‧‧‧低度摻雜p型AlGaN、補償半導體層
103‧‧‧GaN緩衝層
106‧‧‧高度摻雜p-GaN
107‧‧‧隔離區
108‧‧‧鈍化層
111‧‧‧閘極金屬
134‧‧‧位障層
138‧‧‧補償層
139‧‧‧第一絕緣體、絕緣體1
139’‧‧‧藉歐姆之額外絕緣體1
140‧‧‧第二絕緣體、絕緣體2
141‧‧‧第三絕緣體、絕緣體3
142‧‧‧第四絕緣體、絕緣體4
143‧‧‧絕緣體偏位層、絕緣體偏位
144‧‧‧絕緣體
301‧‧‧場板金屬
AE‧‧‧活化能
B‧‧‧位障
D‧‧‧汲極
DED‧‧‧狀態之給予體電子密度
Di‧‧‧維度x(此處x<0)
Dw‧‧‧排空寬度
Do‧‧‧給予體
F‧‧‧費米能階
FP‧‧‧場板
MFP‧‧‧金屬場板
MsFP‧‧‧多階場板
G‧‧‧閘極
ILD1-4、ILDx‧‧‧第一至第四絕緣體
PF‧‧‧峰場
R‧‧‧抗蝕劑
S‧‧‧源極
TS‧‧‧捕獲態
Vd‧‧‧汲極上電壓
2DEG‧‧‧二維電子氣體
本文揭示之特徵、目的、及優點從如下陳述之詳細說明部分結合附圖將更為彰顯，附圖中相似的元件符號標示全文中之對應元件及附圖中： 圖1例示具有單層表面鈍化絕緣體的一習知GaN電晶體之橫剖面圖。
圖2例示沒有表面鈍化絕緣體的一習知GaN電晶體之橫剖面圖。
圖3例示依據本發明之一第一實施例形成的GaN電晶體之橫剖面圖。
圖4例示依據本發明之一第二實施例形成的GaN電晶體之橫剖面圖。
圖5A及5B為依據本發明之第二實施例，例示界面態密度相較於帶隙中之能量位置，一絕緣體於一位障層上方之能帶圖。
圖6例示依據本發明之第二實施例形成的GaN電晶體之橫剖面圖，其包括於表面態中之電子量的描繪。
圖7例示依據本發明之第二實施例形成的GaN電晶體之橫剖面圖，其包括當施加電壓至汲極時電子排空寬度之描繪。
圖8為依據本發明之第二實施例針對形成的GaN電晶體之排空長度相較於汲極的施加電壓之作圖。
圖9為依據本發明之第二實施例針對形成的GaN電晶體之電磁場相對於距汲極之距離的作圖。
圖10為依據本發明之第二實施例，例示於帶隙中電子之散射入鄰近捕獲狀態，於一位障層上方之一絕緣體的能帶圖。
圖11例示依據本發明之一第三實施例形成的GaN電晶體之橫剖面圖。
圖12為依據本發明之第三實施例，當於帶隙中使用中間半導體偏位層時，於一位障層上方之一絕緣 體的能帶圖。
圖13A-13G例示依據本發明之第二實施例用於製造GaN電晶體之一釋例處理流程。
圖14例示依據本發明之一第三實施例該GaN電晶體之形成。
圖15A及15B為能帶圖例示依據本發明之第三實施例於帶隙中摻雜中間半導體偏位層的動機。
圖16例示依據本發明之一第四實施例形成的GaN電晶體之橫剖面圖。
圖17例示依據本發明之一第五實施例形成的GaN電晶體之橫剖面圖。
圖18例示依據本發明之一第六實施例形成的GaN電晶體之橫剖面圖。
圖19為針對本文揭示全文中描述的本發明之實施例中之任一者的GaN電晶體200V部件取至500V崩潰之作圖，於該處電流重複地升高而不潰穿裝置且不造成電阻改變。
圖20例示依據本發明之一第七實施例形成的GaN電晶體之橫剖面圖。
圖21例示依據本發明之一第八實施例形成的GaN電晶體之橫剖面圖。
圖22例示依據本發明之一第八實施例形成的GaN電晶體之橫剖面圖，其包括於表面態之電子量的排空。
圖23為依據本發明之第八實施例針對形成的GaN電晶體改變金屬場板橫向長度的電磁場之作圖。
圖24例示依據本發明之一第九實施例形成的GaN電晶體之橫剖面圖。
圖25例示依據本發明之一第十實施例形成的GaN電晶體之橫剖面圖。
圖26例示依據本發明之一第十一實施例形成的GaN電晶體之橫剖面圖。
圖27-50例示先前描述本發明之實施例的額外變化與細節。
較佳實施例之詳細說明
於如下詳細說明部分中，參考某些實施例。此詳細說明部分僅意圖教導熟諳技藝人士有關實施本文教示之較佳態樣的進一步細節，而非意圖限制申請專利範圍之範疇。因此，於如下詳細說明部分中揭示的特徵組合並非必然實施就最廣義意義的教示，反而為僅用於描述本文教示之特定代表性實例的教示。須瞭解可採用其它實施例及可做出各項結構上、邏輯上、及電氣上的變化。
本發明之實施例藉由運用位在至少電晶體的閘極與汲極接點間之二或多個鈍化絕緣體半導體界面區(亦即，絕緣體層)而將第III族氮化物電晶體，較佳地GaN電晶體，的表面鈍化分裂成多區。絕緣體層採用來最小化或消除漏電流及閘極至汲極電容，同時電晶體也具有於裝 置導通期間於通道中之高電子密度及低汲極場。本發明之絕緣體層可採用於任何第III族氮化物電晶體、圖2中顯示的習知GaN電晶體及前述者，或採用於其它GaN電晶體諸如後文描述者及附圖中顯示者。
於一較佳實施例中，本發明係有關於第III族氮化物電晶體，較佳地GaN電晶體，其包含：一基體；位在該基體上方的一過渡層，於該處該過渡層包含一第III族氮化物材料；位在該過渡層上方的包含一第III族氮化物材料的一緩衝層；位在該緩衝層上方的包含一第III族氮化物材料的一位障層；形成於該緩衝層中在與該位障層之該接面的包含一傳導性二維電子氣體(2DEG)的一通道；位在該位障層上方的閘極、汲極、及源極接點，於該處該閘極接點係位在該等源極及汲極接點間；及位在該位障層上方及至少在該等源極及汲極接點間的一第一絕緣體及一第二絕緣體。第一絕緣體比較第二絕緣體更接近閘極接點。 於第一絕緣體下方在通道上方的淨電子給予體密度係比較於第二絕緣體下方在通道上方的淨電子給予體密度更低，使得於第二絕緣體下方在通道中的2DEG密度係比較於第一絕緣體下方在通道中的2DEG密度更高。
基體可包含一或多個基體層。過渡層可包含一或多個過渡層。緩衝層可包含一或多個緩衝層。緩衝層可包含一或多個緩衝層。
於一實施例中，第一絕緣體具有比較第二絕緣體更少的於表面態的電子。
於一實施例中，電晶體進一步包含位在至少第二絕緣體與位障層間的一絕緣體偏位層。絕緣體偏位層可包含AlN、AlGaN、及GaN材料中之一或多者。於一較佳實施例中，絕緣體偏位層係由一層AlN及一層GaN製成。絕緣體偏位層可經或可未經摻雜。汲極接點可通過絕緣體偏位層之去除部(諸如藉蝕刻)而接觸位障層。絕緣體偏位層可進一步位在汲極接點與位障層間。絕緣體偏位層可包含一或多個絕緣體偏位層。
於一實施例中，電晶體進一步包含位在該等第一絕緣體及第二絕緣體中之至少一者上方的一金屬場板。
於一實施例中，電晶體進一步包含位在該第一絕緣體上方及至少位在該等閘極及汲極接點的，而非在該第二絕緣體上方的一金屬場板。
於一實施例中，電晶體進一步包含位在第一絕緣體及第二絕緣體上方及至少在閘極及汲極接點間之金屬場板。
於一實施例中，電晶體進一步包含位在第一絕緣體及第二絕緣體中之至少一者上方及至少在閘極及汲極接點間之金屬場板，其中至少在閘極及汲極接點間之該金屬場板包含具有不等高度的多階。
於一實施例中，第二絕緣體進一步位在第一絕緣體之全體上方。
於一實施例中，第二絕緣體進一步位在第 一絕緣體之只有一部分上方。
於一實施例中，第一絕緣體進一步位在第二絕緣體之全體上方。
於一實施例中，第一絕緣體進一步位在第二絕緣體之只有一部分上方。
於一實施例中，電晶體進一步包含位在第二絕緣體上方及至少在閘極及汲極接點間之第三絕緣體。於一實施例中，第三絕緣體進一步位在第一絕緣體上方。於一實施例中，電晶體進一步包含位在第一絕緣體及第三絕緣體上方及至少在閘極及汲極接點間的金屬場板，且其不位在第二絕緣體上方。於一實施例中，電晶體進一步包含位在第一絕緣體、第二絕緣體、及第三絕緣體上方及至少在閘極及汲極接點間之金屬場板。
圖3例示依據本發明之一第一實施例形成的GaN電晶體300之橫剖面圖。第一絕緣體(絕緣體139)係置放於閘極及汲極間及於位障層134上方。絕緣體139最小化閘極漏電流及造成高閘極-汲極電荷(Qgd)的場。相鄰第二絕緣體(絕緣體140)最小化於汲極接點的電場，及提供冷通道中之高電荷密度用於低電阻。此電晶體之其餘元件/層可以是例如，如前述於圖2之習知電晶體中顯示者，及如此結合於詳細說明部分之此章節及其它章節。
圖4例示依據本發明之一第二實施例形成的GaN電晶體之橫剖面圖。圖4描繪更精準圖像顯示絕緣體1及絕緣體2的所在位置及相對維度。也涵括於圖4者為 保護閘極區免於接觸高場的金屬場板。金屬場板係位在絕緣體1之全體上方，而只位在絕緣體2之一部分上方。
於圖3及4及如下其它實施例中及/或於附圖中之任一者中顯示的電晶體可使用於核發給Lidow等人的美國專利案第8,350,294號之圖2中描述用於製造裝置之方法製成。舉例言之，緩衝層、通道、位障層、及閘極層各自例如可藉孕核製成。一旦沈積閘極金屬，則可進行閘極材料之製作圖案及然後蝕刻。絕緣體1經沈積，然後製作圖案，隨後選擇性地蝕刻以便中止位障上的蝕刻。比較圖1用於形成鈍化層108的處理流程，圖3中之絕緣體139係以約100奈米至約20奈米之縮小的厚度形成。然後，絕緣體2經沈積，經製作圖案，及然後經蝕刻而形成歐姆開口。處理流程中之其餘步驟可類似於或與前述習知裝置相似或相同。舉例言之，金屬經沈積，經製作圖案，及經蝕刻而形成至位障的歐姆接點，及形成場板。
氧化物沈積可採用於路由的額外金屬層。
絕緣體2較佳地形成為50-500奈米之範圍的厚度，及較佳地係由於600-900℃之範圍之高溫沈積的SiN製成。
於電漿增強化學氣相沈積(PECVD)中用於SiN沈積的典型GaN處理為300℃。
針對首二實施例(圖3及4)，第一及第二絕緣體(亦即，絕緣體1及2)可由相同材料，諸如SiN但使用不同製程條件製成，使得絕緣體1產生比較絕緣體2更低的 界面給予體狀態之密度。許多製程條件及因素(表面清理、電漿暴露、沈積前表面準備、及氣體排序)可能影響材料中之給予體狀態之密度。
於一較佳實施例中，本發明之電晶體中之絕緣體層針對低界面態係使用高壓沈積條件，諸如200-400毫巴(mbar)，及針對高界面態係使用低壓沈積條件，諸如10-100毫巴製成。
於一較佳實施例中，因界面摻雜並非用來製造裝置的最佳方式，最低界面密度實際上使用於「高界面密度」區，及絕緣體偏位層經添加來增加可控制的摻雜。
於本發明中，第一絕緣體層與通道間之該區的「淨摻雜」係小於第二絕緣體層與通道間之該區的「淨摻雜」，於該處「淨摻雜」為該區中之位障層及任何絕緣體偏位層的表面給予體與蓄意摻雜的組合。該等區中之淨摻雜可藉表面預沈積作用控制，諸如於300-800℃溫度高溫暴露於氨(NH3)歷時1至10分鐘以控制界面態密度。 AlGaN位障層之摻雜可經由於沈積期間透過SiH4的流動達成，諸如於700-1200℃進行位障層生長期間設定SiH4的流速為三甲基鎵流速的1/1000。絕緣體偏位層中之一或多者的摻雜可於絕緣體偏位層於700-1200℃生長期間藉由SiH4對三甲基鎵(TMG)之相似比例流製成。
圖5A及5B為依據本發明之第二實施例，例示界面態密度相較於帶隙中之能量位置，絕緣體於位障層上方之能帶圖。參考圖5A，第1型絕緣體(亦即，第一絕 緣體)顯示較小的電子給予體密度，結果導致大部分給予體狀態為空白。當狀態為滿的機率為一半時達到費米(Fermi)能階。若給予體狀態高於費米能階，則大部分為空白。參考圖5B(箭頭處指出界面態中較多可用電子)，第2型絕緣體(亦即，第二絕緣體)顯示較大的電子給予體密度，結果導致給予體狀態中之許多可用電子。低於費米能階的狀態大部分充滿電子。如此，以相對術語表示，於位障層上方的淨電子給予體密度於第一絕緣體下方係低於第二絕緣體下方者。
圖6例示依據本發明之第二實施例GaN電晶體之橫剖面圖，包括於表面態中之電子量的描繪。如於圖6中顯示，較為接近相鄰緩衝層-緩衝層界面的緩衝層中的閘極的表面態中有較少個電子。(左下箭頭所指處：表面態中較少電子；右下箭頭所指處：表面態中較多電子)圖7例示依據本發明之第二實施例GaN電晶體之橫剖面圖，包括當施加電壓至汲極時電子排空寬度之描繪。當電壓被施加至汲極時，來自表面及2DEG的電子被拉向正電壓。其中電子被排空區域始於閘極邊緣，及朝向汲極延伸一距離-亦即，排空寬度。於汲極的電極愈高，則排空寬度愈大。
圖8為依據本發明之第二實施例針對GaN電晶體排空長度相較於汲極的施加電壓之作圖。低偏壓區，亦即絕緣體1區，具有排空長度之較快升高。此點比單一絕緣體方法(諸如於圖1之裝置)更佳，原因在於其導致 較低Qdg及較少電荷被挽進閘極。於高偏壓區，亦即絕緣體2區，排空之升高極為緩慢。此點為有利，原因在於裝置隨著時間之推移而將開始有電阻改變之前，排空長度只能走到汲極邊緣。具有兩個絕緣體之方法允許在電阻改變之前有更高電壓。
圖9依據本發明之第二實施例針對GaN電晶體電磁場相對於距汲極之距離的作圖。如於圖9中顯示，接近汲極，在施加某個電壓之後，場開始增加。當場開始快速增高時，該電壓乃排空寬度達到汲極接點時。
如此，於第一及第二實施例中二階絕緣體之優點為較低Qdg及較高電壓操作而無隨著時間之推移的電阻改變。
圖10為依據本發明之第二實施例，例示於帶隙中電子之散射入鄰近捕獲狀態，於位障層上方之絕緣體的能帶圖。在導通電阻改變之前的電壓極限係由高電場及「熱電子」所引起。當出現漏電流時，電子於位障層正下方區域行進從閘極/源極端至汲極端。於有高電場區域中，電子行進較快速。若電場為極高，則電子可得大量能。當電子撞擊某個東西而散射時，其可從通道中散射出進入位障，進入界面，或進入位障上方之絕緣體。若有些態為可用，則其能進入該等態。該等態稱作捕獲態，原因在於其捕獲電子。(熱電子於絕緣材料中可散射入鄰近捕獲態)
圖11例示依據本發明之第三實施例形成的GaN電晶體之橫剖面圖。如於圖11中顯示，絕緣體偏位 層係位在第二絕緣體與位障層134間。
圖12為依據本發明之第三實施例，當於帶隙中使用中間半導體(絕緣體)偏位層時，於位障層上之一絕緣體的能帶圖。第三實施例係基於使用在位障與第二絕緣體間之半導體偏位層將含捕獲的絕緣體，諸如SiN，移動遠離通道。藉由使其變成用於該等層中之一者的寬帶隙材料，對熱電子產生欲克服的更高位障。
圖13A-13G例示依據本發明之第二實施例用於製造GaN電晶體之一示例處理流程。圖13A：生長磊晶層及沈積閘極金屬；圖13B：以抗蝕劑遮罩及蝕刻閘極金屬及閘極區；圖13C：去除抗蝕劑及然後沈積絕緣體1；圖13D：遮罩及蝕刻絕緣體1；圖13E：去除抗蝕劑及沈積絕緣體2；圖13G：沈積金屬及蝕刻而形成歐姆接觸及場板。
圖14例示依據本發明之第三實施例GaN電晶體之形成。第三實施例之裝置形成方法係與圖13A-13G中顯示者相同，但(絕緣體)偏位層係在絕緣體2之前沈積(圖14中箭頭所指處)。偏位層可任選地經以給予體原子摻雜。
圖15A及15B為能帶圖例示依據本發明之第三實施例摻雜中間半導體偏位層(亦即，絕緣體偏位層)的理由。至於圖15A，使用來在汲極緣減少電場的界面態具有相當大的發射能位障，稱作活化能。活化能使得耗用某個時間才能回應於電場。更大的活化能等於更長的發射 時間。於切換用途中，時間可比界面電子回應所需時間遠更短。如於圖15B中顯示，藉由使用較低界面態與絕緣體偏位層摻雜的組合，裝置可達成極低的活化能，諸如針對GaN中之Si為10mV。如此大為提升了回應時間。此外，先前駐在界面的電子現在是以讓該等電子變成2DEG的給予體置換。如此提高了裝置的傳導性，因而改良了效能。 於本發明之較佳實施例中，於第二絕緣體下方的2DEG片電阻為450歐姆/平方(Ω/sq)(或於350-600歐姆/平方之範圍)及於第一絕緣體下方的2DEG片電阻為800歐姆/平方(或於600-1000歐姆/平方之範圍)。
圖16例示依據本發明之第四實施例形成的GaN電晶體之橫剖面圖。此實施例類似第三實施例，但閘極區上方的絕緣體偏位層被移除(偏位層不存在於閘極區上方，圖16中箭頭所指處)。此點可藉選擇性沈積或藉遮罩與蝕刻達成。於GaN生長中，實際上難以強制在絕緣體諸如SiN及SiO2上生長，因此選擇性沈積乃不讓絕緣體偏位層存在於閘極上方的最容易方式。
圖17例示依據本發明之第五實施例形成的GaN電晶體之橫剖面圖。此實施例類似第四實施例，但有部分絕緣體1維持接近汲極區。此點對製程為優異，原因在於通過偏位間隔體層對2DEG區達成歐姆接觸可能困難。
圖18例示依據本發明之第六實施例形成的GaN電晶體之橫剖面圖。第六實施例包括接近閘極邊緣 的第三絕緣體材料。此點可使用自行對準回蝕刻產生。此製程涉及被覆側壁之薄層沈積，隨後為直接蝕刻而無遮罩。目標是沿閘極側有甚至更低的界面密度以減少閘極洩漏，及甚至更進一步減少Qgd。也可使用以遮罩為基礎的製程產生。目標是在接近閘極有最低電子密度，及在中間/汲極側中/上的一區有最高電子密度。
圖19為200V部件取至500V崩潰之作圖，於該處電流重複地升高而不潰穿裝置且不造成電阻改變，顯示本發明之二步驟式絕緣體方法如何導致穩定的崩潰。 結果為針對有穩定電阻崩潰的部件效能倍增，及裝置現在具有穩定崩潰機制。如此允許裝置耐受過電壓-其中負載為感應式的用途諸如馬達驅動裝置應用上的主要優點。通常，電晶體在此型脈衝之後只是潰穿及短路。
圖20例示依據本發明之第七實施例形成的GaN電晶體之橫剖面圖。第七實施例係植基於第三實施例。絕緣體偏位層係在源極及/或汲極接點下方，其可減少汲極/源極至通道歐姆接觸電阻。
圖21例示依據本發明之第八實施例形成的GaN電晶體之橫剖面圖。於此實施例中，金屬場板係涵括於第一絕緣體上方。金屬場板對絕緣體1/絕緣體2邊界的相對位置係顯示為維度x。x的維度為-1微米至+0.5微米。 負x表示金屬場板係遠離邊界達x且與絕緣體2無重疊。正x表示金屬場板係在絕緣體2上方且由x之長度所覆蓋。
圖22例示依據本發明之第八實施例形成 的GaN電晶體之橫剖面圖，及包括於表面態中之電子量的描繪。如於圖22中顯示，針對在金屬場板梢端的較低電場，x較佳地具有負值，諸如-0.5微米。因絕緣體1比絕緣體2下方於表面態中有較少電子，故於關閉態於絕緣體1下方的排空較快速。因此，在金屬場板梢端的峰場於負x為較低。(左下箭頭所指處：較少電子於表面態；右下箭頭所指處：較多電子於表面態)
圖23為依據本發明之第八實施例針對形成的GaN電晶體改變金屬場板橫向長度的電磁場之作圖。如於圖23中顯示，x<0比x>0在金屬場板邊具有較低峰場。因此，具有x<0特徵之設定於關閉態具有較穩定的崩潰電壓。
圖24例示依據本發明之第九實施例形成的GaN電晶體之橫剖面圖。第九實施例9係基於第八實施例。於裝置製作上具有絕緣體2高於絕緣體1更為實際。x之維度典型地為-1微米至+0.5微米。負x表示金屬場板係遠離邊界達x而與絕緣體2無重疊。正x表示金屬場板係在絕緣體2上方且由x之長度所覆蓋。
圖25例示依據本發明之第十實施例形成的GaN電晶體之橫剖面圖。第十實施例10係基於第九實施例。金屬場板下方的絕緣體2及絕緣體1被部分蝕刻去除，其形成具有不等高度的多階金屬場板。多階金屬場板之設計進一步減低在朝向汲極的金屬場板梢端之峰場。x之維度典型地為-1微米至+0.5微米。
圖26例示依據本發明之第十一實施例形成的GaN電晶體之橫剖面圖。絕緣體4位在絕緣體1及/或絕緣體2上方，其形成多階金屬場板。多階金屬場板之設計進一步減低在朝向汲極的金屬場板梢端之峰場。x之維度典型地為-1微米至+0.5微米。再度，負x表示金屬場板係遠離邊界達x而與絕緣體2無重疊。正x表示金屬場板係在絕緣體2上方且由x之長度所覆蓋。
圖27-31例示先前描述本發明之實施例的額外變化與細節。圖27顯示電晶體具有在第二絕緣體(ILD2)與汲極(D)間之額外第三絕緣體(ILD3)及第四絕緣體(ILD4)。ILD2、ILD3、ILD4...可含有絕緣體偏位層及介電膜，於該處絕緣體偏位層提升位障高度及增加2DEG密度。
圖28顯示2DEG密度於ILD1下方增高至ILD2至ILD3等等(2DEG密度於ILD1至ILD2至ILD3,...增加)。
圖29顯示具有金屬場間隔的先前描述之實施例(金屬場板)。圖30顯示藉成形ILD1、ILD2、ILD3等的先前描述之階梯金屬場板(藉成形ILD1至ILD2至ILD3,...之階梯金屬場板)。圖31顯示藉不與EPI層接觸的ILDx形成階梯型(多階式)金屬場板(藉ILDx不與EPI接觸之階梯金屬場板)。
圖32例示依據本發明之第二實施例形成的GaN電晶體之橫剖面圖。此實施例之電晶體包含下列組 件：101為基體102為過渡層103為未經摻雜GaN緩衝層，典型地厚0.5至10微米104為未經摻雜AlGaN緩衝層，典型地厚50埃至300埃含12%至28%的Al% 105為補償半導體層139為絕緣體1 140為絕緣體2 201為源極接點202為閘極接點203為汲極接點301為位障104上方之金屬，其用作為金屬場板(場板金屬)302為金屬301之汲極側緣，其在位障/絕緣體2界面上方備註：源極接點201及場板金屬301於此結構中連結。 另外，其可分開。
處理順序：絕緣體1→(然後)絕緣體2(亦即，先形成絕緣體1，然後絕緣體2)。
圖33例示依據前述第二實施例形成的GaN電晶體之橫剖面圖，但具有橫向縮短的場板。比較圖32之第二實施例，因在位障/絕緣體1界面的較快速排空其產生較寬的排空寬度所致於302的峰場減低。
圖34例示依據前述第二實施例形成的GaN電晶體之橫剖面圖，但第二絕緣體140不橫向延伸於閘極上方，使得比較圖32及33只有第一絕緣體139係在場板金屬301與位障層104間，結果導致較薄的介電層及較佳的場板效應。
圖35例示類似圖34GaN電晶體之橫剖面圖，但場板金屬301橫向延伸於第二絕緣體140上方。如同於圖34中，只有第一絕緣體139係在場板金屬301與位障層104間，結果導致較薄的介電層及較佳的場板效應。
圖36例示類似前述結構GaN電晶體之橫剖面圖，但藉蝕刻去除接近閘極的第二絕緣體140導致較佳的場板效應。
圖37例示類似圖36GaN電晶體之橫剖面圖，但場板金屬301橫向延伸於第二絕緣體140上方。於此結構中源極接點201與場板金屬301連結，但另外，其可分開。
圖38例示類似圖34之GaN電晶體之橫剖面圖，藉蝕刻去除接近閘極的絕緣體2導致較佳的場板效應。
圖39例示類似前述實施例之GaN電晶體之橫剖面圖，但有多個場板(及第三絕緣體141)以獲得閘極接點202與汲極接點203間之更均勻的橫向場分布。
圖40例示類似圖39有多個場板之GaN電晶體之橫剖面圖，但場板金屬301進一步橫向延伸於第三 絕緣體141上方。
圖41例示類似圖39有多個場板以獲得閘極接點202與汲極接點203間之更均勻的橫向場分布之GaN電晶體之橫剖面圖，但接近閘極的絕緣體2被蝕刻去除以提升場板效應。
圖42例示類似圖40有多個場板以獲得閘極接點202與汲極接點203間之更均勻的橫向場分布之GaN電晶體之橫剖面圖，但接近閘極的絕緣體2被蝕刻去除以提升場板效應。
圖43例示類似圖42有多個場板以獲得閘極接點202與汲極接點203間之更均勻的橫向場分布之GaN電晶體之橫剖面圖，但如同於圖40中，場板金屬301進一步橫向延伸於第三絕緣體141上方。
圖44例示類似圖42之GaN電晶體之橫剖面圖，但在閘極的汲極端，而非源極端上有階梯狀場板。
圖45A-45E例示用於製作圖32之GaN電晶體的釋例處理流程。圖45A：生長磊晶層及沈積閘極金屬；圖45B：蝕刻閘極金屬及閘極區；圖45C：沈積及蝕刻絕緣體1；圖45D：沈積及蝕刻絕緣體2；圖45E：沈積及蝕刻金屬層而形成汲極、源極及場板。
圖46A-46E例示用於製作圖35之GaN電晶體的釋例處理流程。圖46A：生長磊晶層及沈積閘極金屬；圖46B：蝕刻閘極金屬及閘極區；圖46C：沈積及 蝕刻絕緣體2；圖46D：沈積及蝕刻絕緣體1；圖46E：沈積及蝕刻金屬層而形成汲極、源極及場板。
圖47A-47E例示用於製作圖37之GaN電晶體的釋例處理流程。圖47A：生長磊晶層及沈積閘極金屬；圖47B：蝕刻閘極金屬及閘極區；圖47C：沈積及蝕刻絕緣體1；圖47D：沈積及蝕刻絕緣體2；圖47E：沈積及蝕刻金屬層而形成汲極、源極及場板。
圖48A-48F例示用於製作圖40之GaN電晶體的釋例處理流程。圖48A：生長磊晶層及沈積閘極金屬；圖48B：蝕刻閘極金屬及閘極區；圖48C：沈積及蝕刻絕緣體1；圖48D：沈積及蝕刻絕緣體2；圖48E：沈積及蝕刻絕緣體3；圖48F：沈積及蝕刻金屬層而形成汲極、源極及場板。
圖49A-49F例示用於製作圖42之GaN電晶體的釋例處理流程。圖49A：生長磊晶層及沈積閘極金屬；圖49B：蝕刻閘極金屬及閘極區；圖49C：沈積及蝕刻絕緣體1；圖49D：沈積及蝕刻絕緣體2；圖49E：沈積及蝕刻絕緣體3；圖49F：沈積及蝕刻金屬層而形成汲極、源極及場板。
圖50A-50F例示用於製作圖44之GaN電晶體的釋例處理流程。圖50A：生長磊晶層及沈積閘極金屬；圖50B；蝕刻閘極金屬及閘極區；圖50C：沈積及蝕刻絕緣體2；圖50D：沈積及蝕刻絕緣體1；圖50E：沈 積及蝕刻絕緣體3；圖50F：沈積及蝕刻金屬層而形成汲極、源極及場板。
於本文描述之實施例中之任一者中之方法步驟並非受限於以任何特定順序進行。又，於方法實施例中之任一者描述的結構可運用於裝置實施例中之任一者描述的結構。此等結構可就裝置實施例詳細描述但適用於方法實施例中之任一者。
本文揭示中描述的實施例中之任一者的特徵可組合於本文描述的其它實施例中之特徵使用，此等組合可視為落入於本發明之精髓及範圍內。
本文揭示中特別描述的預期修正及變化可被視為落入於本發明之精髓及範圍內。
前文詳細說明部分及附圖須考慮為僅為例示特定實施例，其達成本文描述的特徵及優點。對特定製程條件可做修正及取代。據此，本發明之實施例不視為受前文詳細說明部分及附圖所限。
更加概略言之，即便本文揭示及具體實施例係根據附圖參考實例描述如上，但須瞭解其並非受此所限。反而，熟諳技藝人士顯然易知不背離本文揭示之範圍可以許多方式修正揭示之實施例。再者，本文使用之術語及實施方式係僅供例示陳述而非表示限制性。熟諳技藝人士將瞭解於如下申請專利範圍界定的本文揭示之精髓及範圍及其相當物以內許多變化皆屬可能，於其中除非另行指示，否則全部術語皆須瞭解為其最廣義可能的意義。
131‧‧‧基體
132‧‧‧過渡層
133‧‧‧InAlGaN緩衝層
134‧‧‧位障層
135‧‧‧源極接點
136‧‧‧汲極接點
137‧‧‧閘極接點
138‧‧‧補償層
139‧‧‧絕緣體1
140‧‧‧絕緣體2
300‧‧‧GaN電晶體

Claims (16)

  1. 一種第III族氮化物電晶體，其包含：一基體；位在該基體上方之一過渡層，其中該過渡層包含一第III族氮化物材料；位在該過渡層上方之一緩衝層，其中該緩衝層包含一第III族氮化物材料；位在該緩衝層正上方之一位障層，其中該位障層包含一第III族氮化物材料；形成於該緩衝層中且於與該位障層的接面之包含一傳導性二維電子氣體(2DEG)的一通道；位在該位障層上方之閘極、汲極、及源極接點，其中該閘極接點係位在該等源極及汲極接點間；及相鄰於該位障層且位在該位障層上方且至少在該等閘極及汲極接點間之一第一絕緣體及一第二絕緣體，其中該第一絕緣體係比較該第二絕緣體更接近該閘極接點，其中該第一絕緣體的至少一部分係位於該第二絕緣體的至少一部分之橫向，且其中該第一絕緣體具有比該第二絕緣體更少之於表面態的電子；其中在該通道上方於該第一絕緣體下方的淨電子給予體密度係低於在該通道上方於該第二絕緣體下方的淨電子給予體密度，使得在該通道中於該第二絕緣體下方的2DEG密度係高於在該通道中於該第一絕緣體下方的2DEG密度。
  2. 如請求項1之電晶體，其中該緩衝層及/或該位障層的第III族氮化物材料包含GaN材料。
  3. 如請求項1之電晶體，其中該位障層包含InxAlyGa(1-x-y)N，其中x+y
    Figure 106117886-A0305-02-0030-4
    1。
  4. 如請求項1之電晶體，其進一步包含：至少位在該第二絕緣體與該位障層間之一絕緣體偏位層。
  5. 如請求項4之電晶體，其中該絕緣體偏位層包含一第III族氮化物材料。
  6. 如請求項5之電晶體，其中該絕緣體偏位層的第III族氮化物材料包含AlN、AlGaN、及GaN材料中之一或多者。
  7. 如請求項5之電晶體，其中該絕緣體偏位層的第III族氮化物材料係經摻雜。
  8. 如請求項4之電晶體，其中該汲極接點係通過該絕緣體偏位層之一去除部分而與該位障層接觸。
  9. 如請求項4之電晶體，其中該絕緣體偏位層係進一步位在該汲極接點與該位障層間。
  10. 如請求項1之電晶體，其進一步包含一金屬場板，該金屬場板係位於：在該第一絕緣體及該第二絕緣體中之至少一者上方；或在該第一絕緣體上方且至少在該等閘極及汲極接點間，且不在該第二絕緣體上方；或 在該第一絕緣體及該第二絕緣體上方且至少在該等閘極及汲極接點間；或在該第一絕緣體及該第二絕緣體中之至少一者上方且至少在該等閘極及汲極接點間，其中位在該等閘極及汲極接點間之該金屬場板包含具有不等高度的多階。
  11. 如請求項1之電晶體，其中該第二絕緣體係進一步位在該第一絕緣體之全體上方，或只位在該第一絕緣體之一部分上方。
  12. 如請求項1之電晶體，其中該第一絕緣體係進一步位在該第二絕緣體之全體上方，或只位在該第二絕緣體之一部分上方。
  13. 如請求項1之電晶體，其進一步包含位在該第二絕緣體上方且至少在該等閘極及汲極接點間且在該第一絕緣體上方的一第三絕緣體。
  14. 如請求項13之電晶體，其進一步包含一金屬場板，該金屬場板位於：(i)在該第一絕緣體及該第三絕緣體上方且至少在該等閘極及汲極接點間，且不在該第二絕緣體上方，或(ii)在該第一絕緣體、第二絕緣體、及第三絕緣體上方且至少在該等閘極及汲極接點間。
  15. 如請求項1之電晶體，其中該第一絕緣體係位於該閘極接點與該第二絕緣體之間。
  16. 如請求項1之電晶體，其中該第一絕緣體及該第二絕緣體各自直接位於該位障層上方。
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