CN115989585A - 碳化硅半导体装置 - Google Patents

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Abstract

碳化硅半导体装置(100)具备碳化硅基板(10)，所述碳化硅基板(10)具有第一主面(1)和与第一主面相对的第二主面(2)，在从垂直于第一主面的方向俯视观察时，碳化硅基板具有：元件区域(120)，包含多个晶体管(21)；以及终端区域(110)，包围元件区域，包含第一肖特基势垒二极管(22)，碳化硅基板具有：第一半导体区域(11)，构成第二主面，具有第一导电型；第一面(11C)，位于第一主面与第二主面之间；以及第二半导体区域(16)，设置在第一面上，具有与第一导电型不同的第二导电型，第二半导体区域具有设置在终端区域上并形成有第一开口(150X)的第一埋入区域(150)，第一肖特基势垒二极管具有第一肖特基电极(111)，所述第一肖特基电极(111)设置在第一主面上，在从垂直于第一主面的方向俯视观察时，与第一开口重叠。

Description

碳化硅半导体装置
技术领域
本公开涉及一种碳化硅半导体装置。
本申请主张基于2020年11月10日申请的日本申请第2020-187492号的优先权，并援引所述日本申请中记载的全部记载内容。
背景技术
作为碳化硅半导体装置之一，公开了一种在元件区域设置有晶体管、在保护环区域设置有肖特基势垒二极管的碳化硅半导体装置(例如，专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2014-170778号公报
发明内容
本公开的碳化硅半导体装置具备碳化硅基板，所述碳化硅基板具有第一主面和与所述第一主面相对的第二主面，在从垂直于所述第一主面的方向俯视观察时，所述碳化硅基板具有：元件区域，包含多个晶体管；以及终端区域，包围所述元件区域，包含第一肖特基势垒二极管，所述碳化硅基板具有：第一半导体区域，构成所述第二主面，具有第一导电型；第一面，位于所述第一主面与所述第二主面之间；以及第二半导体区域，设置在所述第一面上，具有与所述第一导电型不同的第二导电型，所述第二半导体区域具有设置在所述终端区域上并形成有第一开口的第一埋入区域，所述第一肖特基势垒二极管具有第一肖特基电极，所述第一肖特基电极设置在所述第一主面上，在从垂直于所述第一主面的方向俯视观察时，与所述第一开口重叠。
附图说明
图1是表示实施方式所涉及的MOSFET的布局的概要的图。
图2是放大表示图1中的区域A的图。
图3是放大表示图1中的区域B的图。
图4是表示实施方式所涉及的碳化硅半导体装置的结构的剖视图(其1)。
图5是表示实施方式所涉及的碳化硅半导体装置的结构的剖视图(其2)。
图6是表示实施方式所涉及的碳化硅半导体装置的结构的剖视图(其3)。
图7是表示实施方式所涉及的碳化硅半导体装置的结构的剖视图(其4)。
图8是表示元件区域内的第一面的结构的图。
图9是表示终端区域内的第一面的结构的图。
图10是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其1)。
图11是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其2)。
图12是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其3)。
图13是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其4)。
图14是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其5)。
图15是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其6)。
图16是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其7)。
图17是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其8)。
图18是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其9)。
图19是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其10)。
图20是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其11)。
图21是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其12)。
图22是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其13)。
图23是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其14)。
图24是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其15)。
图25是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其16)。
图26是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其17)。
图27是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其18)。
图28是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其19)。
图29是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其20)。
图30是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其21)。
图31是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其22)。
图32是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其23)。
图33是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其24)。
图34是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其25)。
图35是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其26)。
图36是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其27)。
图37是表示实施方式所涉及的碳化硅半导体装置的制造方法的剖视图(其28)。
图38是表示包含感测结构的碳化硅半导体装置的例子的剖视图。
图39是表示包含感测结构的碳化硅半导体装置的另一例的剖视图。
具体实施方式
[本公开所要解决的技术问题]
在现有的碳化硅半导体装置中，在肖特基势垒二极管工作之前，包含寄生于碳化硅半导体装置中的pn结的二极管工作，特性有可能降低。
本公开的目的在于，提供一种可以抑制伴随pn结二极管的工作而特性降低的碳化硅半导体装置。
[本公开的效果]
根据本公开，可以抑制伴随pn结二极管的工作而特性降低。
以下对用于实施的方式进行说明。
[本公开的实施方式的说明]
首先，列举本公开的实施方式进行说明。在以下的说明中，对相同或对应的要素标注相同的附图标记，对它们不重复相同的说明。在本说明书中的结晶学的记载中，分别用[]表示单独的晶向，用＜＞表示组晶向，用()表示单独面，用{}表示组面。另外，结晶学上的指数为负，通常通过在数字的上方附加“-”(横杠)来表现，但在本说明书中，在数字之前附加负的符号。
〔1〕本公开的一个方式所涉及的碳化硅半导体装置具备碳化硅基板，所述碳化硅基板具有第一主面和与所述第一主面相对的第二主面，在从垂直于所述第一主面的方向俯视观察时，所述碳化硅基板具有：元件区域，包含多个晶体管；以及终端区域，包围所述元件区域，包含第一肖特基势垒二极管，所述碳化硅基板具有：第一半导体区域，构成所述第二主面，具有第一导电型；第一面，位于所述第一主面与所述第二主面之间；以及第二半导体区域，设置在所述第一面上，具有与所述第一导电型不同的第二导电型，所述第二半导体区域具有设置在所述终端区域上并形成有第一开口的第一埋入区域，所述第一肖特基势垒二极管具有第一肖特基电极，所述第一肖特基电极设置在所述第一主面上，在从垂直于所述第一主面的方向俯视观察时，与所述第一开口重叠。
在从垂直于第一主面的方向俯视观察时，以与形成于第一埋入区域的第一开口重叠的方式设置有第一肖特基电极。因此，当第一肖特基势垒二极管工作时，电流通过第一开口流动。在未形成第一开口的情况下，电流以绕过第一埋入区域的方式流动，与此相对，通过形成第一开口可以缩短电流路径。另外，通过降低电流路径的电阻，可以使第一肖特基势垒二极管容易启动。因此，使第一肖特基势垒二极管比包含寄生于碳化硅半导体装置中的pn结的二极管更早地工作，可以抑制伴随着pn结二极管的工作而特性降低。
〔2〕也可以是，在〔1〕中，所述第一开口具有矩形状的平面形状，所述第二半导体区域具有设置在所述元件区域的多个电场缓和区域，在从垂直于所述第一主面的方向俯视观察时，相邻的所述电场缓和区域之间的距离比所述第一开口的最短边的长度大。在该情况下，可以缓和第一埋入区域中的电场集中，抑制终端区域的耐压的降低。
〔3〕也可以是，在〔1〕或〔2〕中，所述元件区域具有：活性区域，排列有多个所述晶体管；以及非活性区域，设置在所述活性区域的周围，包含多个第二肖特基势垒二极管，所述第二半导体区域具有设置在所述非活性区域并形成有第二开口的第二埋入区域，所述第二肖特基势垒二极管具有第二肖特基电极，所述第二肖特基电极设置在所述第一主面，在从垂直于所述第一主面的方向俯视观察时，与所述第二开口重叠。在该情况下，可以抑制伴随着非活性区域内的pn结二极管的工作而特性降低。
〔4〕也可以是，在〔3〕中，在所述第一主面的上方具有与多个所述晶体管的栅电极连接的栅极焊盘，在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述栅极焊盘配置。在该情况下，可以抑制伴随着包含栅极焊盘的下方的第二埋入区域的pn结二极管的工作而特性降低。
〔5〕也可以是，在〔3〕或〔4〕中，在所述第一主面的上方具有与多个所述晶体管的栅电极连接的栅极流道，在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述栅极流道配置。在该情况下，可以抑制伴随着包含栅极流道的下方的第二埋入区域的pn结二极管的工作而特性降低。
〔6〕也可以是，在〔3〕～〔5〕中，具有设置在所述非活性区域的感测结构，在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述感测结构配置。在该情况下，可以抑制伴随着包含感测结构下方的第二埋入区域的pn结二极管的工作而特性降低。
〔7〕也可以是，在〔3〕～〔6〕中，所述第二肖特基势垒二极管的启动电压比包含所述第二埋入区域和所述第一半导体区域之间的pn结的二极管的启动电压低。这是因为，在该情况下，可以进一步抑制伴随着包含pn结的二极管的工作而特性降低。
[本公开的实施方式]
本公开的实施方式涉及所谓的纵型的MOSFET(碳化硅半导体装置)。图1是表示实施方式所涉及的MOSFET的布局的概要的图。图2是放大表示图1中的区域A的图。图3是放大表示图1中的区域B的图。
首先，对本实施方式所涉及的MOSFET100中的布局的概要进行说明。如图1所示，MOSFET100具有具备与X方向平行的两个边和与Y方向平行的两个边的长方形状的平面形状。MOSFET100具备元件区域120和终端区域110。终端区域110在俯视观察下包围元件区域120。
在元件区域120内设置有栅极焊盘84和与栅极焊盘84连接的栅极流道85。栅极焊盘84以及栅极流道85例如由铝或铝合金等电阻低的金属构成。栅极焊盘84以从外部施加栅极电压的方式构成。
栅极焊盘84在与X方向平行的一个边的附近配置在X方向的中央。栅极流道85例如设置有三条，其中的一条从栅极焊盘84向-Y方向延伸到元件区域120和终端区域110的边界附近。另一条从栅极焊盘84向+X方向延伸，在元件区域120和终端区域110的边界附近向-Y方向弯曲，向-Y方向延伸到元件区域120和终端区域110的边界附近。另一条从栅极焊盘84向-X方向延伸，在元件区域120和终端区域110的边界附近向-Y方向弯曲，向-Y方向延伸到元件区域120和终端区域110的边界附近。
在元件区域120内设置有具备与栅极流道85连接的栅电极82的多个晶体管21(参照图3以及图4)，详细情况将在后面叙述。另外，在终端区域110内设置有与晶体管21连接的多个第一肖特基势垒二极管22(参照图7)，在元件区域120内设置有与晶体管21连接的多个第二肖特基势垒二极管23(参照图5)。
如图1以及图2所示，第一肖特基势垒二极管22的肖特基电极111设置在终端区域110内。肖特基电极111以在从垂直于第一主面1的Z方向俯视观察时沿着MOSFET100的外缘排列的方式配置。肖特基电极111是第一肖特基电极的一例。
如图1以及图3所示，元件区域120具有排列有晶体管21的活性区域120A和包含第二肖特基势垒二极管23的非活性区域120B。在非活性区域120B内设置有栅极焊盘84、栅极流道85、第二肖特基势垒二极管23。第二肖特基势垒二极管23具有肖特基电极121。肖特基电极121以在从Z方向俯视观察时沿着栅极焊盘84以及栅极流道85排列的方式配置。肖特基电极121也可以断续地包围栅极焊盘84。肖特基电极121不需要包围栅极焊盘84的全周，例如也可以以沿着平面形状为矩形状的栅极焊盘84的三个边排列的方式配置。肖特基电极121是第二肖特基电极的一例。
肖特基电极111以及121优选由具有比Ti的功函数即4.33eV小的功函数的金属制作。肖特基电极111以及121优选由具有比相当于碳化硅的电亲和力的3.7eV大的功函数的金属制作。从高温下的稳定性的观点出发，肖特基电极111以及121优选具有1000℃以上的熔点。肖特基电极111以及121中含有的原子的电负性优选具有比碳化硅中含有的原子的电负性，即Si以及C各自的电负性小的电负性。作为满足上述条件的金属，例如有Hf、Zr、Ta、Mn、Nb以及V。肖特基电极111以及121可以由这些金属元素中的任一种单体制作，或者也可以由含有这些金属元素中的两种以上的合金制作。
接着，对本实施方式所涉及的MOSFET100的截面的详细情况进行说明。图4～图7是表示实施方式所涉及的碳化硅半导体装置的结构的剖视图。图4相当于沿着图3中的IV-IV线的剖视图。图5相当于沿着图3中的V-V线的剖视图。图6相当于沿着图3中的VI-VI线的剖视图。图7相当于沿着图2中的VII-VII线的剖视图。图8是表示元件区域内的第一面的结构的图。图9是表示终端区域内的第一面的结构的图。
如图4～图7所示，本实施方式所涉及的MOSFET100主要具有碳化硅基板10、栅极绝缘膜81、栅电极82、层间绝缘膜83、源电极60、漏电极70、肖特基电极111和肖特基电极121。碳化硅基板10包括碳化硅单晶基板50和位于碳化硅单晶基板50上的碳化硅外延层40。碳化硅基板10具有第一主面1和与第一主面1相对的第二主面2。碳化硅外延层40构成第一主面1，碳化硅单晶基板50构成第二主面2。碳化硅单晶基板50以及碳化硅外延层40例如由多晶型4H的六方晶碳化硅构成。碳化硅单晶基板50含有例如氮(N)等n型杂质，具有n型(第一导电型)。
第一主面1是{0001}面或{0001}面向偏离方向仅倾斜8°以下的偏离角的面。优选为，第一主面1是(000-1)面或(000-1)面向偏离方向仅倾斜8°以下的偏离角的面。偏离方向例如可以是＜11-20＞方向，也可以是＜1-100＞方向。偏离角例如可以是1°以上，也可以是2°以上。偏离角可以是6°以下，也可以是4°以下。
如图3以及图4所示，碳化硅外延层40主要具有漂移区域11、主体区域12、源极区域13、电场缓和区域16和接触区域18。
漂移区域11例如通过添加氮或磷(P)等施主而具有n型。漂移区域11具有第一区域11A和第二区域11B。在第一区域11A和第二区域11B之间具有第一面11C。第二区域11B设置在第一区域11A上。优选为，施主向漂移区域11的添加不是通过离子注入来进行，而是通过漂移区域11的外延生长时的杂质添加来进行。优选为，漂移区域11的施主浓度比碳化硅单晶基板50的施主浓度低。第一区域11A以及第二区域11B的施主浓度优选为1×1015cm-3以上且5×1016cm-3以下，例如为8×1015cm-3左右。在第一区域11A和第二区域11B之间施主浓度可以不同。漂移区域11是第一半导体区域的一例。
主体区域12设置在漂移区域11上。主体区域12通过添加例如铝(Al)等受主而具有p型(第二导电型)。主体区域12的受主浓度例如为1×1018cm-3左右。
源极区域13以被主体区域12从漂移区域11隔开的方式设置在主体区域12上。源极区域13例如通过添加氮或磷等施主而具有n型。源极区域13构成第一主面1。源极区域13的施主浓度例如为1×1019cm-3左右。
接触区域18通过添加例如铝等受主而具有p型。接触区域18构成第一主面1。接触区域18贯通源极区域13，与主体区域12接触。接触区域18的受主浓度例如为1×1018cm-3以上且1×1020cm-3以下。
在活性区域120A内，在第一主面1设置有多个栅极沟槽5。栅极沟槽5例如在与第一主面1平行的X方向上延伸，多个栅极沟槽5在与第一主面1平行且与X方向正交的Y方向上排列。栅极沟槽5具有由漂移区域11构成的底面4。栅极沟槽5具有贯通接触区域18、源极区域13以及主体区域12并与底面4相连的侧面3。底面4例如是与第二主面2平行的平面。侧面3相对于包含底面4的平面的角度θ1例如为45°以上且65°以下。角度θ1例如也可以是50°以上。角度θ1例如也可以是60°以下。侧面3优选具有{0-33-8}面。{0-33-8}面是可以得到优异的迁移率的晶面。
电场缓和区域16含有例如Al等p型杂质，具有p型的导电型。电场缓和区域16设置在第一区域11A的表面，构成第一面11C。电场缓和区域16设置在从Z方向俯视观察时在Y方向上相邻的栅极沟槽5之间。电场缓和区域16的受主浓度例如为5×1017cm-3以上且5×1018cm-3以下。电场缓和区域16是第二半导体区域的一部分。
栅极绝缘膜81例如是氧化膜。栅极绝缘膜81例如由含有二氧化硅的材料构成。栅极绝缘膜81与侧面3以及底面4接触。栅极绝缘膜81在底面4与漂移区域11接触。栅极绝缘膜81在侧面3分别与接触区域18、源极区域13、主体区域12以及漂移区域11接触。栅极绝缘膜81也可以在第一主面1与源极区域13接触。
栅电极82设置在栅极绝缘膜81上。栅电极82例如由含有导电性杂质的多晶硅(多晶Si)构成。栅电极82配置在栅极沟槽5的内部。栅电极82延伸到非活性区域120B内，与栅极焊盘84或栅极流道85连接。
层间绝缘膜83以与栅电极82以及栅极绝缘膜81接触的方式设置。层间绝缘膜83例如由含有二氧化硅的材料构成。层间绝缘膜83将栅电极82和源电极60电绝缘。
在层间绝缘膜83以及栅极绝缘膜81上，在Y方向上以恒定的间隔形成有接触孔90。接触孔90以栅极沟槽5位于在Y方向上相邻的接触孔90之间的方式设置。接触孔90在X方向上延伸。通过接触孔90，源极区域13以及接触区域18从层间绝缘膜83以及栅极绝缘膜81露出。
源电极60与第一主面1接触。源电极60具有设置在接触孔90内的接触电极61和源极布线62。接触电极61在第一主面1上与源极区域13以及接触区域18接触。接触电极61例如由含有硅化镍(NiSi)的材料构成。接触电极61可以由含有钛(Ti)、Al、Si的材料构成。接触电极61与源极区域13以及接触区域18欧姆接合。源极布线62例如由含有Al的材料构成。
漏电极70与第二主面2接触。漏电极70在第二主面2上与碳化硅单晶基板50接触。漏电极70与漂移区域11电连接。漏电极70例如由含有NiSi的材料构成。漏电极70也可以由含有Ti、Al、Si的材料构成。漏电极70与碳化硅单晶基板50欧姆接合。
如图3、图5以及图6所示，在非活性区域120B内，肖特基电极121设置在从Z方向俯视观察时在Y方向上相邻的栅电极82之间。肖特基电极121在X方向上配置在活性区域120A与栅极焊盘84或栅极流道85之间。
在层间绝缘膜83以及栅极绝缘膜81中形成有肖特基电极121用的接触孔122。另外，以从Z方向俯视观察时与接触孔122重叠的方式，在接触区域18形成有开口18X，在主体区域12形成有开口12X。第二区域11B通过接触孔122从层间绝缘膜83以及栅极绝缘膜81露出。在接触孔122内设置有肖特基电极121，肖特基电极121与第二区域11B肖特基接合。肖特基电极121与源极布线62连接。
如图5以及图8所示，在非活性区域120B内，在电场缓和区域16形成有开口16X。开口16X具有例如矩形状的平面形状。第一区域11A在开口16X中露出。在从Z方向俯视观察时，相邻的电场缓和区域16之间的距离L1可以比开口16X的最短边的长度L3大。如图5以及图6所示，可以在主体区域12和电场缓和区域16之间设置含有例如Al等p型杂质，具有p型的导电型的连接区域17。在该情况下，以在从Z方向俯视观察时与接触孔122重叠的方式，在连接区域17形成有开口17X。在肖特基电极121的正下方，第二区域11B和第一区域11A在第一面11C直接接触。电场缓和区域16的非活性区域120B内的部分是第二埋入区域的一例，是第二半导体区域的一部分。另外，开口16X是第二开口的一例。
在层间绝缘膜83上形成有栅极焊盘84用的接触孔123。栅极焊盘84通过接触孔123与一部分栅电极82连接。另外，在层间绝缘膜83上形成有栅极流道85用的接触孔(未图示)，并且栅极流道85通过该接触孔与一部分栅电极82连接。各栅电极82至少与栅极焊盘84或栅极流道85中的任一个连接。
如图2、图7以及图9所示，在终端区域110内，在层间绝缘膜83以及栅极绝缘膜81形成有肖特基电极111用的接触孔112。第二区域11B通过接触孔112从层间绝缘膜83以及栅极绝缘膜81露出。在接触孔112内设置有肖特基电极111，肖特基电极111与第二区域11B肖特基接合。肖特基电极111与源极布线62连接。
在终端区域110中，在第一区域11A的表面上设置有埋入区域150、埋入接合终端扩展(junction termination extension：JTE)区域151和埋入保护环区域152。埋入区域150、埋入JTE区域151以及埋入保护环区域152含有例如Al等p型杂质，具有p型的导电型。埋入区域150的受主浓度例如为5×1017cm-3以上且5×1018cm-3以下。埋入JTE区域151的受主浓度例如为5×1016cm-3以上且1×1018cm-3以下。埋入保护环区域152的受主浓度例如为5×1016cm-3以上且1×1018cm-3以下。埋入区域150是第一埋入区域的一例，是第二半导体区域的一部分。
以从Z方向俯视观察时与接触孔112重叠的方式，在埋入区域150形成有开口150X。在从Z方向俯视观察时，相邻的电场缓和区域16之间的距离L1可以比开口150X的最短边的长度L2大。第一区域11A在开口150X中露出。埋入区域150与电场缓和区域16电连接。埋入JTE区域151设置在埋入区域150的外侧，与埋入区域150接触，与埋入区域150电连接。埋入保护环区域152设置在埋入JTE区域151的外侧，远离埋入JTE区域151。开口150X是第一开口的一例。
在第二区域11B的表面设置有接合区域(结区域)160、JTE区域161和保护环区域162。接合区域160、JTE区域161以及保护环区域162含有例如Al等p型杂质，具有p型的导电型。接合区域160的受主浓度例如为5×1016cm-3以上且1×1018cm-3以下，JTE区域161的受主浓度例如为5×1016cm-3以上且1×1018cm-3以下。保护环区域162的受主浓度例如为5×1016cm-3以上且1×1018cm-3以下。
以从Z方向俯视观察时与接触孔112重叠的方式，在接合区域160形成有开口160X。第二区域11B在开口160X中露出。接合区域160与接触区域18电连接。JTE区域161设置在接合区域160的外侧，与接合区域160接触，与接合区域160电连接。保护环区域162设置在JTE区域161的外侧，远离JTE区域161。
需要说明的是，上述各杂质区域中的受主的浓度以及施主的浓度例如可以通过使用了扫描型静电电容显微镜(scanning capacitance microscope：SCM)的测定或二次离子质量分析(secondary ion mass spectrometry：SIMS)等进行测定。
接着，对实施方式所涉及的MOSFET100的制造方法进行说明。图10～图37是表示实施方式所涉及的MOSFET100的制造方法的剖视图。图10、图13、图16、图19、图22、图23、图26、图29、图32以及图35表示图4所示的截面的变化。图11、图14、图17、图20、图24、图27、图30、图33以及图36表示图5所示的截面的变化。图12、图15、图18、图21、图25、图28、图31、图34以及图37表示图7所示的截面的变化。
首先，如图10、图11以及图12所示，在碳化硅单晶基板50上通过外延生长形成漂移区域11的第一区域11A。该外延生长能够通过化学气相沉积(Chemical Vapor Deposition：CVD)法来进行，该方法作为原料气体例如使用了硅烷(SiH4)和丙烷(C3H8)的混合气体，作为载气例如使用了氢气(H2)。另外，此时例如优选导入氮(N)或磷(P)作为施主。
接着，如图13、图14以及图15所示，在第一区域11A的上表面上形成电场缓和区域16、埋入区域150、埋入JTE区域151和埋入保护环区域152。具体而言，在第一区域11A的上表面上进行离子注入。在用于形成电场缓和区域16、埋入区域150、埋入JTE区域151、埋入保护环区域152的离子注入中，离子注入例如铝(Al)等受主。
接着，如图16、图17以及图18所示，通过外延生长在第一区域11A上形成第二区域11B。该外延生长能够通过CVD法来进行，该方法作为原料气体例如使用了硅烷(SiH4)和丙烷(C3H8)的混合气体，作为载气例如使用了氢气(H2)。另外，此时例如优选导入氮(N)或磷(P)作为施主。
接着，如图19、图20以及图21所示，形成连接区域17、主体区域12、源极区域13、接触区域18、接合区域160、JTE区域161、保护环区域162。具体而言，在漂移区域11的上表面进行离子注入。在用于形成连接区域17、主体区域12、接触区域18、接合区域160、JTE区域161、保护环区域162的离子注入中，离子注入例如铝(Al)等受主。在用于形成源极区域13的离子注入中，例如离子注入磷(P)等施主。由此，形成具有漂移区域11、主体区域12以及源极区域13等的碳化硅基板10。需要说明的是，也可以使用伴随杂质的添加的外延生长来代替离子注入。
接着，进行用于将通过离子注入添加的杂质活化的活化热处理。该热处理的温度优选为1500℃以上且1900℃以下，例如为1700℃左右。热处理的时间例如为30分钟左右。热处理的气氛优选为惰性气体气氛，例如为Ar气氛。如上所述准备碳化硅基板10。
接着，如图22所示，在碳化硅基板10上形成栅极沟槽5。例如，在第一主面1上，在形成栅极沟槽5的位置上形成具有开口的掩模层(未图示)。使用掩模层，通过蚀刻除去源极区域13的一部分、主体区域12的一部分、漂移区域11的一部分。作为蚀刻的方法，例如能够使用反应性离子蚀刻，特别是电感耦合等离子体反应性离子蚀刻。具体而言，能够使用例如使用了六氟化硫(SF6)或SF6与氧气(O2)的混合气体作为反应气体的电感耦合等离子体反应性离子蚀刻。通过蚀刻，在应形成栅极沟槽5的区域，形成具有相对于第一主面1大致垂直的侧部、和与侧部连续地设置并且与第一主面1大致平行的底部的凹部(未图示)。
接着，在凹部进行热蚀刻。热蚀刻可以在第一主面1上形成有掩模层的状态下，例如通过在含有具有至少一种以上的卤原子的反应性气体的气氛中进行加热来进行。至少一种以上的卤原子含有氯(Cl)原子以及氟(F)原子的至少任一种。该气氛例如含有氯(Cl2)、三氯化硼(BCl3)、SF6或四氟化碳(CF4)。例如，使用氯气和氧气的混合气体作为反应气体，使热处理温度例如为800℃以上且900℃以下，进行热蚀刻。需要说明的是，反应气体除了上述的氯气和氧气以外，还可以含有载气。作为载气，例如能够使用氮气、氩气或氦气等。
通过上述热蚀刻，在碳化硅基板10的第一主面1上形成栅极沟槽5。栅极沟槽5由侧面3和底面4限定。侧面3由源极区域13、主体区域12和漂移区域11构成。底面4由漂移区域11的第二区域11B构成。接着，从第一主面1除去掩模层。
接着，如图23、图24以及图25所示，形成栅极绝缘膜81。例如，通过对碳化硅基板10进行热氧化，形成与源极区域13、主体区域12、漂移区域11、接触区域18、第二区域11B、接合区域160、JTE区域161、保护环区域162接触的栅极绝缘膜81。具体而言，碳化硅基板10在含有氧的气氛中，例如以1300℃以上且1400℃以下的温度被加热。由此，形成与第一主面1、侧面3以及底面4接触的栅极绝缘膜81。需要说明的是，在栅极绝缘膜81通过热氧化而形成的情况下，严格来说，碳化硅基板10的一部分进入栅极绝缘膜81。因此，在以后的处理中，第一主面1、侧面3以及底面4在热氧化后的栅极绝缘膜81与碳化硅基板10之间的界面上稍微移动。
接着，也可以在一氧化氮(NO)气体气氛中对碳化硅基板10进行热处理(NO退火)。在NO退火中，碳化硅基板10例如在1100℃以上且1400℃以下的条件下保持1小时左右。由此，向栅极绝缘膜81与主体区域12的界面区域导入氮原子。其结果是，通过抑制界面区域中的界面态的形成，能够提高沟道迁移率。
接着，如图26、图27以及图28所示，形成栅电极82。栅电极82形成在栅极绝缘膜81上。栅电极82例如由减压CVD(Low Pressure-Chemical Vapor Deposition：LP-CVD：低压化学气相沉积)法形成。栅电极82以分别与源极区域13、主体区域12和漂移区域11相对的方式形成。
接着，如图29、图30以及图31所示，形成层间绝缘膜83。具体而言，以覆盖栅电极82并且与栅极绝缘膜81接触的方式形成层间绝缘膜83。层间绝缘膜83例如通过CVD法形成。层间绝缘膜83例如由含有二氧化硅的材料构成。层间绝缘膜83的一部分也可以形成在栅极沟槽5的内部。
接着，如图32所示，通过进行层间绝缘膜83以及栅极绝缘膜81的蚀刻，在层间绝缘膜83以及栅极绝缘膜81上形成接触孔90。其结果是，源极区域13以及接触区域18从层间绝缘膜83以及栅极绝缘膜81露出。
接着，在第一主面1上形成与源极区域13以及接触区域18接触的接触电极61用的金属膜(未图示)。接触电极61用的金属膜例如通过溅射法形成。接触电极61用的金属膜例如由含有Ni的材料构成。接着，在第二主面2上形成与碳化硅单晶基板50接触的漏电极70用的金属膜(未图示)。漏电极70用的金属膜例如通过溅射法形成。漏电极70用的金属膜例如由含有Ni的材料构成。
接着，实施合金化退火。接触电极61用的金属膜以及漏电极70用的金属膜例如在900℃以上且1100℃以下的温度下保持5分钟左右。由此，接触电极61用的金属膜的至少一部分以及漏电极70用的金属膜的至少一部分与碳化硅基板10所含有的硅反应而硅化物化。由此，形成与源极区域13以及接触区域18欧姆接合的接触电极61、和与碳化硅单晶基板50欧姆接合的漏电极70。接触电极61也可以由含有Ti、Al、Si的材料构成。漏电极70也可以由含有Ti、Al、Si的材料构成。
接着，如图33以及图34所示，通过进行层间绝缘膜83以及栅极绝缘膜81的蚀刻，在层间绝缘膜83以及栅极绝缘膜81上形成接触孔112以及122。其结果是，第二区域11B从层间绝缘膜83以及栅极绝缘膜81露出。
接着，在第一主面1上形成与第二区域11B接触的肖特基电极111以及121。肖特基电极111以及121例如通过溅射法形成。肖特基电极111以及121例如由含有Hf、Zr、Ta、Mn、Nb以及V的材料构成。
接着，如图35、图36以及图37所示，通过进行层间绝缘膜83以及栅极绝缘膜81的蚀刻，在层间绝缘膜83以及栅极绝缘膜81上形成接触孔123。其结果是，栅电极82从层间绝缘膜83以及栅极绝缘膜81露出。接着，形成源极布线62、栅极焊盘84、栅极流道85。源极布线62、栅极焊盘84以及栅极流道85例如通过基于溅射法的成膜以及RIE形成。源极布线62、栅极焊盘84以及栅极流道85例如由含有铝的材料构成。形成具有接触电极61和源极布线62的源电极60。
这样，完成实施方式所涉及的MOSFET100。
在本实施方式所涉及的MOSFET100中，在从Z方向俯视观察时，以与形成于埋入区域150的开口150X重叠的方式设置肖特基电极111。因此，当第一肖特基势垒二极管22工作时，电流通过开口150X流向漏电极70。在没有形成开口150X的情况下，电流以绕过埋入区域150的方式流动，与此相对，通过形成开口150X，可以缩短电流路径。另外，通过降低电流路径的电阻，可以容易地使第一肖特基势垒二极管22启动。因此，可以使第一肖特基势垒二极管22比包含寄生于MOSFET100中的pn结的二极管更早地工作，抑制伴随pn结二极管的工作而特性降低。
在从Z方向俯视观察时，在活性区域120A内相邻的电场缓和区域16之间的距离L1比开口150X的最短边的长度L2大，从而可以缓和埋入区域150中的电场集中，抑制终端区域110的耐压的降低。
在非活性区域120B内设置有第二肖特基势垒二极管23，在从Z方向俯视观察时，以与形成于电场缓和区域16的开口16X重叠的方式设置有第二肖特基势垒二极管23的肖特基电极121。因此，可以抑制伴随着非活性区域120B内的pn结二极管的工作而特性降低。
在从Z方向俯视观察时，多个第二肖特基势垒二极管23沿着栅极焊盘84配置，由此，可以抑制伴随着包含栅极焊盘84的下方的电场缓和区域16的pn结二极管的工作而特性降低。另外，在从Z方向俯视观察时，多个第二肖特基势垒二极管23沿着栅极流道85配置，由此，可以抑制伴随着包含栅极流道85的下方的电场缓和区域16的pn结二极管的工作而特性降低。
第二肖特基势垒二极管23的启动电压优选比包含电场缓和区域16的非活性区域120B内的部分与漂移区域11之间的pn结的二极管的启动电压低。这是为了进一步抑制伴随着包含pn结的二极管的工作而特性降低。
需要说明的是，也可以在非活性区域120B内设置感测结构，在该情况下，从Z方向俯视观察时，多个第二肖特基势垒二极管23也可以沿着感测结构配置。图38是表示包含感测结构的碳化硅半导体装置的例子的剖视图。图39是表示包含感测结构的碳化硅半导体装置的另一例的剖视图。
在图38所示的例子中，沿着感测结构24配置有第二肖特基势垒二极管23。感测结构24包含形成在第二区域11B的表面上的n型区域31。n型区域31例如通过添加氮或磷等施主而具有n型。n型区域31构成第一主面1。n型区域31的施主浓度例如为1×1018cm-3以上且1×1020cm-3以下。在层间绝缘膜83以及栅极绝缘膜81上形成有使n型区域31露出的接触孔124以及125。感测结构24具有通过接触孔124与n型区域31欧姆接合的端子86和通过接触孔125与n型区域31欧姆接合的端子87。在该感测结构24中，通过端子86以及87测定根据温度而变化的n型区域31的电阻，由此可以测定碳化硅半导体装置的温度。
在图39所示的例子中，沿着感测结构25配置有第二肖特基势垒二极管23。感测结构25包括形成在第二区域11B的表面上的p型区域32和n型区域33。p型区域32通过添加例如铝等受主而具有p型。p型区域32构成第一主面1。p型区域32的受主浓度例如为1×1018cm-3以上且1×1020cm-3以下。n型区域33例如通过添加氮或磷等施主而具有n型。n型区域33构成第一主面1。n型区域33的施主浓度例如为1×1018cm-3以上且1×1020cm-3以下。在层间绝缘膜83以及栅极绝缘膜81上，形成有露出p型区域32的接触孔126和露出n型区域33的接触孔127。感测结构25具有通过接触孔126与p型区域32欧姆接合的端子88、和通过接触孔127与n型区域33欧姆接合的端子89。在该感测结构25中，通过端子88以及89测定根据温度而变化的包含p型区域32和n型区域33的二极管的电阻，由此可以测定碳化硅半导体装置的温度。
在从Z方向俯视观察时，多个第二肖特基势垒二极管23沿着感测结构24以及25配置，由此可以抑制伴随着包含感测结构24以及25下方的电场缓和区域16的pn结二极管的工作而特性降低。
以上，对实施方式进行了详述，但并不限定于特定的实施方式，在权利要求书所记载的范围内，能够进行各种变形以及变更。
附图标记说明
1：第一主面；2：第二主面；3：侧面；4：底面；5：栅极沟槽；10：碳化硅基板；11：漂移区域(第一半导体区域的一例)；11A：第一区域；11B：第二区域；11C：第一面；12：主体区域；12X、16X、17X、18X、150X、160X：开口；13：源极区域；16：电场缓和区域(第二半导体区域的一部分)；17：连接区域；18：接触区域；21：晶体管；22：第一肖特基势垒二极管；23：第二肖特基势垒二极管；24、25：感测结构；31、33：n型区域；32：p型区域；40：碳化硅外延层；50：碳化硅单晶基板；60：源电极；61：接触电极；62：源极布线；70：漏电极；81：栅极绝缘膜；82：栅电极；83：层间绝缘膜；84：栅极焊盘；85：栅极流道；86、87、88、89：端子；90：接触孔；100：MOSFET；110：终端区域；111：肖特基电极；112：接触孔；120：元件区域；120A：活性区域；120B：非活性区域；121：肖特基电极；122、123、124、125、126、127：接触孔；150：埋入区域(第二半导体区域的一部分)；151：埋入JTE区域；152：埋入保护环区域；160：接合区域；161：JTE区域；162：保护环区域；A、B：区域。

Claims (7)

1.一种碳化硅半导体装置，具备碳化硅基板，所述碳化硅基板具有第一主面和与所述第一主面相对的第二主面，
在从垂直于所述第一主面的方向俯视观察时，所述碳化硅基板具有：
元件区域，包含多个晶体管；以及
终端区域，包围所述元件区域，包含第一肖特基势垒二极管，
所述碳化硅基板具有：
第一半导体区域，构成所述第二主面，具有第一导电型；
第一面，位于所述第一主面与所述第二主面之间；以及
第二半导体区域，设置在所述第一面上，具有与所述第一导电型不同的第二导电型，
所述第二半导体区域具有设置在所述终端区域上并形成有第一开口的第一埋入区域，
所述第一肖特基势垒二极管具有第一肖特基电极，所述第一肖特基电极设置在所述第一主面上，在从垂直于所述第一主面的方向俯视观察时，与所述第一开口重叠。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述第一开口具有矩形状的平面形状，
所述第二半导体区域具有设置在所述元件区域的多个电场缓和区域，
在从垂直于所述第一主面的方向俯视观察时，相邻的所述电场缓和区域之间的距离比所述第一开口的最短边的长度大。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述元件区域具有：
活性区域，排列有多个所述晶体管；以及
非活性区域，设置在所述活性区域的周围，包含多个第二肖特基势垒二极管，
所述第二半导体区域具有设置在所述非活性区域并形成有第二开口的第二埋入区域，
所述第二肖特基势垒二极管具有第二肖特基电极，所述第二肖特基电极设置在所述第一主面，在从垂直于所述第一主面的方向俯视观察时，与所述第二开口重叠。
4.根据权利要求3所述的碳化硅半导体装置，其中，
在所述第一主面的上方具有与多个所述晶体管的栅电极连接的栅极焊盘，
在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述栅极焊盘配置。
5.根据权利要求3或4所述的碳化硅半导体装置，其中，
在所述第一主面的上方具有与多个所述晶体管的栅电极连接的栅极流道，
在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述栅极流道配置。
6.根据权利要求3至5中任一项所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置具有设置在所述非活性区域的感测结构，
在从垂直于所述第一主面的方向俯视观察时，多个所述第二肖特基势垒二极管沿着所述感测结构配置。
7.根据权利要求3至6中任一项所述的碳化硅半导体装置，其中，
所述第二肖特基势垒二极管的启动电压比包含所述第二埋入区域和所述第一半导体区域之间的pn结的二极管的启动电压低。
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