JP7419740B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
トレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、トレンチピッチを微細化するほど高電流密度化やチップサイズの小型化が可能であるが、層間絶縁膜の上面と、半導体基板のおもて面のコンタクトホールに露出される部分と、で形成される凹凸が大きくなるため、最上層のアルミニウム（Ａｌ）を含む金属電極層（以下、Ａｌ金属電極層とする）のステップカバレッジ（段差被覆性）が悪くなる。
従来、シリコン（Ｓｉ）を半導体材料としたトレンチゲート型ＭＯＳＦＥＴでは、Ａｌ金属電極層を平坦化するために、コンタクトホール形成後に、層間絶縁膜を軟化して変形し、層間絶縁膜の上面を半導体基板から離れる方向に凸に湾曲した曲面とすることで、層間絶縁膜の上面と、半導体基板のおもて面のコンタクトホールに露出される部分と、で形成される凹凸を小さくすることが一般的であった。炭化珪素（ＳｉＣ）を半導体材料とした場合においても、層間絶縁膜の上面をシリコンを半導体材料とした場合と同じ曲面としてＡｌ金属電極層を平滑化している（例えば、下記特許文献１参照。）。
従来のトレンチゲート型ＭＯＳＦＥＴの構造について説明する。図１０は、従来の炭化珪素半導体装置の構造を示す断面図である。図１０は、下記特許文献１の図１である。図１０に示す従来の炭化珪素半導体装置１３０は、炭化珪素からなる半導体基板１２０のおもて面側に一般的なトレンチゲートを備えた縦型ＭＯＳＦＥＴであり、ゲート電極１０７を覆う層間絶縁膜１１０の上面を半導体基板１２０から離れる方向に凸に湾曲した曲面としている。層間絶縁膜１１０は、半導体基板１２０のおもて面上に順に積層した第１，２絶縁層１０８，１０９の２層構造であり、ゲート電極１０７を覆う。
第１絶縁層１０８は、ＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。第１絶縁層１０８の上面は平坦である。第２絶縁層１０９は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。第２絶縁層１０９の厚さは、トレンチ１０５の中央で厚く、コンタクトホール１１５に近づくほど薄い。第２絶縁層１０９の上面は、半導体基板１２０から離れる方向に凸な曲面である。第２絶縁層１０９の上面を曲面とすることで、層間絶縁膜１１０の上面と、半導体基板１２０のおもて面のコンタクトホール１１５に露出される部分と、で形成される凹凸が小さくなる。
これによって、半導体基板１２０のおもて面全体を覆う層間絶縁膜１１０上に順に積層された金属電極層１１２，１１３の各表面も平滑化される。符号１１１～１１３はソース電極１１４を構成する。符号１１２は、チタン（Ｔｉ）膜およびアルミニウムシリコン（ＡｌＳｉ）膜の積層膜である。符号１１３は、ニッケル（Ｎｉ）めっき膜および金（Ａｕ）めっき膜の積層膜である。符号１０１～１０７，１１６，１１７は、それぞれｎ-型ドリフト領域、ｐ型ベース領域、ｎ+型ソース領域、ｐ+型コンタクト領域、トレンチ、ゲート絶縁膜、ソース電極、ｎ+型ドレイン領域およびドレイン電極である。
炭化珪素を半導体材料とするＭＯＳＦＥＴ（以下、ＳｉＣ－ＭＯＳＦＥＴとする）では、ソース電極１１４と半導体基板１２０とのオーミックコンタクトを形成するために、ソース電極１１４の最下層に、ニッケルシリサイド（ＮｉＳｉ）膜１１１が必要である。ニッケルシリサイド膜１１１は、半導体基板１２０のおもて面のコンタクトホール１１５に露出された部分にオーミック接触する。ニッケルシリサイド膜１１１上に、Ａｌ金属電極層１１２から半導体基板１２０へのアルミニウム原子の拡散を防止するバリアメタルとして、Ｔｉ膜またはＴｉＮ膜、もしくはこれらを組み合わせた金属積層膜が必要である。
従来のトレンチゲート構造のＳｉＣ－ＭＯＳＦＥＴとして、層間絶縁膜の上面を半導体基板から離れる方向に凸に湾曲した曲面とし、層間絶縁膜の上面を覆うように半導体基板のおもて面全体にバリアメタルが設けられた装置が提案されている（例えば、下記特許文献２～４参照。）。下記特許文献２，３では、バリアメタルとして、チタンを含むタングステン合金膜が設けられている。下記特許文献４では、バリアメタルとして、単層の窒化チタン（ＴｉＮ）膜、または、チタン（Ｔｉ）膜および窒化チタン膜を順に積層した積層膜が設けられている。
また、従来のトレンチゲート構造のＳｉＣ－ＭＯＳＦＥＴとして、ゲート電極の上面にトレンチの略中央でドレイン側に最も深くなる凹みが生じており、層間絶縁膜の上面に、ゲート電極の上面の凹みを反映してトレンチの略中央でドレイン側に凹んだ凹部が残った装置が開示されている（例えば、下記特許文献５（第２８図）参照。）。下記特許文献５では、層間絶縁膜の上面の凹部の両側の部分が当該凹部によって半導体基板から離れる方向に凸に先端が鋭い形状で突出しており、バリアメタルの上面にも層間絶縁膜の上面の凹凸を反映した凹凸が形成されている。
特許第６４７５１４２号公報 特開２０１０－２７２６７６号公報 特開２０１０－２６７８９９号公報 国際公開第２０１６／０３９０７４号 特開平７－２３５６７６号公報
しかしながら、従来の炭化珪素半導体装置１３０（図１０参照）に、バリアメタルとしてチタン膜および窒化チタン膜の積層膜を設けた場合、次の問題が生じる。図１１は、従来の炭化珪素半導体装置の層間絶縁膜およびバリアメタルを観察した状態を模式的に示す断面図である。図１１に示す従来の炭化珪素半導体装置１４０が図１０に示す従来の炭化珪素半導体装置１３０と異なる点は、ニッケルシリサイド膜１１１とＡｌ金属電極層１１２との間にバリアメタル１４１を備える点である。
図１１には、従来の炭化珪素半導体装置１４０の層間絶縁膜１１０およびバリアメタル１４１を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観察した状態を模式的に示す。図１１では、半導体基板１２０の内部のトレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７以外の各部を図示省略する。Ａｌ金属電極層１１２は、例えばアルミニウムシリコン膜である。
バリアメタル１４１は、ニッケルシリサイド膜１１１の表面から層間絶縁膜１１０の表面にわたって設けられている。バリアメタル１４１は、例えば、窒化チタン膜、チタン膜および窒化チタン膜を順に積層した積層膜である。バリアメタル１４１を構成するチタン膜および窒化チタン膜は、応力が強い。このため、層間絶縁膜１１０の上面が半導体基板１２０から離れる方向に凸な曲面になっていると、バリアメタル１４１の、層間絶縁膜１１０上でのステップカバレッジが悪くなる。
バリアメタル１４１は、ステップカバレッジが悪い箇所で、滑らかに連続しない比率が高く、表面の凹凸が大きくなる。バリアメタル１４１は、表面の凹凸が大きい部分が引張応力で縮まり、この部分で応力に弱くなる。バリアメタル１４１の表面の凹凸が大きい部分とは、具体的には、例えば、バリアメタル１４１の、トレンチ１０５直上の部分１４１ａである。バリアメタル１４１の、ニッケルシリサイド膜１１１上の部分は、ステップカバレッジが良く、縮まらない。
このバリアメタル１４１にかかる応力差によるバリアメタル１４１の変形は、バリアメタル１４１の剥離やクラックの原因となる。バリアメタル１４１の剥離やクラックについて、本発明者の鋭意研究により、次の点が確認されている。バリアメタル１４１のクラックの主な基点は、コンタクトホール１１５の側壁と半導体基板１２０のおもて面との境界１４１ｂである。バリアメタル１４１のクラックは、規則性なくランダムに生じ、ゲート電極１０７のレイアウトに依存しない。バリアメタル１４１のクラックからバリアメタル１４１が剥離する。
この発明は、上述した従来技術による問題点を解消するため、バリアメタルの剥離やクラックを抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。層間絶縁膜は、前記ゲート電極を覆う。コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達する。
第１電極は、前記層間絶縁膜の表面に設けられ、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接続されている。第２電極は、前記第１半導体領域に電気的に接続されている。前記層間絶縁膜の表面に３つ以上の凹部が互いに離れて設けられている。前記層間絶縁膜の表面は、前記凹部と、当該凹部の内壁と当該凹部の間の表面との境界を頂点とする凸部と、による凹凸が３つ以上繰り返した形状をなす。前記第１電極は、第１～３電極膜を有する。前記第１電極膜は、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域にオーミック接触する。前記第１電極膜の表面および前記層間絶縁膜の表面に沿って、チタンを含む第２電極膜が設けられている。前記第２電極膜の表面に、アルミニウムを含む第３電極膜が設けられている。前記第２電極膜は、前記層間絶縁膜の表面の前記凹部による凹凸を反映した凹凸形状をなす。前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．１μｍ以上０．５μｍ未満である。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。
層間絶縁膜は、前記ゲート電極を覆う。コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達する。第１電極は、前記層間絶縁膜の表面に設けられ、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接続されている。第２電極は、前記第１半導体領域に電気的に接続されている。前記層間絶縁膜の表面に３つ以上の凹部が設けられ、前記層間絶縁膜の表面は当該凹部による凹凸が３つ以上繰り返した形状をなす。前記コンタクトホールに最も近い前記凹部は、前記層間絶縁膜の厚さ未満の所定深さを有し、かつ前記コンタクトホールに連続している。
前記コンタクトホールの開口幅は、前記コンタクトホールに最も近い前記凹部により、前記半導体基板から離れた箇所で前記半導体基板に近い箇所よりも広くなっている。前記第１電極は、第１～３電極膜を有する。前記第１電極膜は、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域にオーミック接触する。前記第１電極膜の表面および前記層間絶縁膜の表面に沿って、チタンを含む第２電極膜が設けられている。前記第２電極膜の表面に、アルミニウムを含む第３電極膜が設けられている。前記第２電極膜は、前記層間絶縁膜の表面の前記凹部による凹凸を反映した凹凸形状をなす
。前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．１μｍ以上０．５μｍ未満である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．３μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜の表面の複数の前記凹部は、第１，２凹部を有する。前記第１凹部は、前記層間絶縁膜の上面に、前記ゲート電極の前記層間絶縁膜との接触面に生じた凹みを反映して設けられている。前記第２凹部は、前記層間絶縁膜の上面と前記層間絶縁膜の側面との境界に設けられ、円弧状に凹んでおり、前記コンタクトホールに連続することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１凹部と前記第２凹部とは互いに離れて設けられている。前記層間絶縁膜の、前記第１凹部と前記第２凹部との間の表面は第１平坦面である。前記第２凹部の深さは、前記層間絶縁膜の前記第１平坦面から前記半導体基板の第１主面上の前記ゲート絶縁膜の上面までの厚さの２０％以上５０％以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜の表面に、前記凹部の内壁と前記第１平坦面との境界を頂点とする三角形状の断面形状の第１凸部を有する。すべての前記第１凸部の頂点の角度は１００°以上程度の鈍角であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチに近い位置に配置された前記第１凸部ほど頂点の角度が大きいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチに近い位置に配置された前記第１凸部の角度は１１０°以上程度の鈍角であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜の側面は、前記半導体基板の第１主面に対して斜度を有する第２平坦面である。前記層間絶縁膜の表面に、前記第２凹部の内壁と前記第２平坦面との境界を頂点とする三角形状の断面形状の第２凸部を有する。前記第２凸部の頂点の角度は１００°以上程度の鈍角であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２凸部の頂点の角度は、前記第１凸部の頂点の角度よりも小さいことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。半導体基板の第１主面から所定深さに達するトレンチを形成する第１工程を行う。前記半導体基板の第１主面および前記トレンチの内壁に沿ってゲート絶縁膜を形成する第２工程を行う。前記半導体基板の第１主面にポリシリコン層を堆積して、前記ポリシリコン層で前記トレンチの内部を埋め込む第３工程を行う。前記半導体基板の第１主面上の前記ゲート絶縁膜が露出されるまで前記ポリシリコン層をエッチバックして、前記トレンチの内部にのみゲート電極となる前記ポリシリコン層を残す第４工程を行う。
前記半導体基板の第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する第５工程を行う。前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第６工程を行う。熱処理により前記層間絶縁膜を平坦化する第７工程を行う。前記コンタクトホールの内部において前記半導体基板にオーミック接触する第１電極膜を形成する第８工程を行う。前記第１電極膜の表面および前記層間絶縁膜の表面に沿って、チタンを含む第２電極膜を形成する第９工程を行う。前記第２電極膜の表面に、アルミニウムを含む第３電極膜を形成する第１０工程を行う。前記第４工程では、前記ゲート電極の表面に０．１μｍ以上０．５μｍ未満の深さの凹みを生じさせる。
前記第５工程では、前記層間絶縁膜の表面に、前記ゲート電極の表面の前記凹みを反映した第１凹部を残す。前記第６工程は、マスク形成工程、第１，２溝形成工程および前記除去工程を含む。前記マスク形成工程では、前記層間絶縁膜の表面に、前記コンタクトホールの形成領域に対応する部分を開口したエッチング用マスクを形成する。前記第１溝形成工程では、前記エッチング用マスクを用いて等方性エッチングを行い、前記層間絶縁膜の表面から所定深さの第１溝を形成する。前記第２溝形成工程では、前記エッチング用マスクを用いて異方性エッチングを行い、前記第１溝の底面から深さ方向に前記層間絶縁膜を貫通する第２溝を形成する。前記除去工程では、前記エッチング用マスクを除去する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１溝形成工程では、前記第１溝の前記所定深さを、前記層間絶縁膜の、前記第１凹部以外の部分の表面から前記半導体基板の第１主面上の前記ゲート絶縁膜の上面までの厚さの２０％以上５０％以下とすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記層間絶縁膜として、第１絶縁層と、前記第１絶縁層よりもボロン濃度およびリン濃度が高く、ボロン濃度が１ｗｔ％以上３ｗｔ％以下で、かつリン濃度が１ｗｔ％以上３ｗｔ％以下の第２絶縁層を順に積層する。前記第１溝形成工程では、前記第２絶縁層に前記第１溝を形成する。前記第２溝形成工程では、前記第１溝の底面から深さ方向に前記第２絶縁層および前記第１絶縁層を貫通する前記第２溝を形成する。前記第７工程では、前記熱処理の温度を１０００℃以下とすることを特徴とする。
上述した発明によれば、層間絶縁膜の表面が凹凸を繰り返した形状になることで、層間絶縁膜の表面上のバリアメタルにかかる応力が分散される。また、層間絶縁膜の表面の凹凸のアンカー効果により、層間絶縁膜とバリアメタルとの密着性が向上する。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、バリアメタルの剥離やクラックを抑制することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 図１の一部を拡大して示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の層間絶縁膜およびバリアメタルを観察した状態を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、図１の一部を拡大して示す断面図である。図２には、図１の半導体基板（半導体チップ）２０上の層間絶縁膜１０およびバリアメタル１２を走査型電子顕微鏡で観察した状態を模式的に示す。図２では、半導体基板２０の内部のトレンチゲート以外の各部を図示省略する。
図１，２に示す実施の形態にかかる炭化珪素半導体装置３０は、炭化珪素からなる半導体基板２０のおもて面側に一般的なトレンチゲートを備えた縦型のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴであり、ゲート電極７を覆う層間絶縁膜１０の表面に３つの凹部（後述する１つの第１凹部１０ａおよび２つの第２凹部１０ｂ）を有する。トレンチゲートは、後述するトレンチ５、ゲート絶縁膜６およびゲート電極７で構成される。
半導体基板２０の内部に、ｎ-型ドリフト領域（第１半導体領域）１が設けられている。半導体基板２０おもて面とｎ-型ドリフト領域１との間に、ｎ-型ドリフト領域１に接して、ｐ型ベース領域（第２半導体領域）２が設けられている。半導体基板２０おもて面とｐ型ベース領域２との間に、ｐ型ベース領域２に接して、ｎ+型ソース領域（第３半導体領域）３およびｐ+型コンタクト領域４がそれぞれ選択的に設けられている。
ｎ+型ソース領域３およびｐ+型コンタクト領域４は、半導体基板２０おもて面に露出されている。ｐ+型コンタクト領域４は設けられていなくてもよい。ｐ+型コンタクト領域４が設けられていない場合、ｐ+型コンタクト領域４に代えてｐ型ベース領域２が半導体基板２０おもて面に露出される。ｎ+型ソース領域３の深さは、半導体基板２０のおもて面から例えば０．５μｍ程度である。
半導体基板２０は、炭化珪素からなるｎ+型出発基板２１上にｎ-型ドリフト領域１およびｐ型ベース領域２となる各エピタキシャル層２２，２３を順に積層して作製されたエピタキシャル基板であってもよい。この場合、ｎ+型ソース領域３およびｐ+型コンタクト領域４はそれぞれｐ型エピタキシャル層２３の表面領域に設けられ、ｐ型エピタキシャル層２３の、表面領域を除く部分がｐ型ベース領域２となる。
トレンチ５は、半導体基板２０のおもて面から、ｎ+型ソース領域３およびｐ型ベース領域２を貫通してｎ-型ドリフト領域１に達する。トレンチ５の上側コーナー部および底面コーナー部は、所定曲率で丸められていてもよい。トレンチ５の上側コーナー部とは、半導体基板２０のおもて面とトレンチ５の側壁との境界である。トレンチ５の底面コーナー部とは、トレンチ５の底面と側壁との境界である。
トレンチ５の内部には、トレンチ５の内壁に沿ってゲート絶縁膜６が設けられている。ゲート絶縁膜６は、トレンチ５の側壁から半導体基板２０のおもて面上へ延在する。トレンチ５の内部において、ゲート絶縁膜６上に例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなるゲート電極７が設けられている。ゲート電極７の上面（層間絶縁膜１０との接触面）に、トレンチ５の略中央でドレイン側（トレンチ５の底面側）に最も深くなる凹み７ａが生じている。
ゲート電極７の上面の凹み７ａは、ゲート電極７を形成するための後述するポリシリコン層４１（図３参照）のエッチバックによって生じる。ゲート電極７の上面の凹み７ａの深さｄ１は、ゲート電極７がトレンチ５の側壁に沿った部分でゲート絶縁膜６を介してｎ+型ソース領域３に対向していればよく、例えば最も深い部分（トレンチ５の略中央）において０．１μｍ以上０．５μｍ未満程度であり、好ましくは０．３μｍ以下程度であることがよい。
層間絶縁膜１０は、半導体基板２０のおもて面上に順に積層した第１，２絶縁層８，９の２層構造である。第１絶縁層８はボロン（Ｂ）およびリン（Ｐ）を含まない、または、第２絶縁層９と比べてボロン濃度およびリン濃度が非常に低い絶縁材料で形成される。第２絶縁層９は、ボロンおよびリンを後述する所定濃度で含む絶縁材料で形成される。第２絶縁層９の軟化点は、第１絶縁層８の軟化点よりも低い。
具体的には、第１絶縁層８は、例えばＮＳＧ（ノンドープシリケートガラス）膜である。第１絶縁層８は、第２絶縁層９中のボロンおよびリンのゲート電極７への拡散を防止する機能を有する。第１絶縁層８に、第２絶縁層９から拡散したボロンおよびリンが含まれていてもよい。第１絶縁層８は、半導体基板２０のおもて面上のゲート絶縁膜６と、ゲート電極７の上面と、を覆う。
ゲート電極７の上面がトレンチ５の上側コーナー部よりもドレイン側に深い位置にある場合、第１絶縁層８は、トレンチ５の上側コーナー部の表面上のゲート絶縁膜６も覆う。第１絶縁層８の厚さｄ１１は、半導体基板２０のおもて面の全面に略一様であり、例えば１００ｎｍ以上３００ｎｍ以下程度である。厚さが略一様とは、プロセスのばらつきによって許容される誤差を含む範囲で同じ厚さであることを意味する。
第２絶縁層９は、第１絶縁層８上に設けられている。第２絶縁層９は、ゲート絶縁膜６およびゲート電極７に接していない。第２絶縁層９は、例えばＢＰＳＧ膜であり、従来構造の層間絶縁膜１１０を構成する第２絶縁層１０９（図１０，１１参照）よりもボロン濃度およびリン濃度が高い。第２絶縁層９とゲート電極７との間に第１絶縁層８が配置されていることで、第２絶縁層９中のボロンおよびリンによるゲート電極７の導電率変動を抑制することができる。
第２絶縁層９のボロン濃度は、例えば１ｗｔ％以上３ｗｔ％以下程度であり、好ましくは１．６ｗｔ％以上２．６ｗｔ％以下程度あることがよい。第２絶縁層９のリン濃度は、例えば１ｗｔ％以上３ｗｔ％以下程度であり、好ましくは１．５ｗｔ％以上２．５ｗｔ％以下程度であることがよい。その理由は、第２絶縁層９のボロン濃度およびリン濃度を上記範囲にすることで、従来方法と比べて層間絶縁膜１０のリフロー温度を低くしても、第２絶縁層９が流動しやすいからである。
第２絶縁層９のボロン濃度およびリン濃度が上記下限値未満である場合、従来方法と比べて層間絶縁膜１０のリフロー温度を低くすることができない。その理由は、第２絶縁層９のボロン濃度およびリン濃度が上記下限値未満である場合、従来方法と比べて層間絶縁膜１０のリフロー温度が低くなると、第２絶縁層９が流動しにくく、第２絶縁層９の表面に後述する第１，２凹部１０ａ，１０ｂおよび第１，２平坦面１０ｃ，１０ｄを形成することができないからである。第２絶縁層９のボロン濃度およびリン濃度が上記上限値を超える場合、第２絶縁層９の剥離の原因となる。
第２絶縁層９の厚さｄ１２は、第１絶縁層８の厚さｄ１１よりも厚く、例えば４００ｎｍ以上８００ｎｍ以下程度である。層間絶縁膜１０の総厚さｄ１０は、ゲート電極７とソース電極（第１電極）１４とを電気的に絶縁することができる厚さとなっており、例えば８００ｎｍ程度である（例えば、第１絶縁層８の厚さｄ１１が２００ｎｍ程度、第２絶縁層９の厚さｄ１２が６００ｎｍ程度）。層間絶縁膜１０の表面に後述する第１，２凹部１０ａ，１０ｂおよび凸部１０ｅ～１０ｇによって凹凸が形成されていることで、ゲート電極７とソース電極１４とを電気的に絶縁するための層間絶縁膜１０の総厚さｄ１０を確保しやすい。
層間絶縁膜１０の上面には、下層のゲート電極７の上面の凹み７ａに深さ方向Ｚに対向する部分（すなわちトレンチ５の略中央）で当該ゲート電極７の上面の凹み７ａを反映して凹んだ凹みをそのまま残してなる第１凹部１０ａが設けられている。層間絶縁膜１０の上面とは、層間絶縁膜１０の、バリアメタル１２との接触面（表面）のうち、コンタクトホール１５の側壁となる表面（層間絶縁膜１０の側面）を除く部分である。
図１を参照して、層間絶縁膜１０の上面と層間絶縁膜１０の側面との境界（以下、層間絶縁膜１０の側面上端とする）において第２絶縁層９の表面には、層間絶縁膜１０の側面上端が断面視で扇状に除去されることで下に凸の円弧状に凹んだ第２凹部１０ｂが形成されている。第２凹部１０ｂは、後述する等方性エッチングにより第２絶縁層９に形成される第１溝１５ａ（図８参照）の側壁および底面コーナー部を残したものである。第１溝１５ａの底面コーナー部とは、第１溝１５ａの底面と側壁との境界である。
また、例えば図２を参照して、層間絶縁膜１０の側面上端の第２凹部１０ｂは、層間絶縁膜１０の側面上端が後述する深さｄ３分だけ面取りされた形状であってもよい。層間絶縁膜１０の側面上端が面取りされた形状とは、例えば、半導体基板２０のおもて面に対して層間絶縁膜１０の側面よりも大きい斜度を有する平坦面、または、半導体基板２０のおもて面に対して層間絶縁膜１０の側面よりも大きい斜度を有し、かつ下に凸にわずかに湾曲した平坦面に近い湾曲面である。
層間絶縁膜１０の上面の第１凹部１０ａの深さｄ２は、ゲート電極７の上面の凹み７ａの深さｄ１と略同じである。深さが略同じとは、プロセスのばらつきによって許容される誤差を含む範囲で同じ深さであることを意味する。層間絶縁膜１０の側面上端の第２凹部１０ｂの深さｄ３は、円弧状の第２凹部１０ｂの半径であり、層間絶縁膜１０の上面から０．１μｍ以上程度で、かつ層間絶縁膜１０の総厚さｄ１０の最大値の２０％以上５０％以下程度の深さである。
層間絶縁膜１０の上面の第１凹部１０ａと第２凹部１０ｂとの間は、第１，２凹部１０ａ，１０ｂの内壁にそれぞれで滑らかに連続する第１平坦面１０ｃである。層間絶縁膜１０の側面は、層間絶縁膜１０の側面上端の第２凹部１０ｂの内壁に滑らかに連続する第２平坦面１０ｄである。第１凹部１０ａは、半導体基板２０のおもて面に略平行である。第２平坦面１０ｄは、半導体基板２０のおもて面に対して斜度を有していてもよい。
層間絶縁膜１０の表面には、第１，２凹部１０ａ，１０ｂの内壁と、第１，２平坦面１０ｃ，１０ｄと、をそれぞれ１辺とし、これら２辺の境界を頂点とする略三角形状の断面形状の凸部１０ｅ～１０ｇが形成される。これら凸部１０ｅ～１０ｇの頂点の角度θ１～θ３は例えば１００°以上程度の鈍角である。第１，２凹部１０ａ，１０ｂにより、従来構造（図１１参照）と比べて、層間絶縁膜１０の表面に、頂点が鈍角となる凸部１０ｅ～１０ｇを増やすことができる。
具体的には、実施の形態においては、層間絶縁膜１０の上面の第１凹部１０ａと、層間絶縁膜１０の両側面（第２平坦面１０ｄ）と、の間にそれぞれ凸部が３つずつ（符号１０ｅ～１０ｇで示す）形成されるため、層間絶縁膜１０の表面に凸部が計６個形成される。一方、従来構造（図１０，１１参照）では、層間絶縁膜１１０の表面が層間絶縁膜１１０の側面から上面に滑らかに連続するため、層間絶縁膜１１０の表面に凸部は存在しない。
トレンチ５に近い位置に配置された凸部１０ｅ～１０ｇほど頂点の角度θ１～θ３が大きい。すなわち、第１凹部１０ａの内壁と第１平坦面１０ｃとで形成される凸部１０ｅの頂点の角度θ１が最も大きく、例えば１１０°以上程度の鈍角であってもよい。第１平坦面１０ｃと第２凹部１０ｂの内壁とで形成される凸部１０ｆの頂点の角度θ２、および、第２凹部１０ｂの内壁と第２平坦面１０ｄとで形成される凸部１０ｇの頂点の角度θ３は、凸部１０ｅの頂点の角度θ１よりも小さい（θ１＞θ２、θ１＞θ３）。
このように層間絶縁膜１０の表面に互いに離れて第１，２凹部１０ａ，１０ｂが設けられていることで、層間絶縁膜１０の表面には、第１，２凹部１０ａ，１０ｂと、第１，２凹部１０ａ，１０ｂの内壁と第１，２平坦面１０ｃ，１０ｄとの境界を頂点とする凸部１０ｅ～１０ｇと、による凹凸が３つ以上繰り返し形成される。層間絶縁膜１０の表面の第１，２凹部１０ａ，１０ｂおよび凸部１０ｅ～１０ｇによる凹凸の高低差は、層間絶縁膜１０の表面の第１，２凹部１０ａ，１０ｂの深さｄ２，ｄ３に相当し、ゲート電極７の上面の凹み７ａの深さｄ１と略同じである。
層間絶縁膜１０を深さ方向に貫通して半導体基板２０に達するコンタクトホール１５が設けられている。コンタクトホール１５には、ｎ+型ソース領域３およびｐ+型コンタクト領域４が露出されている。コンタクトホール１５の、トレンチ５が並ぶ方向（横方向Ｙ）の開口幅は、層間絶縁膜１０の側面上端にコンタクトホール１５に連続する第２凹部１０ｂにより、半導体基板２０から離れた上端側で半導体基板２０側よりも１段階広くなっている（ｗ１＞ｗ２）。
ソース電極１４は、ニッケルシリサイド膜（第１電極膜）１１、バリアメタル（第２電極膜）１２、およびアルミニウム（Ａｌ）を含む金属電極層（Ａｌ金属電極層：第３電極膜）１３で構成される。最下層のニッケルシリサイド膜１１は、半導体基板２０のおもて面のコンタクトホール１５に露出された部分（ｎ+型ソース領域３およびｐ+型コンタクト領域４、またはｐ+型コンタクト領域４のみ）にオーミック接触して、ソース電極１４と半導体基板２０とのオーミックコンタクトを形成する。
バリアメタル１２は、ニッケルシリサイド膜１１の表面から層間絶縁膜１０の表面に沿って略一様な厚さで設けられ、層間絶縁膜１０の表面の第１，２凹部１０ａ，１０ｂおよび凸部１０ｅ～１０ｇによる凹凸を反映した凹凸形状をなす。バリアメタル１２は、Ａｌ金属電極層１３から半導体基板２０へのアルミニウム原子の拡散を防止する機能を有する。バリアメタル１２は、製造プロセス中にＡｌ金属電極層１３と半導体基板２０との相互反応を防止する機能を有する。
バリアメタル１２は、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜の単層、またはこれらを任意に複数積層した積層構造を有し、例えば、窒化チタン膜、チタン膜および窒化チタン膜を順に積層した３層構造の積層膜であってもよい。最上層のＡｌ金属電極層１３は、例えばアルミニウムシリコン（ＡｌＳｉ）膜である。Ａｌ金属電極層１３の厚さｄ１３は、例えば５μｍ程度である。
半導体基板２０の裏面の表面領域に、半導体基板２０の裏面の全域にわたってｎ+型ドレイン領域１６が設けられている。半導体基板２０が上述したエピタキシャル基板である場合、ｎ+型出発基板２１がｎ+型ドレイン領域１６となる。半導体基板２０の裏面の全面にドレイン電極（第２電極）１７が設けられている。ドレイン電極１７は、ｎ+型ドレイン領域１６にオーミック接触している。
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、炭化珪素からなるｎ+型出発基板２１のおもて面上にエピタキシャル層２２，２３（図１参照）を順に積層して半導体基板（半導体ウエハ）２０を作製する。半導体基板２０のｐ型エピタキシャル層２３側の主面をおもて面とし、ｎ+型出発基板２１側の主面を裏面とする。
次に、図３に示すように、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、半導体基板２０のおもて面の表面領域において、ｎ-型エピタキシャル層２２の内部にｎ+型ソース領域３およびｐ+型コンタクト領域４をそれぞれ選択的に形成する。これによりｐ型エピタキシャル層２３の、ｎ+型ソース領域３およびｐ+型コンタクト領域４を除く部分がｐ型ベース領域２となる。
次に、半導体基板２０のおもて面から、ｎ+型ソース領域３およびｐ型ベース領域２を貫通してｎ-型ドリフト領域１であるｎ-型エピタキシャル層２２に達するトレンチ５を形成する（第１工程）。次に、半導体基板２０のおもて面およびトレンチ５の内壁に沿ってゲート絶縁膜６を形成する（第２工程）。次に、半導体基板２０のおもて面上にポリシリコン層４１を堆積して、ポリシリコン層４１でトレンチ５の内部を完全に埋め込む（第３工程）。
次に、図４に示すように、半導体基板２０のおもて面上のゲート絶縁膜６をエッチングストップ層とし、半導体基板２０のおもて面上のゲート絶縁膜６が露出するまでポリシリコン層４１をエッチバックする。さらに、ポリシリコン層４１を所定のエッチング量でオーバーエッチングして、トレンチ５の内部においてポリシリコン層４１の表面を、半導体基板２０のおもて面上のゲート絶縁膜６の上面よりも深さｄ１だけ低い位置まで落ち込ませる（第４工程）。
これによって、トレンチ５の内部にのみゲート電極７となるポリシリコン層４１が残り、ゲート電極７の上面に凹み７ａが生じる。ポリシリコン層４１のエッチバックは、例えば、四フッ化炭素（ＣＦ4）に酸素（Ｏ2）を添加した混合ガスのプラズマで発生させた反応性の高いフッ素ラジカルによりシリコン（ポリシリコン層４１を）をエッチングするケミカルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）であってもよい。
次に、図５に示すように、半導体基板２０のおもて面上のゲート絶縁膜６の表面およびゲート電極７の上面に、層間絶縁膜１０の第１，２絶縁層８，９として例えばＮＳＧおよびＢＰＳＧを順に堆積する（第５工程）。層間絶縁膜１０の表面（上面）に、ゲート電極７の上面の凹み７ａを反映して第２絶縁層９の上面が凹んでなる凹みが生じる。この層間絶縁膜１０の表面の凹みを第１凹部１０ａとして残す。第１凹部１０ａの深さｄ２は、ゲート電極７の上面の凹み７ａの深さｄ１と略同じである。
次に、図６に示すように、層間絶縁膜１０の表面に、コンタクトホール１５の形成領域に対応する部分を開口したレジスト膜４２を形成する（マスク形成工程）。レジスト膜４２は、第２絶縁層９の上面の第１凹部１０ａを覆うように形成される。次に、図７に示すように、レジスト膜４２をエッチング用マスクとして例えばＣＤＥ等による等方性エッチングによって層間絶縁膜１０を選択的に除去し、第２絶縁層９の上面に所定深さｄ３の第１溝１５ａを形成する（第１溝形成工程）。
このとき、予め設定された所定時間だけ等方性エッチングを行って、第２絶縁層９の上面に所定深さｄ３（例えば０．３μｍ程度）の第１溝１５ａを形成する。層間絶縁膜１０の等方性エッチングは、深さ方向Ｚへ進行するとともに横方向Ｘ，Ｙにも進行する。このため、層間絶縁膜１０はレジスト膜４２の直下までエッチング（サイドエッチ）され、第１溝１５ａの横方向Ｙの幅（開口幅ｗ１）はレジスト膜４２の横方向Ｙの開口幅ｗ１１よりも広くなる。
次に、図８に示すように、レジスト膜４２をエッチング用マスクとして異方性エッチングによって層間絶縁膜１０を選択的に除去し、第１溝１５ａの底面から深さ方向Ｚに層間絶縁膜１０を貫通する第２溝１５ｂを形成する（第２溝形成工程）。異方性エッチングは横方向Ｘ，Ｙにはほぼ進行しないため、第２溝１５ｂの横方向Ｙの幅（開口幅ｗ２）は、レジスト膜４２の横方向Ｙの開口幅ｗ１１と略同じ幅となり、第１溝１５ａの横方向Ｙの幅（開口幅ｗ１）よりも狭くなる。
これら深さ方向Ｚに連続する第１，２溝１５ａ，１５ｂによりコンタクトホール１５が形成される（第６工程）。コンタクトホール１５の横方向Ｙの開口幅は、第１，２溝１５ａ，１５ｂの横方向Ｙの幅の違いにより半導体基板２０から離れた開口側で半導体基板２０側よりも１段階広くなる。コンタクトホール１５の上側コーナー部に残る第１溝１５ａの側壁および底面コーナー部が、層間絶縁膜１０の側面上端の第２凹部１０ｂとなる。
次に、図９に示すように、レジスト膜４２を除去した後（除去工程）、例えば１０００℃以下程度の低い温度（リフロー温度）の熱処理により第２絶縁層９を軟化して流動させることで層間絶縁膜１０を平坦化（リフロー）する（第７工程）。層間絶縁膜１０のリフロー温度を上記範囲とすることで、層間絶縁膜１０のリフロー後に、第２絶縁層９の表面に第１，２凹部１０ａ，１０ｂおよび第１，２平坦面１０ｃ，１０ｄを残すことができる。
また、層間絶縁膜１０のリフロー温度の上限値を上記範囲とすることで、１０００℃を超える温度でゲート電極７が加熱されないため、ゲート特性の劣化を防止することができる。次に、半導体基板２０のおもて面のコンタクトホール１５に露出された部分に堆積したニッケル（Ｎｉ）膜を、熱処理により半導体基板２０と反応させてシリサイド化することで、半導体基板２０にオーミック接触するニッケルシリサイド膜１１を形成する（第８工程）。
次に、半導体基板２０のおもて面のコンタクトホール１５に露出された部分の表面および層間絶縁膜１０の表面に沿ってバリアメタル１２を形成する（第９工程）。層間絶縁膜１０の表面には第１，２凹部１０ａ，１０ｂが形成されることで第１，２平坦面１０ｃ，１０ｄが形成され、第１，２凹部１０ａ，１０ｂおよび第１，２平坦面１０ｃ，１０ｄによって凸部（第１，２凸部）１０ｅ～１０ｇが生じることで複数（計６か所）の凹凸が形成されている。
層間絶縁膜１０の表面の第１，２凹部１０ａ，１０ｂおよび凸部１０ｅ～１０ｇによる凹凸により、層間絶縁膜１０とバリアメタル１２との接触面積が増える。このため、層間絶縁膜１０の表面の当該凹凸によるアンカー効果により、従来構造と比べて、層間絶縁膜１０とバリアメタル１２との密着力が向上する。また、層間絶縁膜１０の表面の凸部１０ｅ～１０ｇにより、層間絶縁膜１０の総厚さｄ１０を、バリアメタル１２とゲート電極７とを電気的に絶縁することができる厚さで確保しやすくなる。
次に、バリアメタル１２の表面にＡｌ金属電極層１３を堆積することで（第１０工程）、ニッケルシリサイド膜１１、バリアメタル１２およびＡｌ金属電極層１３で構成されるソース電極１４を形成する。次に、半導体基板２０の裏面（ｎ+型ドレイン領域１６であるｎ+型出発基板２１の裏面）にドレイン電極１７を形成する。その後、半導体基板（半導体ウエハ）２０をダイシング（切断）して個々のチップ状（半導体チップ）に個片化することで、図１に示すＳｉＣ－ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、層間絶縁膜の上面に、ゲート電極の上面の凹みに応じて凹んだ第１凹部を有する。層間絶縁膜１０の上面と側面との境界に、層間絶縁膜の側面上端が扇状に除去されてなる第２凹部を有する。層間絶縁膜の第１，２凹部の間の表面、および第２凹部と半導体基板との間の表面は平坦面である。第１，２凹部と、第１，２凹部の内壁と第１，２平坦面との境界を頂点とする凸部と、による凹凸が層間絶縁膜の表面に３つ以上繰り返し形成されている。
層間絶縁膜の表面の凸部の頂点は鈍角であり、第１凹部のみを層間絶縁膜の上面に有する従来構造（例えば引用文献５の図２８参照）と比べて、層間絶縁膜は平坦化されている。バリアメタルは、下層の層間絶縁膜の表面の凹凸を反映した凹凸形状となる。バリアメタルが凹凸形状となることにより、バリアメタルにかかる応力が分散される。また、層間絶縁膜の表面に形成された凹凸のアンカー効果により、層間絶縁膜とバリアメタルとの密着性が向上する。これによって、バリアメタルの剥離やクラックを抑制することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、層間絶縁膜の表面が、第１，２凹部と、第１，２凹部の内壁と第１，２平坦面との境界を頂点とする凸部と、による３つの凹凸を繰り返した形状をなす場合を例に説明しているが、これに限らず、層間絶縁膜の表面の凹凸が上記範囲内の高低差となっていればよく、層間絶縁膜の表面が４つ以上の凹凸を繰り返した形状となるように、層間絶縁膜の表面の表面に複数の凹部が形成されていてもよい。
また、例えば、上述した実施の形態ではＭＯＳＦＥＴを例に説明しているが、これに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やダイオードなど、トレンチゲート構造とすることができる様々な半導体装置に本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト領域
２ ｐ型ベース領域
３ ｎ+型ソース領域
４ ｐ+型コンタクト領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
７ａ ゲート電極の上面の凹み
８ 第１絶縁層
９ 第２絶縁層
１０ 層間絶縁膜
１０ａ 層間絶縁膜の上面の第１凹部
１０ｂ 層間絶縁膜の側面上端の第２凹部
１０ｃ 層間絶縁膜の上面の第１平坦面
１０ｄ 層間絶縁膜の側面（第２平坦面）
１０ｅ～１０ｇ 層間絶縁膜１０の表面の凸部
１１ ニッケルシリサイド膜
１２ バリアメタル
１３ Ａｌ金属電極層
１４ ソース電極
１５ コンタクトホール
１５ａ 層間絶縁膜に形成する第１溝
１５ｂ 層間絶縁膜に形成する第２溝
１６ ｎ+型ドレイン領域
１７ ドレイン電極
２０ 半導体基板
２１ ｎ+型出発基板
２２ ｎ-型エピタキシャル層
２３ ｐ型エピタキシャル層
３０ 炭化珪素半導体装置
４１ ポリシリコン層
４２ レジスト膜
ｄ１ ゲート電極の上面の凹みの深さ
ｄ２ 層間絶縁膜の上面の第１凹部の深さ
ｄ３ 層間絶縁膜の上面の第２凹部の深さ
ｄ１０ 層間絶縁膜の総厚さ
ｄ１１ 第１絶縁層の厚さ
ｄ１２ 第２絶縁層の厚さ
ｄ１３ Ａｌ金属電極層の厚さ
ｗ１，ｗ２ コンタクトホールの、トレンチが並ぶ横方向の開口幅
ｗ１１ レジスト膜（エッチング用マスク）の、トレンチが並ぶ横方向の開口幅
Ｘ 半導体基板のおもて面に平行でかつトレンチが並ぶ方向と直交する横方向
Ｙ トレンチが並ぶ横方向
Ｚ 深さ方向
θ１～θ３ 層間絶縁膜の表面の凸部の頂点の角度

Claims (13)

  1. 半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して設けられた第２導電型の第２半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して選択的に設けられた第１導電型の第３半導体領域と、
    前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールと、
    前記層間絶縁膜の表面に設けられ、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接続された第１電極と、
    前記第１半導体領域に電気的に接続された第２電極と、
    を備え、
    前記層間絶縁膜の表面に３つ以上の凹部が互いに離れて設けられ、
    前記層間絶縁膜の表面は、前記凹部と、当該凹部の内壁と当該凹部の間の表面との境界を頂点とする凸部と、による凹凸を３つ以上繰り返した形状をなし、
    前記第１電極は、
    前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域にオーミック接触する第１電極膜と、
    前記第１電極膜の表面および前記層間絶縁膜の表面に沿って設けられた、チタンを含む第２電極膜と、
    前記第２電極膜の表面に設けられた、アルミニウムを含む第３電極膜と、を有し、
    前記第２電極膜は、前記層間絶縁膜の表面の前記凹部による凹凸を反映した凹凸形状をなし、
    前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．１μｍ以上０．５μｍ未満であることを特徴とする炭化珪素半導体装置。
  2. 半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して設けられた第２導電型の第２半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して選択的に設けられた第１導電型の第３半導体領域と、
    前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールと、
    前記層間絶縁膜の表面に設けられ、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接続された第１電極と、
    前記第１半導体領域に電気的に接続された第２電極と、
    を備え、
    前記層間絶縁膜の表面に３つ以上の凹部が設けられ、前記層間絶縁膜の表面は当該凹部による凹凸を３つ以上繰り返した形状をなし、
    前記コンタクトホールに最も近い前記凹部は、前記層間絶縁膜の厚さ未満の所定深さを有し、かつ前記コンタクトホールに連続しており、
    前記コンタクトホールの開口幅は、前記コンタクトホールに最も近い前記凹部により、前記半導体基板から離れた箇所で前記半導体基板に近い箇所よりも広くなっており、
    前記第１電極は、
    前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域にオーミック接触する第１電極膜と、
    前記第１電極膜の表面および前記層間絶縁膜の表面に沿って設けられた、チタンを含む第２電極膜と、
    前記第２電極膜の表面に設けられた、アルミニウムを含む第３電極膜と、を有し、
    前記第２電極膜は、前記層間絶縁膜の表面の前記凹部による凹凸を反映した凹凸形状をなし、
    前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．１μｍ以上０．５μｍ未満であることを特徴とする炭化珪素半導体装置。
  3. 前記層間絶縁膜の表面の前記凹部による凹凸の高低差は０．３μｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記層間絶縁膜の表面の複数の前記凹部は、
    前記層間絶縁膜の上面に、前記ゲート電極の前記層間絶縁膜との接触面に生じた凹みを反映して設けられた第１凹部と、
    前記層間絶縁膜の上面と前記層間絶縁膜の側面との境界に設けられ、前記コンタクトホールに連続した、円弧状に凹んだ第２凹部と、を有することを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第１凹部と前記第２凹部とは互いに離れて設けられており、
    前記層間絶縁膜の、前記第１凹部と前記第２凹部との間の表面は第１平坦面であり、
    前記第２凹部の深さは、前記層間絶縁膜の前記第１平坦面から前記半導体基板の第１主面上の前記ゲート絶縁膜の上面までの厚さの２０％以上５０％以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
  6. 前記層間絶縁膜の表面に、前記凹部の内壁と前記第１平坦面との境界を頂点とする三角形状の断面形状の第１凸部を有し、
    すべての前記第１凸部の頂点の角度は１００°以上程度の鈍角であることを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 前記トレンチに近い位置に配置された前記第１凸部ほど頂点の角度が大きいことを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 前記トレンチに近い位置に配置された前記第１凸部の角度は１１０°以上程度の鈍角であることを特徴とする請求項７に記載の炭化珪素半導体装置。
  9. 前記層間絶縁膜の側面は、前記半導体基板の第１主面に対して斜度を有する第２平坦面であり、
    前記層間絶縁膜の表面に、前記第２凹部の内壁と前記第２平坦面との境界を頂点とする三角形状の断面形状の第２凸部を有し、
    前記第２凸部の頂点の角度は１００°以上程度の鈍角であることを特徴とする請求項６～８のいずれか一つに記載の炭化珪素半導体装置。
  10. 前記第２凸部の頂点の角度は、前記第１凸部の頂点の角度よりも小さいことを特徴とする請求項９に記載の炭化珪素半導体装置。
  11. 半導体基板の第１主面から所定深さに達するトレンチを形成する第１工程と、
    前記半導体基板の第１主面および前記トレンチの内壁に沿ってゲート絶縁膜を形成する第２工程と、
    前記半導体基板の第１主面にポリシリコン層を堆積して、前記ポリシリコン層で前記トレンチの内部を埋め込む第３工程と、
    前記半導体基板の第１主面上の前記ゲート絶縁膜が露出されるまで前記ポリシリコン層をエッチバックして、前記トレンチの内部にのみゲート電極となる前記ポリシリコン層を残す第４工程と、
    前記半導体基板の第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する第５工程と、
    前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第６工程と、
    熱処理により前記層間絶縁膜を平坦化する第７工程と、
    前記コンタクトホールの内部において前記半導体基板にオーミック接触する第１電極膜を形成する第８工程と、
    前記第１電極膜の表面および前記層間絶縁膜の表面に沿って、チタンを含む第２電極膜を形成する第９工程と、
    前記第２電極膜の表面に、アルミニウムを含む第３電極膜を形成する第１０工程と、
    を含み、
    前記第４工程では、前記ゲート電極の表面に０．１μｍ以上０．５μｍ未満の深さの凹みを生じさせ、
    前記第５工程では、前記層間絶縁膜の表面に、前記ゲート電極の表面の前記凹みを反映した第１凹部を残し、
    前記第６工程は、
    前記層間絶縁膜の表面に、前記コンタクトホールの形成領域に対応する部分を開口したエッチング用マスクを形成するマスク形成工程と、
    前記エッチング用マスクを用いて等方性エッチングを行い、前記層間絶縁膜の表面から所定深さの第１溝を形成する第１溝形成工程と、
    前記エッチング用マスクを用いて異方性エッチングを行い、前記第１溝の底面から深さ方向に前記層間絶縁膜を貫通する第２溝を形成する第２溝形成工程と、
    前記エッチング用マスクを除去する除去工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
  12. 前記第１溝形成工程では、前記第１溝の前記所定深さを、前記層間絶縁膜の、前記第１凹部以外の部分の表面から前記半導体基板の第１主面上の前記ゲート絶縁膜の上面までの厚さの２０％以上５０％以下とすることを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記第５工程では、前記層間絶縁膜として、第１絶縁層と、前記第１絶縁層よりもボロン濃度およびリン濃度が高く、ボロン濃度が１ｗｔ％以上３ｗｔ％以下で、かつリン濃度が１ｗｔ％以上３ｗｔ％以下の第２絶縁層を順に積層し、
    前記第１溝形成工程では、前記第２絶縁層に前記第１溝を形成し、
    前記第２溝形成工程では、前記第１溝の底面から深さ方向に前記第２絶縁層および前記第１絶縁層を貫通する前記第２溝を形成し、
    前記第７工程では、前記熱処理の温度を１０００℃以下とすることを特徴とする請求項１１または１２に記載の炭化珪素半導体装置の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014392A (ja) 2016-07-20 2018-01-25 ローム株式会社 半導体装置およびその製造方法
WO2019117248A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481287B2 (ja) 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
JP5612830B2 (ja) 2009-05-18 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010272676A (ja) 2009-05-21 2010-12-02 Renesas Electronics Corp 半導体装置の製造方法
JP6588447B2 (ja) 2014-09-09 2019-10-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6475142B2 (ja) 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
JP6911486B2 (ja) * 2017-04-20 2021-07-28 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7119814B2 (ja) * 2018-09-14 2022-08-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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* Cited by examiner, † Cited by third party
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JP2018014392A (ja) 2016-07-20 2018-01-25 ローム株式会社 半導体装置およびその製造方法
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