JP2023045176A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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絵美子 井上
Emiko Inoue
幸江 西川
Yukie Nishikawa
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】ゲートパッドの密着性を向上する。【解決手段】半導体装置は、シリコン基板と、第1層と、第2層と、バリアメタルと、ゲートパッドと、を備える。前記第1層は、前記シリコン基板上に備えられる酸化膜で形成される。前記第2層は、前記第1層の上面において、少なくとも選択的に凹凸部を有する層であって、前記凹凸部は、当該層を平面状に形成する場合に発生する凹凸よりも深い凹凸を有する。前記バリアメタルは、前記第2層2の上面に前記凹凸部の形状にしたがって形成される。前記ゲートパッドは、前記バリアメタルを介して前記シリコン基板と密着する。【選択図】図1

Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
IGBT(Insulated Gate Bipolar Transistor)は、パワーデバイスとして車載用、電車用、又は、産業機器等においてスイッチング素子等として広く用いられている。このIGBTは、ドリフト、コレクタ等が形成されるシリコン基板上に酸化膜、層間膜等が形成され、その上部にバリアメタルを介してゲート電圧を印加するためのゲートパッドが形成される。単純にバリアメタル上にゲートパッドを備えるだけであると、ゲートパッドがメタルから剥がれることが多い。これに対応するべく、層間膜においてポリシリコンを形成し、このポリシリコンとバリアメタルとの界面においてシリサイドを形成することで密着性を向上する技術があるが、この場合においても密着性が十分ではないことがある。このため、さらなる技術の向上が望まれている。
特開平7-263484号公報
一実施形態は、ゲートパッドの密着性を向上させた半導体装置及びこの半導体装置の製造方法を提供する。
一実施形態によれば、半導体装置は、シリコン基板と、第1層と、第2層と、バリアメタルと、ゲートパッドと、を備える。前記第1層は、前記シリコン基板上に備えられる酸化膜で形成される。前記第2層は、前記第1層の上面において、少なくとも選択的に凹凸部を有する層であって、前記凹凸部は、当該層を平面状に形成する場合に発生する凹凸よりも深い凹凸を有する。前記バリアメタルは、前記第2層2の上面に前記凹凸部の形状にしたがって形成される。前記ゲートパッドは、前記バリアメタルを介して前記シリコン基板と密着する。
一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置のプロセスを模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る半導体装置の一部を模式的に示す断面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。 一実施形態に係る凹凸部の例を模式的に示す平面図。
以下、図面を参照して実施形態について説明する。本開示は、ゲートパッドの形成について説明するものであるので、シリコン基板内に形成される半導体についての図示及び説明は省略していることに留意されたい。また、図面においては、構造がわかりやすくなるように要素同士の大きさの比率、アスペクト比又は角度等を変更していることがあるが、実施形態の内容は、これらの比率に限定されるものではなく、適切な大きさで構成される。また、角張った形状として記載されている箇所は、その角において、エッチング等のプロセス上の仕様又は設計上の構成等から丸まっている形状であってもよい。また、上面という表現を使用しているが、これは、一般的な半導体プロセスにおいて鉛直方向上側である面を示す。また、凹凸部について説明しているが、各図におけるこの凹凸部の溝の個数は、限定されない一例と示したものであり、任意に変更することができる。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の一部を模式的に示す断面図である。
半導体装置1は、例えば、IGBT(Insulated Gate Bipolar Transistor)である。半導体装置1は、シリコン基板10と、酸化膜12と、層間膜14と、ポリシリコン16と、バリアメタル18と、ゲートパッド20と、を備える。半導体装置1は、シリコン基板10に形成されている半導体層に、ゲートパッド20を介して電圧を印加することでパワーデバイスとして動作する。
シリコン基板10は、各種半導体層を形成する基板であり、例えば、ドリフト層、コレクタ層が形成される。限定されない一例として、半導体装置1がnチャネルIGBTである場合、ゲートパッド20から酸化膜12を介して電圧が印加されることでn型のドリフト層の上部に形成されるp型半導体層にチャネルを形成する。コレクタからp型半導体層、n型ドリフト層及びチャネルを介して、シリコン基板10上に形成されるエミッタ電極へとコレクタ電流が流れる。もちろん、pチャネルIGBTである場合も、ゲートパッド20に印加される電圧に基づいて、適切にコレクタ電流を出力する。
酸化膜12は、第1層としてシリコン基板10上に形成されるゲート絶縁膜であり、例えば、Siを熱酸化した熱酸化膜(SiO2)により形成される。また、別の例として、Siを熱窒化した熱窒化膜(SiON)により代替されてもよい。
層間膜14は、酸化膜12上に形成される層間絶縁膜であり、シリコン基板10上に配置される配線を分離する。この層間膜14は、例えば、SiO2膜にフッ素等をドープした絶縁膜である。
ポリシリコン16は、シリコン基板10の酸化膜12上に、層間膜14において選択的に、バリアメタル18と接するように形成される。半導体装置1を製造するプロセスにおいて、このポリシリコン16とバリアメタル18の材料とのシリサイドが形成される。シリサイドが形成されることで、シリコン基板10と、バリアメタル18(及びゲートパッド20)と、の間の密着性を向上する。本実施形態では、この層間膜14とポリシリコン16により第2層2が形成される。
バリアメタル18は、ポリシリコン16(第2層2の所定領域)とゲートパッド20との間に形成されるメタル膜である。バリアメタル18は、ゲートパッド20に用いられる金属材料の拡散防止、又は、相互反応防止のために形成される金属膜である。バリアメタル18は、例えば、ポリシリコン16とシリサイドを形成し、かつ、ゲートパッド20との密着性がよい材料が用いられる。
このゲートパッド20は、ゲート電極として動作し、このゲートパッド20に入力される電圧により半導体装置1に流れる電流を制御する。ゲートパッド20は、例えば、Al、AlSi、AlCu、AlSiCu、Cu、Au、W、WSi、Ti、TiSi等が用いられてもよい。
ゲートパッド20の材料により、バリアメタル18の材料が適切に選択される。バリアメタル18は、例えば、ゲートパッド20がAl、AlSiであれば、Ti、TiNを用いてもよいし、ゲートパッド20がCuであれば、Ta、TaNが用いられてもよい。また、これらの材料に限定されるものではなく、適切に下記に示す特性を有する材料で形成されればよい。以下においては、一例として、ゲートパッド20をAlSi、バリアメタル18をTi又はTiNとして説明する。
本実施形態においては、ポリシリコン16とバリアメタル18は、平面を界面として接するのではなく、その断面において、選択的に形成された凹凸部100を有する。この凹凸部100の高さhは、ポリシリコンを平面上に形成した場合に発生する凹凸(~ 150 nm程度)よりも十分に大きい。例えば、hは、300 ~ 600 nm程度であってもよく、ポリシリコン16を形成した場合に発生する凹凸よりも十分に大きく形成する。すなわち、ポリシリコン16において形成された凹凸部100は、ポリシリコン16を平坦に形成した場合に生じうる凹凸の深さよりも十分に深い深さを有する。
なお、バリアメタル18において、バリアメタル18に形成されている凹凸部の少なくとも側壁の領域に、凹凸を埋めない程度のW等の金属膜が成膜されていてもよい。
この形状にしたがって、ゲートパッド20も凹凸を有して形成される。このようにゲートパッド20が形成されることにより、アンカー効果によりシリコン基板10とゲートパッド20間におけるボンディング剥がれを抑制することができる。また、界面においてシリサイドを形成することで、さらなるボンディング剥がれの抑制をすることができる。また、ゲートパッド20とバリアメタル18の接触面においてW等のメタル膜を形成する場合には、このメタル膜により、さらに密着性を向上することができる。これらの特徴は、以下における実施形態においても同様である。
本実施形態に係る半導体装置1の製造プロセスについて図2から図11を用いて説明する。
まず、図2に示すように、シリコン基板10内に適切に動作するように各種プロセスにより半導体層を形成し、このシリコン基板10の上面に酸化膜12を形成する。そして、この酸化膜12の上面にポリシリコン16を形成する。このプロセスには、一般的なプロセスで実行される。
次に、図３に示すように、ポリシリコン16の上面に選択的にマスク30が形成される。このマスク30は、シリコン基板10においてゲート電極が配置される領域にしたがい、この領域上にポリシリコン16が形成されるように形成される。フォトリソグラフィの場合、マスク30は、フォトレジストである。
次に、図4に示すように、ポリシリコン16をエッチングする。このエッチングは、RIE(Reactive Ion Etching)又はCDE(Chemical Dry Etching)により実行されてもよい。
次に、図5に示すように、一度図3のプロセスにおいて形成されたマスク30を除去し、新たなマスク32を形成する。このマスク32は、ポリシリコン16上に適切に凹凸部が生じるように選択的に形成される。
次に、図6に示すように、ポリシリコン16の2回目のエッチング(例えば、CDE)を実行する。このエッチングプロセスは、ポリシリコン16をエッチングにより酸化膜12との境界面まで除去するのではなく、適切な深さの凹形状のくぼみが形成されるように実行される。すなわち、一般的なCDEプロセスのように、マスクの開口部におけるエッチング対象の材料を、除去しきるのではなく、材料の途中まで除去したところでこのプロセスは終了する。このプロセスを経ることで図1に示す凹凸部100が形成される。
次に、図7に示すように、マスク32を除去した後、層間膜14が酸化膜12及びポリシリコン16の上面に形成される。
次に、図8に示すように、ゲートパッドが形成される領域に基づいて、マスク34が形成される。このマスク34は、ポリシリコン16とゲートパッドとを電気的に接続する層間膜14におけるコンタクト領域を確保するために形成される。
次に、図9に示すように、RIE処理により、層間膜14を選択的に除去し、コンタクト領域を形成する。
次に、図10に示すように、マスク34を除去した後、層間膜14及びポリシリコン16の上面にバリアメタル18を成膜する。
次に、図11に示すように、バリアメタル18の上面に、ゲートパッド20を形成する導体を成膜する。そして、この導体及びバリアメタルを適切な領域において残るように余剰な部分を除去することで、図1に示す半導体装置1が製造される。
一例として、図2においてポリシリコン16が1000 nm、図5においてマスク32の開口部の幅が450nm、図6においてポリシリコン16の凹部の深さが300 nm、幅が500 nmとなるようにプロセスが実行されてもよいが、これらの大きさに限定されるものではない。
(第2実施形態)
図12は、第2実施形態に係る半導体装置の一部を模式的に示す断面図である。
半導体装置1は、凹凸部100において、プラグ22を備える。さらに、ゲートパッド20のコンタクト領域の側壁において、バリアメタル18と、ゲートパッド20との間にメタル膜24を備えてもよい。
プラグ22は、例えば、Wにより形成されたプラグであり、凹凸部100を充填するように形成される。すなわち、バリアメタル18に形成される凹凸部100に起因する凹凸領域を平坦にするようにWが形成される。
ゲートパッド20は、プラグ22により平坦化された上面に形成される。下面が平坦であるので、ゲートパッド20の成膜後において、ゲートパッド20のコンタクト領域の上面も平坦に形成される。
凹凸部100の幅は、例えば、第1実施形態と同様に幅500 nm、深さ300 nmとしてもよいし、深さは300 ~ 600 nm等の範囲で変化させてもよい。
プラグ22を形成するために、ポリシリコン16の凹凸部100は、幅が第1実施形態と比較すると変化しないように形成されてもよい。
このように形成するために、本実施形態においては、例えば、図6のプロセスをRIEにより実行する。このRIE処理の後に、バリアメタル18を成膜し、その後に、例えば、Wを用いてプラグ22及びメタル膜24を成膜する。この後に、適切にプラグ22及びメタル膜24が形成されるようにパターニングをして再度RIEにより全面をエッチバックする。W等の金属を成膜した後にコンタクト領域において全面をエッチバックすることにより、プラグ22が形成され、このエッチバックプロセスにより同様にコンタクト領域の側壁にメタル膜24が形成される。必要に応じて、このメタル膜24を除去してもよいが、存在していても特に問題は無い。
本実施形態によれば、第1実施形態と同様にアンカー効果によりボンディング剥がれを抑制することが出来る。さらに、ポリシリコンの凹部をプラグで埋め込むことで、その上面に形成したゲートパッド20の上面が平坦化される。ゲートパッド20の上面を平坦化することで、ボンディングでのワイヤーの密着性を向上させることが出来る。
なお、プラグ22の幅を一例として500 nmとしたが、これに限定されるものではなく適切にプラグが形成できる幅であればよい。
(第3実施形態)
図13は、第3実施形態に係る半導体装置の一部を模式的に示す断面図である。
凹凸部100には、その側壁に沿ってプラグ22を備える構成としてもよい。すなわち、第2実施形態とは異なり、凹凸部100に沿ったバリアメタル18の凹部を充填するのではなく、この凹部の側壁に沿ってプラグ22が備えられてもよい。このため、第2実施形態と比較すると、凹凸部100の幅を大きくしてもよい。凹凸部100の幅は、例えば、5 μmとすることができるが、これに限定されるものではなく、バリアメタル18における凹部がメタル(例えば、W)で充填されない程度の幅とすることができる。
この半導体装置1のプロセスは、凹凸部100の幅を広げること以外については、第2実施形態と略同様である。但し、プラグ22を成膜するプロセスにおいて、バリアメタル18の凹部を充填しない程度にメタルを形成する。
このように、バリアメタルに接するポリシリコンの表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。
(第4実施形態)
図14は、第4実施形態に係る半導体装置の一部を模式的に示す断面図である。
ポリシリコン16に形成される凹凸部100は、少なくともその最下面において酸化膜12に接する形態であってもよい。本実施形態の半導体装置1においても、バリアメタル18の凹部の側壁、及び、バリアメタル18におけるゲートパッド20のコンタクト領域の側壁領域において、メタル膜24が形成されていてもよい。凹凸部100の幅は、例えば、5 μmとすることができるが、これに限定されるものではない。
この半導体装置1のプロセスは、図5のプロセスにおいてマスクのパターン幅を適切に広げ、図6のプロセスにおいて、ポリシリコン16をその高さ分だけCDEによりエッチングすることで実装される。この後のプロセスは、第1実施形態と同様である。
このように、バリアメタル18に接するポリシリコン16の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。
(第5実施形態)
図15は、第5実施形態に係る半導体装置の一部を模式的に示す断面図である。
この半導体装置1においては、第2層2において、ポリシリコン16の上面に層間膜14により凹凸部100を形成する。層間膜14により形成される凹凸部100は、その下面において、ポリシリコン16とバリアメタル18とが接するように形成されている。例えば、この凹部の幅は500nmである。
そして、バリアメタル18は、凹凸部100に起因する凹部において、この凹部が充填されるようにプラグ22が形成される。
この半導体装置1のプロセスについて説明する。図2～図4のプロセスは、第1実施形態と同様である。この後に、図5と図6のプロセスを行わずに、図7の層間膜14の形成プロセスを実行する。一例として、層間膜14を1000 nmの高さに形成してもよい
図16及び図17は、この後に続くプロセスを模式的に示す断面図である。
層間膜14を形成した後、図16に示すように層間膜14を用いて凹凸部を形成するパターンに基づいて、マスク34を形成する。
次に、図17に示すように、RIEにより層間膜14をエッチングする。上記の例であれば、層間膜14を1000nmエッチングすることで、凹部の下面において、バリアメタル18がポリシリコン16と接することができるように層間膜14を利用した凹凸部を形成することが可能となる。
この後のプロセスは、第2実施形態と同様である。
このように、バリアメタル18に接する第2層2の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。また、本実施形態においては、層間膜14の凹部をプラグ22により埋め込むことで、その上に形成したゲートパッド20の上面が平坦化される。ゲートパッド20の上面を平坦化することで、ボンディングでのワイヤーの密着性を向上させることが出来る。層間膜の凹部の抜き幅は、例えば、500nmであるが、これに限定される、プラグ22を形成する値であれば任意の値を取ることができる
(第6実施形態)
図18は、第6実施形態に係る半導体装置の一部を模式的に示す断面図である。
この半導体装置1においては、第2層2において、第5実施形態と同様に層間膜14を用いて凹凸部100を形成する。そして、バリアメタル18の上面において、この凹凸部100による凹部の側壁にメタル膜24が形成されている。
この半導体装置1のプロセスは、前述の第5実施形態と、第3実施形態を組み合わせたものである。すなわち、第5実施形態の層間膜14のエッチングにおいて、マスク34のパターンを変更し、例えば、第2層2における凹部の抜き幅が5 μmとなるようにマスク34を配置する。その後は第5実施形態同様に層間膜14をエッチングする。このエッチングに続き、第3実施形態同様に、メタル膜24がバリアメタル18の凹部の側壁に形成されるプロセスを実行する。
このように、バリアメタル18に接する第2層2の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。
(第7実施形態)
図19は、第7実施形態に係る半導体装置の一部を模式的に示す断面図である。
この半導体装置1においては、第2層2において、第5実施形態と同様に層間膜14を用いて凹凸部100を形成する。そして、少なくとも1つの層間膜14の間の凹凸部100には、プラグ22がバリアメタル18の上面において形成され、プラグ22が形成されていない凹凸部100には、側壁においてメタル膜24がバリアメタル18の側壁において形成される。バリアメタル18の凹部の下面は、ポリシリコン16に接する。
層間膜14の凹凸部100において、一例として、凹部の抜き幅500nmと5 μmであるが、これに限定されるものではない。抜き幅が500 nmの凹部においては、バリアメタル18に形成される凹部は、プラグ22を有している。抜き幅が5 μmの凹部においては、バリアメタル18の側壁にはメタル膜24が形成されている。
この半導体装置1のプロセスは、凹凸部100を形成するマスクのパターンを変えることにより、第5実施形態と同様のプロセスで実現することができる。
このように、バリアメタル18に接する層間膜14の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。本実施形態では、層間膜の凹部の幅を500 nmと5 μmとする場合を示したが、それぞれ、プラグ22が形成できる値、及び、プラグ22が形成されずにメタル膜24が形成される値であれば任意の値を取ることができる。
(第8実施形態)
図20は、第8実施形態に係る半導体装置の一部を模式的に示す断面図である。
この半導体装置1は、第2層2が層間膜14及びポリシリコン16を備えて構成される。凹凸部100は、2段階に形成されている。より具体的には、凹凸部100は、ポリシリコン16に形成された凹部と、ポリシリコン16の上面において層間膜14を用いて形成された凸部により形成される。
凹凸部100においてバリアメタル18を介してプラグ22が形成される。このプラグ22とバリアメタル18の上面に接してゲートパッド20が形成される。
この半導体装置1のプロセスは、図5から図6においてRIE等の等方性のエッチングを行うこと、及び、図8から図9において層間膜14による凹凸を形成するようにマスクのパターニングをすることで実装できる。
数値が限定されない一例として、層間膜14の凹部の抜き幅は500 nm以下であり、高さは1400 nm程度である。なお、凹凸部100の下面は、酸化膜12と接するように形成されていてもよい。
このように、バリアメタルに接するポリSiや層間膜の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。また、ポリシリコン16及び層間膜14の凹部にプラグ22が埋め込まれることで、その上に形成したゲートパッド20の表面が平坦化される。ゲートパッド20の表面を平坦化することで、ボンディングでのワイヤーの密着性を向上させることが出来る。ポリシリコン16と層間膜14の凹部の抜き幅は500nmとする場合を示したが、プラグ22を形成する値であれば任意の値を取ることができる。
(第9実施形態)
図21は、第9実施形態に係る半導体装置の一部を模式的に示す断面図である。
この半導体装置1は、第8実施形態と同様に、第2層2が層間膜14及びポリシリコン16を備えて構成される。凹凸部100は、2段階に形成されている。より具体的には、凹凸部100は、ポリシリコン16に形成された凹部と、ポリシリコン16の上面において層間膜14を用いて形成された凸部により形成される。
数値が限定されない一例として、ポリシリコン16の凹部の抜き幅は500 nm以下であり、このポリシリコン16の凹部は、プラグ22で埋め込まれている。また、ポリシリコン16の凹部の高さは300 ~ 600 nm程度であり、ポリシリコン16成膜後の表面の凹凸(150 nm程度)よりも深い形状を有する。
また、層間膜14の凹部の抜き幅は5 μmであり、層間膜14の凹部の側壁にはメタル膜24が形成されている。
この半導体装置1のプロセスは、第8実施形態と同様である。第8実施形態において説明したプロセスにおいて、図8におけるマスクのパターニングの幅を適切に制御することで、本実施形態に係る半導体装置1を製造することができる。
数値が限定されない一例として、酸化膜12の上面にポリシリコン16を1000 nm成膜する。そして、適切なエッチングプロセスにより、ポリシリコン16に幅500 nmの抜きパターンを形成し、500nmの幅を有するようにエッチングする。この結果、ポリシリコン16の表面には高さ300 nm、幅500 nmの凹部が形成される。
次に、層間膜14を1000nm成膜した後、ポリシリコン16の凹部の上に、幅5 μmの抜きパターンを形成し、層間膜14をエッチングする。この結果、層間膜14の表面には幅5 μmの凹部が形成される。
その後、バリアメタル18、プラグ22、メタル膜24及びゲートパッド20を形成することで、本実施形態に係る半導体装置1を製造することができる。なお、第8実施形態と同様に、凹凸部100の下面は、酸化膜12と接するように形成されていてもよい。
このように、バリアメタル18に接するポリシリコン16及び層間膜14の表面に凹凸を形成することで、アンカー効果によりボンディング剥がれを抑制することが出来る。ポリシリコンの凹部の抜き幅が500 nmである場合を示したが、プラグ22が形成される値であれば任意の値を取ることができる。また、層間膜14の凹部の抜き幅を5 μmとする場合を示したが、プラグ22を形成しない値であれば任意の値を取ることができる。
(第10実施形態)
前述の各実施形態においては、凹凸部100の断面について説明したが、本実施形態では平面視における種々の形態について説明する。それぞれの図においては、第2層2に形成される凹凸部100の形状を平面視において示している。図22から図27は、第2層2に形成される凹凸部100の形状の平面視のいくつかの限定されない例を示す図である。
図22に示すように、凹凸部100は、第2層2において、ストライプ形状に形成されてもよい。
図23に示すように、凹凸部100は、第2層2において、それぞれが幅を有する四角形の形状に形成されてもよい。
図24に示すように、凹凸部100は、第2層2において、幅を有する渦巻き形状に形成されてもよい。なお、この渦巻き形状は、四角形で構成されているが、他の多角形形状でもよいし、角を有しない円形の渦巻き形状(例えば、幅を有するらせん形状)であってもよい。
図25に示すように、凹凸部100は、第2層2において、チェック柄の形状に形成されてもよい。
図26に示すように、凹凸部100は、第2層2において、ハニカム形状に形成されてもよい。
図27に示すように、凹凸部100は、第2層2において、幅を有する八角形状に形成されてもよい。
いずれの例においても、ポリシリコン16及び層間膜14の凹凸パターンはボンディング方向を考慮し、アンカー効果を効率よく使用した配置とすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、前述の実施形態は全てIGBTとして説明したが、MOSFETであってもよい。また、これに限定されるものではない。本開示における実施形態は、限定されないいくつかの例として、絶縁膜と、絶縁膜を介して電圧を印加する電極を有する半導体装置において、また、プレーナ型、トレンチ型のいずれに対しても、当該電極の形成に適用することができる。
1: 半導体装置、
2: 第2層、
10: シリコン基板、
12: 酸化膜、
14: 層間膜、
100: 凹凸部、
16: ポリシリコン、
18: バリアメタル、
20: ゲートパッド、
22: プラグ、
24: メタル膜、
30、32、34: マスク

Claims (9)

  1. シリコン基板と、
    前記シリコン基板の上面に備えられる酸化膜で形成される、第1層と、
    前記第1層の上面において、少なくとも選択的に凹凸部を有する層であって、前記凹凸部は、当該層を平面状に形成する場合に発生する凹凸よりも深い凹凸を有する、第2層と、
    前記第2層の上面に前記凹凸部の形状にしたがって形成される、バリアメタルと、
    前記バリアメタルを介して前記シリコン基板と密着する、ゲートパッドと、
    を備える半導体装置。
  2. IGBT(Insulated Gate Bipolar Transistor)、又は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である、
    請求項1に記載の半導体装置。
  3. 前記第2層は、
    前記第1層の上面に選択的に形成される、ポリシリコンと、
    少なくとも、前記第1層の上面の前記ポリシリコンが形成されない領域に形成される、層間膜と、
    を備え、
    前記凹凸部は、前記ポリシリコンの上面において形成される、
    請求項1又は請求項2に記載の半導体装置。
  4. 前記第2層は、
    前記第1層の上面に選択的に形成される、ポリシリコンと、
    少なくとも、前記第1層の上面の前記ポリシリコンが形成されない領域に形成される、層間膜と、
    を備え、
    前記凹凸部は、前記ポリシリコンの上面において選択的に配置される前記層間膜により形成される、
    請求項1又は請求項2に記載の半導体装置。
  5. 前記バリアメタルの上面において、少なくとも、前記凹凸部にしたがって形成される前記バリアメタルの凹凸の側壁に形成される、金属のプラグ、
    をさらに備え、
    前記ゲートパッドは、少なくとも一部の領域において、前記プラグを介して前記バリアメタルの上面に形成される、
    請求項1から請求項4のいずれかに記載の半導体装置。
  6. 前記プラグは、前記凹凸部にしたがって形成される前記バリアメタルの凹凸を充填して平坦に形成され、
    前記ゲートパッドは、前記プラグを介して前記バリアメタルの上面に形成される、
    請求項5に記載の半導体装置。
  7. 前記凹凸部は、平面視において、ストライプ形状、四角形状、渦巻き形状、チェック形状、ハニカム形状又は八角形状に形成される
    請求項1から請求項6のいずれかに記載の半導体装置。
  8. シリコン基板の上面に、酸化膜である第1層を形成し、
    前記第1層の上面に、第2層を形成し、
    前記第2層の上面に、凹凸部のパターンに基づいたマスクを形成し、
    前記マスクに基づいたエッチング処理により、前記第2層に、前記凹凸部を形成し、
    前記マスクを除去し、
    前記第2層の上面に、バリアメタルを成膜し、
    前記バリアメタルの上面に、ゲートパッドを形成する金属を成膜する、
    半導体装置の製造方法。
  9. 前記バリアメタルの成膜と、前記ゲートパッドを形成する金属の成膜との間に、前記バリアメタルを形成する金属及び前記ゲートパッドを形成する金属とは異なる金属を、少なくとも前記凹凸部に沿って形成された前記バリアメタルが形成されている領域の側壁に成膜する、
    請求項8に記載の製造方法。
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