JP2023158315A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023158315A
JP2023158315A JP2022068072A JP2022068072A JP2023158315A JP 2023158315 A JP2023158315 A JP 2023158315A JP 2022068072 A JP2022068072 A JP 2022068072A JP 2022068072 A JP2022068072 A JP 2022068072A JP 2023158315 A JP2023158315 A JP 2023158315A
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor device
dummy
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022068072A
Other languages
English (en)
Inventor
直樹 御田村
Naoki Mitamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2022068072A priority Critical patent/JP2023158315A/ja
Priority to CN202310181488.1A priority patent/CN116913955A/zh
Priority to US18/172,350 priority patent/US20230335627A1/en
Publication of JP2023158315A publication Critical patent/JP2023158315A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】プロセスの微細化が進み、トレンチ部間のメサ部の幅が小さくなると、メサ部にコンタクトホールを形成する際の許容ずれ幅も小さくなる。【解決手段】半導体装置１００は、半導体基板１０に設けられた複数のトレンチ部と、半導体基板において、複数のトレンチ部の間に設けられたメサ部７１、８１と、半導体基板の上方に設けられたおもて面金属層と、を備える。複数のトレンチ部は、ゲート導電部４４およびゲート絶縁膜４２を有するゲートトレンチ部４０と、ダミー導電部３４およびダミー絶縁膜３２を有するダミートレンチ部３０と、を有する。おもて面金属層は、ダミートレンチ部と隣接するメサ部の上面と接する上側領域６０と、半導体基板に埋め込まれ、メサ部の側壁及びダミー導電部と接する埋め込み領域６６と、を有する。【選択図】図２Ａ

Description

本発明は、半導体装置に関する。
特許文献１には、ＲＣ－ＩＧＢＴにおいて、「リカバリー損失を効果的に低減可能な技術を提供することを目的とする」と記載されている。特許文献２には、ＲＣ－ＩＧＢＴにおいて、縦型ＭＯＳトランジスタを備えた半導体装置において、「ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となるようにする」と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０２２－１５８６１号公報
［特許文献２］ 特開２０１３－８４９０５号公報
プロセスの微細化が進み、トレンチ部間のメサ部の幅が小さくなると、メサ部にコンタクトホールを形成する際の許容ずれ幅も小さくなる。
本発明の第１の態様においては、半導体装置が提供される。半導体装置は、半導体基板に設けられた複数のトレンチ部と、前記半導体基板において、前記複数のトレンチ部の間に設けられたメサ部と、前記半導体基板の上方に設けられたおもて面金属層と、を備え、前記複数のトレンチ部は、ゲート導電部およびゲート絶縁膜を有するゲートトレンチ部と、ダミー導電部およびダミー絶縁膜を有するダミートレンチ部と、を有し、前記おもて面金属層は、前記ダミートレンチ部と隣接する前記メサ部の上面と接する上側領域と、前記半導体基板に埋め込まれ、前記メサ部の側壁および前記ダミー導電部と接する埋め込み領域と、を有する。
前記埋め込み領域は、前記ダミー絶縁膜の上端の上方において、前記メサ部の側壁および前記ダミー導電部と接していてよい。
前記半導体基板のおもて面に設けられた層間絶縁膜をさらに備え、前記層間絶縁膜には、前記ダミートレンチ部の上方にコンタクトホールが設けられていてよい。
前記半導体基板に設けられた第２導電型のベース領域をさらに備え、前記埋め込み領域の下端は、前記ベース領域の下端よりも浅くてよい。
前記埋め込み領域の上端から下端までの距離は、前記半導体基板のおもて面から前記ベース領域の下端までの距離の５０％以下であってよい。
前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、前記埋め込み領域の下端は、前記コンタクト領域の下端よりも浅くてよい。
前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、前記埋め込み領域の下端は、前記コンタクト領域の下端よりも深くてよい。
トレンチ配列方向において、前記上側領域の側壁のうち一方の側壁は、前記ダミートレンチ部に隣接する第１メサ部に位置し、他方の側壁は、前記第１メサ部と反対側で前記ダミートレンチ部に隣接する第２メサ部に位置してよい。
隣接して配列された複数のダミートレンチ部を備え、前記上側領域は、トレンチ配列方向において、前記複数のダミートレンチ部をまたいで延伸して設けられていてよい。
前記ゲートトレンチ部および前記ダミートレンチ部が設けられたトランジスタ部と、前記ダミートレンチ部が設けられたダイオード部とを備えてよい。
前記ダイオード部には、複数のダミートレンチ部が隣接して配列されており、前記上側領域は、トレンチ配列方向において、前記複数のダミートレンチ部のうち前記ゲートトレンチ部に隣接するダミートレンチ部から、反対側のダミートレンチ部まで延伸して設けられていてよい。
前記トランジスタ部には、複数のゲートトレンチ部および複数のダミートレンチ部が交互に配列されていてよい。
前記上側領域の下端は、前記半導体基板のおもて面よりも下方に設けられていてよい。
前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、前記上側領域の下端は、前記コンタクト領域の下端よりも浅くてよい。
前記上側領域および前記埋め込み領域は、それぞれ、タングステンを含むプラグとチタンを含むバリアメタルとを有してよい。
前記おもて面金属層は、前記上側領域上に設けられたエミッタ電極をさらに有し、前記エミッタ電極および前記上側領域は、アルミニウムを含む導電性材料を有し、前記埋め込み領域は、タングステンを含むプラグとチタンを含むバリアメタルとを有してよい。
前記上側領域は、側壁が傾斜したテーパ形状であってよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の上面図の一例を示す。 図１におけるａ－ａ'断面の一例を示す図である。 図１におけるｂ－ｂ'断面の一例を示す図である。 半導体装置１００と比較例に係る半導体装置１１００とを対比した図である。 実施例に係る半導体装置１００の上面図の他の一例を示す。 図４におけるｃ－ｃ'断面の一例を示す図である。 図１におけるａ－ａ'断面の他の一例を示す図である。 図１におけるａ－ａ'断面の他の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板のおもて面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、－－は－よりも低ドーピング濃度であることを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
よって、本明細書では、ドーピング濃度の高低をドーズ量の高低として読み替えることができる。即ち、一の領域のドーピング濃度が他の領域のドーピング濃度よりも高い場合、当該一の領域のドーズ量が他の領域のドーズ量よりも高いものと理解することができる。
図１は、実施例に係る半導体装置１００の上面図の一例を示す。図１においては、各部材を半導体基板１０のおもて面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。本明細書で単に上面視と称した場合、半導体基板１０のおもて面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺を有する。図中、Ｘ軸は、後述する複数のトレンチ部の配列方向と平行であり、Ｙ軸は、複数のトレンチ部の延伸方向と平行である。またＺ軸は、半導体基板１０のおもて面と垂直である。
図１は、半導体基板１０に設けられた活性領域を示す。活性領域は、半導体装置が動作した場合に半導体基板１０のおもて面と裏面との間で、深さ方向に主電流が流れる領域である。活性領域の上方にはエミッタ電極が設けられているが、図１では省略している。
活性領域には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とが設けられている。本例の半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、半導体装置１００は、活性領域にトランジスタ部７０だけが設けられたＩＧＢＴであってもよい。
本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の裏面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の裏面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。
トランジスタ部７０は、半導体基板１０の裏面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０のおもて面側に、Ｎ型のエミッタ領域１２、Ｐ型のベース領域１４、ゲート導電部およびゲート絶縁膜を有するゲートトレンチ部４０が周期的に配置されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。一例として、半導体装置１００は、ゲートパッド、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、上面視において活性領域を囲むエッジ終端構造部に配置されている。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲート金属層５０は、エッジ終端構造部に配置されている。ゲート金属層５０は、ゲートトレンチ部とゲートパッドとを接続する。本例のゲート金属層５０は、上面視において活性領域を囲んでいる。上面視においてゲート金属層５０に囲まれた領域を活性領域としてもよい。
エッジ終端構造部は、ゲート金属層５０と半導体基板１０の端辺との間に配置されている。エッジ終端構造部は、半導体基板１０のおもて面側の電界集中を緩和する。エッジ終端構造部は、複数のガードリングを有してよい。ガードリングは、半導体基板１０のおもて面と接するＰ型の領域である。複数のガードリングを設けることで、活性領域の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部は、活性領域を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つをさらに備えていてもよい。
トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０のおもて面に投影した領域である。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０のおもて面に投影した領域である。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０のおもて面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム－シリコン合金、またはアルミニウム－シリコン－銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム－シリコン合金、またはアルミニウム－シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１では省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
コンタクトホール５５は、トランジスタ部７０のゲートトレンチ部４０内のゲート導電部とゲート金属層５０とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
コンタクトホール５６は、トランジスタ部７０およびダイオード部８０に設けられるダミートレンチ部３０内のダミー導電部とエミッタ電極５２とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間の、コンタクトホール５５内を含む領域に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間の、コンタクトホール５６内を含む領域にも設けられてよい。接続部２５は、タングステンなどの金属や不純物がドープされたポリシリコン等の、導電性を有する材料である。また接続部２５は、窒化チタンなどのバリアメタルを有していてもよい。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
ダミートレンチ部３０は、その内部に設けられるダミー導電部がエミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
本例のトランジスタ部７０は、ゲートトレンチ部４０とダミートレンチ部３０とを交互に配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０およびダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有している。
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：２であってもよく、２：３であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられる。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
コンタクトホール５４は、ダミートレンチ部３０の上方に設けられている。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１または複数のコンタクトホール５４が形成されている。１または複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
本例のおもて面金属層は、上側領域６０をさらに有する。上側領域６０は、エミッタ電極５２と半導体基板１０とを電気的に接続し、エミッタ電極５２と共におもて面金属層を構成する。上側領域６０は、コンタクトホール５４に設けられている。上側領域６０は、延伸方向に延伸して設けられている。つまり、上側領域６０は、ゲートトレンチ部４０およびダミートレンチ部３０に沿ってストライプ状に配置されている。
メサ部７１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０およびゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。
メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。本例のメサ部８１は、半導体基板１０のおもて面において、ベース領域１４を有し、Ｙ軸方向の負側においてウェル領域１７を有する。
ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた領域である。ベース領域１４は、一例としてＰ型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部８１のＹ軸方向における両端部に設けられてよい。なお、図１は、当該ベース領域１４のＹ軸方向の負側の端部のみを示している。
エミッタ領域１２は、ドリフト領域１８と同じ導電型で、ドリフト領域１８よりもドーピング濃度の高い領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１の上面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、メサ部８１には設けられなくてよい。
コンタクト領域１５は、ベース領域１４と同じ導電型で、ベース領域１４よりもドーピング濃度の高い領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１の上面に設けられている。
コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。
図２Ａは、図１におけるａ－ａ'断面の一例を示す図である。図２Ｂは、図１におけるｂ－ｂ'断面の一例を示す図である。図２Ａのａ－ａ'断面は、トランジスタ部７０において、コンタクト領域１５を通過するＸＺ面である。図２Ｂのｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。なお、これ以降の例では、コンタクト領域１５を通過するＸＺ面を代表的な断面として示し、エミッタ領域１２を通過するＸＺ面は省略する。エミッタ領域１２を通過するＸＺ面は、同じ例に係るコンタクト領域１５を通過するＸＺ面と、エミッタ領域１２をコンタクト領域１５に置換したことを除いて共通する。
本例の半導体装置１００は、ａ－ａ'断面およびｂ－ｂ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、上側領域６０、埋め込み領域６６およびコレクタ電極２４を有する。半導体基板１０の上方には上側領域６０および層間絶縁膜３８が形成され、エミッタ電極５２は、上側領域６０および層間絶縁膜３８の上方に形成される。
ドリフト領域１８は、半導体基板１０に設けられた領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた領域である。本例のバッファ領域２０は、ドリフト領域１８と同じ導電型であり、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層がコレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と異なる導電型の領域である。カソード領域８２は、ダイオード部８０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と同じ導電型の領域である。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ベース領域１４は、メサ部７１およびメサ部８１においてドリフト領域１８の上方に設けられる、ドリフト領域１８と異なる導電型の領域である。本例のベース領域１４は、一例としてＰ型である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。ベース領域１４の厚さ、すなわち、Ｚ軸方向におけるベース領域１４の上面から下面までの距離は、１～２μｍである。
エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。本例のエミッタ領域１２は、メサ部７１に設けられており、メサ部８１には設けられていない。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。エミッタ領域１２は、コンタクト領域１５よりも浅く設けられてよい。
コンタクト領域１５は、メサ部７１およびメサ部８１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部７１およびメサ部８１において、ダミートレンチ部３０に接して設けられている。コンタクト領域１５は、メサ部７１の上面に設けられている。コンタクト領域１５の厚さ、すなわち、Ｚ軸方向におけるメサ部の上面から下面までの距離は、０．１～０．３μｍである。
蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる領域である。本例の蓄積領域１６はドリフト領域１８と同じ導電型であり、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。但し、蓄積領域１６が設けられなくてもよい。
また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０のおもて面２１に設けられる。各トレンチ部は、半導体基板１０のおもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０のおもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられている。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられている。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０のおもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられている。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられている。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、半導体基板１０のおもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１または複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
上側領域６０は、コンタクトホール５４に充填された導電性の材料を有する。上側領域６０は、ダミートレンチ部３０の上方に設けられている。上側領域６０は、層間絶縁膜３８の上方に設けられてよい。本例の上側領域６０は、ダミートレンチ部３０と隣接するメサ部の上面と接して設けられている。上側領域６０は、タングステンを含むプラグとチタンを含むバリアメタルとを有してよい。
上側領域６０は、略平面形状の底面を有する。上側領域６０の側壁は、おもて面２１に対して、略垂直に設けられていてよい。本例の上側領域６０は、半導体基板１０に埋め込まれた埋め込み領域６６と接して設けられている。
埋め込み領域６６は、半導体基板１０に埋め込まれ、メサ部の側壁およびダミー導電部３４と接して設けられている。埋め込み領域６６は、ダミー絶縁膜３２の上端の上方において、ダミー絶縁膜３２、メサ部の側壁およびダミー導電部３４と接して設けられている。埋め込み領域６６は、タングステンを含むプラグとチタンを含むバリアメタルとを有する。埋め込み領域６６は、エミッタ電極５２および上側領域６０と電気的に接続されており、これらと共におもて面金属層を構成する。
図３は、半導体装置１００と比較例に係る半導体装置１１００とを対比した図である。図３の左側は比較例に係る半導体装置１１００、右側は半導体装置１００を示し、いずれも、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部７１を通過するＸＺ面である。半導体装置１１００において、半導体装置１００と共通する要素については同じ符号を付し、説明を省略する。
比較例に係る半導体装置１１００では、コンタクトホール１５４に導電性の材料が充填された上側領域１６０が、隣接するダミートレンチ部３０とゲートトレンチ部４０との間のメサ部７１に設けられている。上側領域１６０のＸ軸方向における側壁は、両方とも同じメサ部７１上に位置する。一例において、Ｘ軸方向における上側領域１６０の幅（つまり、側壁間の距離）は約０．５μｍであり、メサ部７１の幅は約０．８μｍである。
ここで、コンタクトホール１５４は、層間絶縁膜３８をエッチングすることにより形成される。この形成プロセスでは、０．２μｍ程度のパターンのばらつきが生じることがある。許容ずれ幅Ｗは、Ｘ軸方向において、コンタクトホール１５４の側壁の目標位置から、メサ部７１の側壁（つまり、隣接するダミートレンチ部３０またはゲートトレンチ部４０の側壁）までの距離となる。
一方、半導体装置１００では、コンタクトホール５４に導電性の材料が充填された上側領域６０が、Ｘ軸方向において、ダミートレンチ部３０をまたいで延伸して設けられている。ダミートレンチ部３０に隣接する第１メサ部７１－１および第２メサ部７１－２は、メサ部７１の一例である。Ｘ軸方向において、上側領域６０の側壁のうち一方の側壁は、ダミートレンチ部３０に隣接する第１メサ部７１－１に位置し、他方の側壁は、第１メサ部７１－１と反対側でダミートレンチ部３０に隣接する第２メサ部７１－２に位置する。一例において、Ｘ軸方向における上側領域６０の幅は約０．５μｍであり、メサ部７１（第１メサ部７１－１および第２メサ部７１－２）の幅は約０．８μｍである。
コンタクトホール５４の許容ずれ幅Ｗは、コンタクトホール１５４と同様に、コンタクトホール５４の端部の目標位置から、メサ部７１の側壁（つまり、隣接するダミートレンチ部３０またはゲートトレンチ部４０の側壁）までの距離となる。しかしながら、上側領域６０は、Ｘ軸方向においてダミートレンチ部３０をまたいで延伸しているので、同じメサ部７１のみに全体が配置される上側領域１６０と比べ、許容ずれ幅Ｗが大きい。一例において、コンタクトホール５４の許容ずれ幅Ｗは、メサ部７１の幅の約５０％である。
このように、半導体装置１００では、コンタクトホール５４の許容ずれ幅Ｗが大きいので、プロセスの微細化によりメサ部７１のピッチが小さくなっても位置合わせが容易であり、デバイスの高密度化を実現することができる。
また、上側領域６０はダミートレンチ部３０の上方に設けられ、エミッタ電極５２と電気的に接続されているので、ダミートレンチ部３０とエミッタ電極５２とのコンタクトをエッジ終端領域に設ける必要がない。すなわち、図１におけるコンタクトホール５６、およびコンタクトホール５６内の接続部２５は設けなくともよい。これにより、エッジ終端領域の構成が単純化されるとともに、エッジ終端領域の面積を縮小し、チップサイズの低減を図ることができる。
埋め込み領域６６の下端は、ベース領域１４の下端よりも浅い。埋め込み領域６６の上端から下端までの距離は、半導体基板１０のおもて面２１からベース領域１４の下端までの距離の５０％以下である。このように埋め込み領域６６を設けることにより、空乏層の到達を防止しつつ、抵抗を低下させて導通時の損失を低減することができる。
埋め込み領域の下端は、コンタクト領域１５の下端よりも浅くてよい。埋め込み領域６６の上端から下端までの距離が小さいと順方向電圧Ｖｆが小さくなるため、小さい電圧で電流を流すことができる。
あるいは、埋め込み領域６６の下端は、コンタクト領域１５の下端よりも深くてよい。埋め込み領域６６の上端から下端までの距離が大きいとコンタクト領域１５とのコンタクト面積が増大し、少数キャリア（例えば、正孔）を引き抜きやすくなる。これにより、少数キャリアに起因するラッチアップ耐量が向上する。
このように、ダミートレンチ部３０に隣接するメサ部に設けられたコンタクト領域１５は、メサ部の上面および側壁においておもて面金属層に接している。これにより、おもて面金属層とコンタクト領域１５とのコンタクト面積が増大し、少数キャリアを引き抜きやすくなるので、ラッチアップ耐量が向上する。
図４は、実施例に係る半導体装置１００の上面図の他の一例を示す。図５は、図４におけるｃ－ｃ'断面の一例を示す図である。図４および図５に示す半導体装置１００では、トランジスタ部７０におけるダミートレンチ部３０およびゲートトレンチ部４０の配置が、図１と相違する。またダミートレンチ部３０において、コンタクトホール５６、およびコンタクトホール５６内の接続部２５が設けられていない点で相違する。
本例のトランジスタ部７０は、２つのゲートトレンチ部４０と４つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：２の比率でゲートトレンチ部４０およびダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に２本の延伸部分３１を有している。
上側領域６０は、Ｘ軸方向において、複数のダミートレンチ部３０をまたいで延伸して設けられている。すなわち、トランジスタ部７０において、上側領域６０は、隣接する２つのダミートレンチ部３０をまたいで延伸して設けられている。
このように、複数のダミートレンチ部３０が隣接して設けられている場合に、上側領域６０が複数のダミートレンチ部３０をまたいで延伸して設けられても、図１に示す例と同様の効果を得ることができる。
なお、ダイオード部８０においては、上側領域６０は、Ｘ軸方向において、複数のダミートレンチ部３０のうちゲートトレンチ部４０に隣接するダミートレンチ部３０から、反対側のダミートレンチ部３０まで延伸して設けられている。すなわち、ダイオード部８０にはゲートトレンチ部４０が設けられず、ダミートレンチ部３０のみが設けられているので、上側領域６０は、Ｘ軸方向において、全てのダミートレンチ部３０をまたいで延伸して設けられてよい。
図６は、図１におけるａ－ａ'断面の他の一例を示す図である。図６に示す半導体装置１００では、上側領域６０の下端の位置が、図２Ａに示すａ－ａ'断面と相違する。
本例の上側領域６０の下端は、半導体基板１０のおもて面２１よりも下方に設けられている。つまり、本例では、コンタクトホール５４の底面が、半導体基板１０のおもて面２１よりも下方に設けられている。上側領域６０の下端は、コンタクト領域１５の下端よりも浅くてよい。
このように上側領域６０を設けることにより、ベース領域１４の抵抗が低減し、少数キャリアを引き抜きやすくなるので、ラッチアップ耐量などの破壊耐量を向上することができる。なお、上側領域６０の底面は、平坦であってよく、あるいは、ダミートレンチ部３０の幅方向（Ｘ軸方向）の中心付近において下方に窪んでいてもよい。
図７は、図１におけるａ－ａ'断面の他の一例を示す図である。図７に示す半導体装置１００では、上側領域６０の材料および上側領域６０の断面形状が、上述した例と相違する。
本例のエミッタ電極５２および上側領域６０は、アルミニウムを含む導電性材料を有し、埋め込み領域６６は、タングステンを含むプラグとチタンを含むバリアメタルとを有する。一例において、エミッタ電極５２および上側領域６０は、アルミニウム‐シリコン合金で形成される。つまり、エミッタ電極５２および上側領域６０は、同じ材料で形成することができるので、同じプロセスで形成することができる。
本例の上側領域６０は、側壁が傾斜したテーパ形状を有する。すなわち、本例では、コンタクトホール５４の上面が、底面よりも大きく設けられている。これにより、タングステンよりも埋め込み性の低いアルミニウム‐シリコン合金でコンタクトホール５４内を充填し、上側領域６０を形成することができる。
図８および図９は、半導体装置１００の製造方法の一例を示す図である。ここでは、おもて面金属層を形成するためのプロセスを中心に説明する。
ステップＳ１０２において、複数のトレンチ部が形成される。一例において、レジストマスクを使用して半導体基板１０をエッチングすることによりトレンチを形成した後、トレンチ内壁を酸化して酸化膜を形成し、ＣＶＤ法によってポリシリコンを堆積させる。これにより、ダミー絶縁膜３２およびダミー導電部３４を有するダミートレンチ部３０（またはゲート絶縁膜４２およびゲート導電部４４を有するゲートトレンチ部４０）が形成される。
ステップＳ１０４において、半導体基板１０に不純物をドーピングすることにより、半導体基板１０のおもて面２１側にエミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６などのドーピング領域が形成される。
ステップＳ１０６において、半導体基板１０のおもて面２１の上方に層間絶縁膜３８が形成される。一例において、半導体基板１０のおもて面２１上に、ＣＶＤ法によってＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を含む酸化膜を形成する。一例において、層間絶縁膜３８のＺ軸方向における厚さは、５００μｍ以下である。
ステップＳ１０８において、レジストマスクを使用して層間絶縁膜３８をエッチングすることにより、コンタクトホール５４が形成される。なお、コンタクトホール５５および５６も同様の手順で形成されてよい。
ステップＳ１１０において、メサ部７１の側壁とダミー導電部３４との間で、ダミー絶縁膜３２の上端がエッチングされる。エッチング深さは、半導体基板１０のおもて面２１からベース領域１４の下端までの距離の５０％以下である。ここで、ウェットエッチングまたはドライエッチングのいずれを使用してもよいが、エッチング深さが大きい場合はドライエッチングを使用してよい。
ステップＳ１１２において、上側領域６０および埋め込み領域６６が形成される。一例において、コンタクトホール５４およびステップＳ１１０でエッチングした領域の側壁に、スパッタリングによってチタンを含むバリアメタルを形成した後、ＣＶＤ法によってタングステンを堆積させる。
ステップＳ１１４において、層間絶縁膜３８上のタングステンがエッチバックによって除去される。なお、このステップを省略することにより、層間絶縁膜３８上のタングステンを残しておいてもよい。
ステップＳ１１６において、層間絶縁膜３８上にエミッタ電極５２が形成される。一例において、層間絶縁膜３８上にアルミニウム‐シリコン合金をスパッタリングすることにより、エミッタ電極５２が形成される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・上側領域、６６・・・埋め込み領域、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、１００・・・半導体装置、１５４・・・コンタクトホール、１６０・・・上側領域、１１００・・・半導体装置

Claims (17)

  1. 半導体基板に設けられた複数のトレンチ部と、
    前記半導体基板において、前記複数のトレンチ部の間に設けられたメサ部と、
    前記半導体基板の上方に設けられたおもて面金属層と、
    を備える半導体装置であって、
    前記複数のトレンチ部は、
    ゲート導電部およびゲート絶縁膜を有するゲートトレンチ部と、
    ダミー導電部およびダミー絶縁膜を有するダミートレンチ部と、を有し、
    前記おもて面金属層は、
    前記ダミートレンチ部と隣接する前記メサ部の上面と接する上側領域と、
    前記半導体基板に埋め込まれ、前記メサ部の側壁および前記ダミー導電部と接する埋め込み領域と、を有する
    半導体装置。
  2. 前記埋め込み領域は、前記ダミー絶縁膜の上端の上方において、前記メサ部の側壁および前記ダミー導電部と接している
    請求項１に記載の半導体装置。
  3. 前記半導体基板のおもて面に設けられた層間絶縁膜をさらに備え、
    前記層間絶縁膜には、前記ダミートレンチ部の上方にコンタクトホールが設けられている
    請求項１に記載の半導体装置。
  4. 前記半導体基板に設けられた第２導電型のベース領域をさらに備え、
    前記埋め込み領域の下端は、前記ベース領域の下端よりも浅い
    請求項１に記載の半導体装置。
  5. 前記埋め込み領域の上端から下端までの距離は、前記半導体基板のおもて面から前記ベース領域の下端までの距離の５０％以下である
    請求項４に記載の半導体装置。
  6. 前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、
    前記埋め込み領域の下端は、前記コンタクト領域の下端よりも浅い
    請求項４または５に記載の半導体装置。
  7. 前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、
    前記埋め込み領域の下端は、前記コンタクト領域の下端よりも深い
    請求項４または５に記載の半導体装置。
  8. トレンチ配列方向において、前記上側領域の側壁のうち一方の側壁は、前記ダミートレンチ部に隣接する第１メサ部に位置し、他方の側壁は、前記第１メサ部と反対側で前記ダミートレンチ部に隣接する第２メサ部に位置する
    請求項１に記載の半導体装置。
  9. 隣接して配列された複数のダミートレンチ部を備え、
    前記上側領域は、トレンチ配列方向において、前記複数のダミートレンチ部をまたいで延伸して設けられている
    請求項１に記載の半導体装置。
  10. 前記ゲートトレンチ部および前記ダミートレンチ部が設けられたトランジスタ部と、前記ダミートレンチ部が設けられたダイオード部とを備える
    請求項１に記載の半導体装置。
  11. 前記ダイオード部には、複数のダミートレンチ部が隣接して配列されており、
    前記上側領域は、トレンチ配列方向において、前記複数のダミートレンチ部のうち前記ゲートトレンチ部に隣接するダミートレンチ部から、反対側のダミートレンチ部まで延伸して設けられている
    請求項１０に記載の半導体装置。
  12. 前記トランジスタ部には、複数のゲートトレンチ部および複数のダミートレンチ部が交互に配列されている
    請求項１０または１１に記載の半導体装置。
  13. 前記上側領域の下端は、前記半導体基板のおもて面よりも下方に設けられている
    請求項１に記載の半導体装置。
  14. 前記半導体基板のおもて面に設けられた第２導電型のコンタクト領域をさらに備え、
    前記上側領域の下端は、前記コンタクト領域の下端よりも浅い
    請求項１３に記載の半導体装置。
  15. 前記上側領域および前記埋め込み領域は、それぞれ、タングステンを含むプラグとチタンを含むバリアメタルとを有する
    請求項１に記載の半導体装置。
  16. 前記おもて面金属層は、前記上側領域上に設けられたエミッタ電極をさらに有し、
    前記エミッタ電極および前記上側領域は、アルミニウムを含む導電性材料を有し、
    前記埋め込み領域は、タングステンを含むプラグとチタンを含むバリアメタルとを有する
    請求項１に記載の半導体装置。
  17. 前記上側領域は、側壁が傾斜したテーパ形状である
    請求項１６に記載の半導体装置。
JP2022068072A 2022-04-18 2022-04-18 半導体装置 Pending JP2023158315A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022068072A JP2023158315A (ja) 2022-04-18 2022-04-18 半導体装置
CN202310181488.1A CN116913955A (zh) 2022-04-18 2023-02-20 半导体装置
US18/172,350 US20230335627A1 (en) 2022-04-18 2023-02-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022068072A JP2023158315A (ja) 2022-04-18 2022-04-18 半導体装置

Publications (1)

Publication Number Publication Date
JP2023158315A true JP2023158315A (ja) 2023-10-30

Family

ID=88307144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022068072A Pending JP2023158315A (ja) 2022-04-18 2022-04-18 半導体装置

Country Status (3)

Country Link
US (1) US20230335627A1 (ja)
JP (1) JP2023158315A (ja)
CN (1) CN116913955A (ja)

Also Published As

Publication number Publication date
CN116913955A (zh) 2023-10-20
US20230335627A1 (en) 2023-10-19

Similar Documents

Publication Publication Date Title
CN107112358B (zh) 半导体装置及半导体装置的制造方法
CN107180855B (zh) 半导体装置
US10847613B2 (en) Semiconductor device
JP7405186B2 (ja) 半導体装置
JP7384274B2 (ja) 半導体装置および半導体装置の製造方法
WO2019117248A1 (ja) 半導体装置
US20240096965A1 (en) Semiconductor device
CN113287201A (zh) 半导体装置
US20220149191A1 (en) Semiconductor device
US20200287005A1 (en) Method of manufacturing semiconductor device and semiconductor device
JP2020205408A (ja) 半導体装置
CN116364771A (zh) 半导体装置及其制造方法
US20220013645A1 (en) Semiconductor device
US11257943B2 (en) Semiconductor device
JP2023158315A (ja) 半導体装置
CN114127930A (zh) 半导体装置
CN113690296A (zh) 沟槽栅igbt器件及其制备方法
WO2023127253A1 (ja) 半導体装置
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20230246097A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP2024009540A (ja) 半導体装置
JP2024118696A (ja) 半導体装置および半導体装置の製造方法
JP2023135082A (ja) 半導体装置
JP2024097277A (ja) 半導体装置